CN118317688A - 半导体器件 - Google Patents

Abstract

一种半导体器件包括：衬底；多个下电极，所述多个下电极设置在所述衬底上；电介质层，所述电介质层覆盖所述多个下电极并且包括卤族元素；以及上电极，所述上电极覆盖所述电介质层。所述多个下电极中的每个下电极包括：第一电极层；***层，所述***层设置在所述第一电极层上；以及第二电极层，所述第二电极层设置在所述第一电极层和所述***层上。所述***层包括含有卤族元素的***材料。

Description

半导体器件

技术领域

本发明构思涉及半导体器件。

背景技术

半导体存储器是用于数字数据存储的数字电子半导体器件。半导体存储器可以指数据被存储在硅集成电路上的金属氧化物半导体(MOS)存储单元内的器件。半导体存储器的示例包括每单元使用晶体管和MOS电容器的动态随机存取存储器(DRAM)。MOS电容器可以被称为信息存储结构。

根据对半导体器件的高集成度和小型化的需求，这些信息存储结构的尺寸也在小型化。然而，随着信息存储结构变得越来越小，用于在MOS电容器中沉积电介质层的空间也变得越来越小。结果，电介质层的泄漏电流增加，并且半导体器件的缺陷可能增加。

发明内容

示例实施例提供了一种具有提高的电特性和可靠性的半导体器件。

根据示例实施例，一种半导体器件包括：衬底；多个下电极，所述多个下电极设置在所述衬底上；电介质层，所述电介质层覆盖所述多个下电极并且包括卤族元素；以及上电极，所述上电极覆盖所述电介质层。所述多个下电极中的每个下电极包括：第一电极层；***层，所述***层设置在所述第一电极层上；以及第二电极层，所述第二电极层设置在所述第一电极层和所述***层上。所述***层包括含有卤族元素的***材料。

根据示例实施例，一种半导体器件包括：衬底；多个下电极，所述多个下电极设置在所述衬底上；电介质层，所述电介质层覆盖所述多个下电极；以及上电极，所述上电极覆盖所述电介质层。所述多个下电极中的每个下电极包括：第一电极层，所述第一电极层包括第一浓度的卤族元素；第二电极层，所述第二电极层设置在所述第一电极层上；以及***层，所述***层设置在所述第一电极层与所述第二电极层之间并且被所述第一电极层和所述第二电极层包围，并且包括比所述第一浓度高的第二浓度的卤族元素。

根据示例实施例，一种半导体器件包括：器件隔离层，所述器件隔离层限定设置在衬底上的多个有源区域；多个栅电极，所述多个栅电极与所述多个有源区域相交并且延伸到所述器件隔离层中；多个第一杂质区域和多个第二杂质区域，所述多个第一杂质区域之一和所述多个第二杂质区域之一在所述多个栅电极中的每个栅电极的两侧设置在所述多个有源区域中的相应有源区域中；多条位线，所述多条位线设置在所述多个栅电极上并且电连接到所述多个第一杂质区域；多个导电图案，所述多个导电图案设置在所述多条位线的侧表面上并且电连接到所述多个第二杂质区域；多个下电极，所述多个下电极在所述多个导电图案上垂直地延伸并且电连接到所述多个导电图案中的各个导电图案；至少一个支撑层，所述至少一个支撑层在垂直方向上与所述衬底的上表面间隔开，在与所述衬底的所述上表面平行的方向上延伸，并且接触所述多个下电极的彼此相邻的各个侧表面；电介质层，所述电介质层覆盖所述多个下电极和所述至少一个支撑层，并且包括氟；以及上电极，所述上电极覆盖所述电介质层。所述多个下电极中的每个下电极包括：第一电极层；***层，所述***层掩埋在所述第一电极层中并且包括氟；以及第二电极层，所述第二电极层设置在所述***层的上表面上，并且覆盖所述第一电极层的上表面和所述***层的所述上表面。

附图说明

根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的上述及其他方面和特征，在附图中：

图1A是图示了根据示例实施例的半导体器件的示意布局图，图1B是图示了根据示例实施例的半导体器件的示意立体图，并且图1C是图示了根据示例实施例的半导体器件的示意布局图；

图2是图示了根据示例实施例的半导体器件的示意截面图；

图3A是根据示例实施例的半导体器件的局部示意放大图，并且图3B和图3C是图示了根据示例实施例的半导体器件的示意截面图；

图4A是图示了根据示例实施例的半导体器件的局部示意放大图，并且图4B和图4C是图示了根据示例实施例的半导体器件的示意截面图；

图5A是图示了根据示例实施例的半导体器件的局部示意放大图，并且图5B和图5C是图示了根据示例实施例的半导体器件的示意截面图；

图6A、图6B、图6C、图6D、图6E和图6F是图示了根据示例实施例的制造半导体器件的方法的示意截面图；以及

图7A、图7B、图7C和图7D是图示了根据示例实施例的制造半导体器件的方法的示意截面图。

具体实施方式

在下文中，将参考附图描述示例实施例。

图1A是图示了根据示例实施例的半导体器件100的布局图，图1B是图示了根据示例实施例的半导体器件100'的立体图，并且图1C是图示了根据示例实施例的半导体器件100'的布局图。

图2是图示了根据示例实施例的半导体器件100的截面图。图2图示了图1A的半导体器件100的沿着切割线I-I'和II-II'截取的截面图。

图3A是根据示例实施例的半导体器件100的局部放大图，并且图3B和图3C是根据示例实施例的半导体器件100的截面图。图3B和图3C分别图示了图3A的半导体器件100的沿着切割线III-III'和IV-IV'的截面。为了便于描述，仅在图1A、图1B、图1C、图2和图3A至图3C中图示了半导体器件的主要部件。

参考图1A、图2和图3A至图3C，半导体器件100可以包括具有有源区域ACT的衬底101、在衬底101中限定有源区域ACT的器件隔离层110、掩埋在衬底101中且延伸并且包括字线(WL)的字线结构(WLS)、在衬底101上与字线结构(WLS)交叉延伸并且包括位线(BL)的位线结构(BLS)、以及设置在位线结构(BLS)上的信息存储结构(CAP)。信息存储结构CAP可以存储信息(例如，数据的位)。在实施例中，信息存储结构CAP是DRAM电容器结构。半导体器件100还可以包括设置在有源区域ACT上的下导电图案150、设置在下导电图案150上的上导电图案160、以及穿透上导电图案160的绝缘图案165。

半导体器件100可以包括例如动态随机存取存储器(DRAM)单元阵列。例如，位线BL连接到有源区域ACT的第一杂质区域105a。在实施例中，有源区域ACT的第二杂质区域105b通过下导电图案150和上导电图案160电连接到位于上导电图案160上的信息存储结构CAP。信息存储结构(CAP)可以包括下电极170、设置在下电极170上的电介质层180、设置在电介质层180上的上电极190、以及设置在上电极190上的板电极200。每个下电极170可以包括第一电极层171、***层172和第二电极层173。例如，***层172可以被第一电极层171和第二电极层173包围。信息存储结构CAP还可以包括支撑层SP1、SP2和SP3。

半导体器件100可以包括设置有单元阵列的单元阵列区域、以及设置有用于驱动设置在单元阵列中的存储单元的***电路的***电路区域。***电路区域可以布置在单元阵列区域周围。例如，***电路区域可以围绕单元阵列区域。

衬底101可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。衬底101还可以包括杂质。衬底101可以是硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底、或包括外延层的衬底。

有源区域ACT可以由器件隔离层110限定在衬底101内。有源区域ACT可以具有条形形状并且可以被设置为在衬底101内沿一个方向延伸的岛形状。该方向可以是相对于字线WL和位线BL的延伸部方向倾斜的方向。有源区域ACT可以彼此平行地布置。一个有源区域ACT的端部可以被布置为与和其相邻的另一有源区域ACT的中心相邻。

有源区域ACT可以具有从衬底101的上表面起位于预定深度处的第一杂质区域105a和第二杂质区域105b。第一杂质区域105a和第二杂质区域105b可以彼此间隔开。第一杂质区域105a和第二杂质区域105b可以用作由字线WL形成的晶体管的源极/漏极区域。在本文中，源极区域和漏极区域可以由掺杂或离子注入基本上相同杂质的第一杂质区域105a和第二杂质区域105b形成，并且可以依据最终形成的晶体管的电路配置互换地提及。源极区域和漏极区域的杂质可以包括导电类型与衬底101的导电类型相反的杂质。在示例实施例中，源极区域和漏极区域中的第一杂质区域105a和第二杂质区域105b的深度彼此不同。

器件隔离层110可以通过浅沟槽隔离(STI)工艺形成。器件隔离层110可以使有源区域ACT彼此电分离，同时围绕有源区域ACT。器件隔离层110可以由以下绝缘材料形成：例如，氧化硅、氮化硅或它们的组合。器件隔离层110可以包括根据其中衬底101被蚀刻掉的沟槽的宽度而具有不同底部深度的多个区域。

字线结构WLS可以设置于在衬底101内延伸的栅极沟槽115中。每个字线结构WLS可以包括栅极电介质层120、字线WL和栅极覆盖层125。在本说明书中，“栅极(120，WL)”可以被称为包括栅极电介质层120和字线(WL)的结构，字线WL可以被称为“栅电极”，并且字线结构(WLS)可以被称为“栅极结构”。

字线WL可以被设置为在第一方向X上与有源区域ACT交叉延伸。例如，彼此相邻的成对的字线WL可以被设置为与一个有源区域ACT相交。字线WL可以构成掩埋沟道阵列晶体管(BCAT)的栅极，但是不限于此。在示例实施例中，字线WL具有设置在衬底101上的形状。字线WL可以设置在栅极沟槽115下方至预定厚度。在实施例中，字线WL的上表面定位在比衬底101的上表面低的水平高度。在本说明书中，可以基于衬底101的基本上平坦的上表面定义术语“水平高度”的高和低。

字线WL可以包括导电材料，例如，多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)和铝(Al)中的至少一种。例如，字线WL可以包括由不同材料形成的下图案和上图案。下图案可以包括钨(W)、钛(Ti)、钽(Ta)、氮化钨(WN)、氮化钛(TiN)和氮化钽(TaN)中的至少一种，而上图案可以是包括掺杂有P型杂质或N型杂质的多晶硅的半导体图案。

栅极电介质层120可以设置在栅极沟槽115的底表面和内侧表面上。栅极电介质层120可以共形地或均匀地覆盖栅极沟槽115的内壁。栅极电介质层120可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。栅极电介质层120可以是例如氧化硅层或具有高介电常数的绝缘层。在示例实施例中，栅极电介质层120可以是通过使有源区域ACT氧化而形成的层或通过沉积而形成的层。

栅极覆盖层125可以被设置为在字线WL上方填充栅极沟槽115。在实施例中，栅极覆盖层125的上表面与衬底101的上表面定位在相同或基本上相同的水平高度。栅极覆盖层125可以由诸如氮化硅的绝缘材料形成。

位线结构BLS可以在与字线WL垂直的一个方向上延伸，例如，在第二方向Y上延伸。位线结构BLS可以包括位线BL以及设置在位线BL上的位线覆盖图案BC。

位线BL可以包括顺序堆叠的第一导电图案141、第二导电图案142和第三导电图案143。例如，第二导电图案142可以形成在第一导电图案141上，并且第三导电图案143可以形成在第二导电图案142上。位线覆盖图案BC可以设置在第三导电图案143上。缓冲绝缘层128可以设置在第一导电图案141与衬底101之间。第一导电图案141的一部分(在下文中称为位线接触图案DC)可以接触有源区域ACT的第一杂质区域105a。位线BL可以通过位线接触图案DC电连接到第一杂质区域105a。在实施例中，位线接触图案DC的下表面定位在比衬底101的上表面低的水平高度，并且位于比字线WL的上表面高的水平高度。在示例实施例中，位线接触图案DC可以局部地设置在形成于衬底101中并且暴露第一杂质区域105a的位线接触孔中。

第一导电图案141可以包括诸如多晶硅的半导体材料。第一导电图案141可以直接接触第一杂质区域105a。第二导电图案142可以包括金属半导体化合物。金属半导体化合物可以是例如使第一导电图案141的一部分硅化的层。例如，金属半导体化合物可以包括硅化钴(CoSi)、硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)或其他金属硅化物。第三导电图案143可以包括诸如钛(Ti)、钽(Ta)、钨(W)或铝(Al)的金属材料。构成位线BL的导电图案的数目、材料的类型和/或堆叠次序可以根据实施例不同地改变。

位线覆盖图案BC可以包括顺序地堆叠在第三导电图案143上的第一覆盖图案146、第二覆盖图案147和第三覆盖图案148。例如，第二覆盖图案147可以形成在第一覆盖图案146上，并且第三覆盖图案148可以形成在第二覆盖图案147上。第一覆盖图案146、第二覆盖图案147和第三覆盖图案148均可以包括绝缘材料，例如，氮化硅层。第一覆盖图案146、第二覆盖图案147和第三覆盖图案148可以由不同材料形成，并且即使它们包括相同材料，由于物理性质的差异，它们之间的边界也可以是可区分的。在实施例中，第二覆盖图案147的厚度小于第一覆盖图案146的厚度和第三覆盖图案148的厚度。构成位线覆盖图案BC的覆盖图案的数目和/或材料的类型可以根据实施例不同地改变。

间隔物结构SS可以设置在每个位线结构BLS的两个侧壁上并且在一个方向(例如，Y方向)上延伸。间隔物结构SS可以设置在位线结构BLS与下导电图案150之间。间隔物结构SS可以被设置为沿着位线BL的侧壁和位线覆盖图案BC的侧壁延伸。设置在一个位线结构BLS的两侧的成对的间隔物结构SS可以具有相对于位线结构BLS的不对称形状。每个间隔物结构SS可以包括多个间隔物层，并且根据实施例还可以包括空气间隔物。例如，间隔物结构SS可以包括作为空气间隔物的内部气隙。

下导电图案150可以连接到有源区域ACT的一个区域，例如，第二杂质区域105b。下导电图案150可以设置在位线BL之间以及字线WL之间。下导电图案150可以穿过缓冲绝缘层128并且连接到有源区域ACT的第二杂质区域105b。下导电图案150可以直接接触第二杂质区域105b。例如，下导电图案150的下表面可以接触第二杂质区域105b的上表面。在实施例中，下导电图案150的下表面与衬底101的上表面相比位于较低的水平高度并且与位线接触图案DC的下表面相比位于较高的水平高度。下导电图案150可以通过间隔物结构SS与位线接触图案DC绝缘。下导电图案150可以由导电材料形成，例如，可以包括多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)和铝(Al)中的至少一种。在示例实施例中，下导电图案150包括多个层。

金属半导体化合物层155可以设置在下导电图案150与上导电图案160之间。例如，当下导电图案150包括半导体材料时，金属半导体化合物层155可以是由于下导电图案150的一部分被硅化而形成的层。金属半导体化合物层155可以包括例如硅化钴(CoSi)、硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)或其他金属硅化物。根据实施例，金属半导体化合物层155被省略。当金属半导体化合物层155被省略时，上导电图案160可以接触下导电图案150。

上导电图案160可以设置在下导电图案150上。上导电图案160可以在间隔物结构SS之间延伸，以覆盖金属半导体化合物层155的上表面。上导电图案160可以包括阻挡层162和导电层164。阻挡层162可以覆盖导电层164的下端和侧表面。阻挡层162可以包括诸如氮化钛(TiN)、氮化钽(TaN)和氮化钨(WN)的金属氮化物中的至少一种。导电层164可以包括导电材料，例如，多晶硅(Si)、钛(Ti)、钽(Ta)、钨(W)、钌(Ru)、铜(Cu)、钼(Mo)、铂(Pt)、镍(Ni)、钴(Co)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)和氮化钨(WN)中的至少一种。

绝缘图案165可以被设置为穿过上导电图案160。上导电图案160可以被绝缘图案165分隔成多个。绝缘图案165可以包括绝缘材料，例如，氧化硅、氮化硅和氮氧化硅中的至少一种。

蚀刻停止层168可以在下电极170之间覆盖绝缘图案165。例如，蚀刻停止层168可以接触绝缘图案165的上表面。蚀刻停止层168可以接触下电极170的侧表面的下区域。蚀刻停止层168可以设置在支撑层SP1、SP2和SP3下方。蚀刻停止层168的上表面可以包括直接接触电介质层180的部分。蚀刻停止层168可以包括例如氮化硅和氮氧化硅中的至少一种。

下电极170可以设置在上导电图案160上。下电极170可以穿过或穿透蚀刻停止层168并且接触上导电图案160。下电极170可以具有圆柱形形状，但是不限于此。下电极170可以均包括氮化铌(NbN)、氧化铌(NbO_x)、多晶硅(Si)、铱(Ir)、钛(Ti)、氮化钛(TiN)、氮化钛硅(TiSiN)、钽(Ta)、氮化钽(TaN))、钨(W)、氮化钨(WN)和铝(Al)或它们的组合、金属氮化物、金属化合物等中的至少一种。每个下电极170可以包括第一电极层171、***层172和第二电极层173。

第一电极层171可以设置在上导电图案160上。第一电极层171可以具有圆柱形形状。在示例实施例中，第一电极层171具有均匀的或基本上均匀的厚度。

***层172可以设置在第一电极层171上。***层172可以设置在第一电极层171的内表面上。***层172可以设置在第一电极层171与第二电极层173之间。***层172可以被第一电极层171和第二电极层173包围。

***层172可以设置在第一电极层171与第二电极层173之间并且被第一电极层171和第二电极层173包围。***层172的外表面可以接触第一电极层171，并且***层172的内表面可以接触第二电极层173。***层172的最上端可以接触第二电极层173。***层172可以在所有方向上被第一电极层171和第二电极层173包围。***层172可以具有被第一电极层171和第二电极层173包围的结构。例如，***层172可以被第一电极层171和第二电极层173完全包围。由此，***层172通过第一电极层171和第二电极层173与电介质层180间隔开，并且可以防止损坏。第一电极层171可以覆盖***层172的下端和***层172的侧面，并且第二电极层172可以覆盖第一电极层171的上端和***层172的上端。在示例实施例中，***层172的上端与第一电极层171的上端位于相同或基本上相同的水平高度。然而，***层172的形状不限于此。在实施例中，***层172包括或者是与第一电极层171和第二电极层173的材料不同的材料。因此，在稍后描述的图6D的工艺中，由于第一电极层171与***层172之间出现选择性差异，所以***层172的上端可以是凸的。在实施例中，***层172的上端与第一电极层171的上端相比处于较高的水平高度。相反地，***层172的上端可以是凹的，并且与第一电极层171的上端相比定位在较低的水平高度。

***层172可以包括金属、金属氮化物和氧化物层中的至少一种。***层172可以包括含有卤族元素的***材料。***层172的***材料还可以包括导电材料和电介质材料中的至少一种。***层172的导电材料可以包括W、Ta、Sn、WN、TaN和SnN中的至少一种，而***层172的电介质材料可以包括氧化硅。在实施例中，金属、金属氮化物和/或氧化物膜包括作为卤族元素的氟(F)。

第二电极层173设置在***层172上并且可以覆盖第一电极层171的上表面和***层172的上表面。第二电极层173的下表面可以接触第一电极层171的上表面和***层172的上表面。在实施例中，第二电极层173的上表面定位在比第一电极层171的上表面和***层172的上表面高的水平高度。第二电极层173的外侧表面可以包括与第一电极层171的外侧表面垂直对准的部分。在示例实施例中，第一电极层171和第二电极层173包括或者是导电材料。例如，导电材料可以包括多晶硅(Si)、TiN、NbN、WN、VN、MoN、TaN、TiSiN和TiCN中的至少一种或它们的组合。第一电极层171和第二电极层173可以包括相同材料或不同材料。

根据实施例，第一电极层171包括第一浓度的卤族元素。在实施例中，***层172包括比第一浓度高的第二浓度的卤族元素。在实施例中，电介质层180以比第一浓度高的第三浓度包括卤族元素。例如，***层172和电介质层180中包括的卤族元素的浓度可以高于第一电极层171中包括的卤族元素的浓度。在实施例中，***层172和电介质层180中包括的氟(F)的浓度高于第一电极层171中包括的氟(F)的浓度。***层172和电介质层180可以含有氟(F)。因此，可以通过诸如透射电子显微镜能量色散X射线光谱(TEM-EDX)的成分分析来确定***层172和电介质层180是否含有氟(F)。另外，通过飞行时间二次离子质谱(ToF-SIMS)，可以比较第一电极层171、***层172和电介质层180中包括的氟(F)的浓度。

如图3B所图示的，在图3A中的切割线III-III'的水平高度，信息存储结构可以由***层172、围绕***层172的外侧表面的第一电极层171、围绕第一电极层171的外侧表面的电介质层180、以及围绕电介质层180的外侧表面的上电极190形成。如图3C所图示的，在图3A的切割线IV-IV'的水平高度，第三支撑层SP3可以围绕第二电极层173的外侧表面。当第一电极层171和***层172具有不同材料成分时，可以通过诸如透射电子显微镜能量色散X射线光谱(TEM-EDX)的分析来区分其边界，并且可以确定第一电极层171是否具有完全围绕***层172的外侧表面的结构。

支撑下电极170的至少一个或更多个支撑层SP1、SP2和SP3可以设置在相邻的下电极170之间。例如，接触下电极170的第一支撑层SP1、第二支撑层SP2和第三支撑层SP3可以设置在相邻的下电极170之间。第二支撑层SP2位于第一支撑层SP1与第三支撑层SP3之间。

参考图1A，在从上方观察的俯视图中，下电极170可以具有规则布置。在示例实施例中，下电极170可以沿着第一方向(X)彼此间隔开预定距离，并且可以沿着第二方向(Y)以之字形图案布置。然而，下电极170的布置不限于此。

贯通孔(through-hole)图案可以设置在多个相邻的下电极170之间。在示例实施例中，如图1A的半导体器件100所图示的，可以在四个相邻的下电极170之间设置一个贯通孔图案。然而，贯通孔图案不限于此。在其他实施例中，如在图1B和图1C所图示的半导体器件100'中，可以在三个相邻的下电极170之间设置一个贯通孔图案。

支撑层SP1、SP2和SP3可以包括第一支撑层SP1、设置在第一支撑层SP1上的第二支撑层SP2、以及设置在第二支撑层SP2上的第三支撑层SP3。第三支撑层SP3可以是最上支撑层SP3，并且第二支撑层SP2可以是与最上支撑层SP3相比设置在较低水平高度的次高支撑层SP2。第一电极层171的上表面和***层172的上表面可以定位在介于最上层支撑层SP3的下表面与次高支撑层SP2的上表面之间的水平高度，但是不限于此。第一支撑层SP1和第二支撑层SP2可以被称为下支撑层SP1和SP2，并且第三支撑层SP3可以被称为上支撑层SP3。根据示例实施例，下支撑层SP1和SP2接触第一电极层171并且与***层172间隔开，并且上支撑层SP3接触第二电极层173，但是不限于此。根据实施例，第一支撑层SP1接触第一电极层171，并且第二支撑层SP2和第三支撑层SP3接触第二电极层173。支撑层SP1、SP2和SP3可以在与衬底101的上表面垂直的方向上与衬底101间隔开。支撑层SP1、SP2和SP3接触下电极170，并且可以在与衬底101的上表面平行的方向上延伸。

第一支撑层SP1和第二支撑层SP2可以接触第一电极层171并且可以与第二电极层173间隔开。例如，第一支撑层SP1和第二支撑层SP2可以接触第一电极层171的侧表面。第三支撑层SP3可以接触第二电极层173。例如，第三支撑层SP3可以接触第二电极层173的侧表面。支撑层SP1、SP2和SP3可以包括直接接触下电极170和电介质层180的部分。第三支撑层SP3的厚度可以大于第一支撑层SP1的厚度和第二支撑层SP2的厚度，但是不限于此。支撑层SP1、SP2和SP3可以是支撑具有高纵横比的下电极170的层。支撑层SP1、SP2和SP3均可以包括例如氮化硅和氮氧化硅或与其类似的材料中的至少一种。支撑层SP1、SP2和SP3的数目、厚度和/或布置关系不限于图示的数目、厚度和/或布置关系，并且可以根据实施例不同地改变。

电介质层180可以在下电极170的表面上覆盖下电极170。电介质层180可以设置在下电极170与上电极190之间。在实施例中，电介质层180可以覆盖支撑层SP1、SP2和SP3的上表面和下表面。电介质层180可以覆盖蚀刻停止层168的上表面。

电介质层180可以包括高k材料、氧化硅、氮化硅或它们的组合。然而，根据实施例，电介质层180可以包括掺杂有氟(F)的钛(Ti)、钽(Ta)、铪(Hf)、铝(Al)、锆(Zr)和镧(La)，并且可以包括含有它们中的至少一种或它们的组合的氧化物、氮化物、硅化物、氮氧化物或硅化氮氧化物。例如，由于下电极170包括含有氟(F)的***层172，所以氟(F)可以通过热处理工艺从***层172扩散到电介质层180。例如，可以加热下电极170，直到足够量的氟扩散到电介质层180中。因此，由于电介质层180的泄漏电流而导致的缺陷可以减少，并且可以提供具有提高的电特性的半导体器件100。

上电极190可以覆盖多个下电极170、支撑层SP1、SP2和SP3以及电介质层180。上电极190可以沿着电介质层180的表面延伸。在实施例中，上电极190直接接触电介质层180。

虽然上电极190在图2中被图示为单个电极层，但是不限于此。在其他实施例中，上电极190可以包括多个电极层。上电极190可以包括或者是导电材料。上电极190可以包括例如多晶硅(Si)、TiN、NbN、WN、VN、MoN、TaN、TiSiN和TiCN或它们的组合、金属氮化物、金属化合物等中的至少一种。

板电极200可以设置在上电极190上。在实施例中，板电极200直接接触上电极190的上表面和侧表面。板电极200可以填充多个下电极170之间的空间以及支撑层SP1、SP2和SP3之间的空间。板电极200可以包括导电材料。例如，板电极200可以包括硅材料或硅锗材料。例如，板电极200可以包括掺杂的硅材料或掺杂的硅锗材料。

参考图4A至图4C和图5A至图5C，将描述根据示例实施例的半导体器件。图4A至图4C和图5A至图5C所图示的半导体器件在下电极的结构上不同于图1A至图3C的先前实施例。

在图4A至图4C和图5A至图5C的示例实施例中，用如上所述的相同附图标记描述的特征可以是相同或类似的。在以下实施例的描述中，将省略与上述图1A至图3C重叠的内容。

图4A是图示了根据示例实施例的半导体器件的信息存储结构的放大部分的局部放大图，并且图4B和图4C是图示了根据示例实施例的半导体器件100a的信息存储结构的截面图。例如，图3A的半导体器件100可以用半导体器件100a替换。图4A图示了与图2中的“A”区域相对应的区域，并且图4B和图4C图示了沿着图4A中的切割线V-V'和VI-VI'截取的截面。

参考图4A至图4C，下电极170可以具有圆柱形形状。***层172可以具有圆柱形形状。***层172的外表面可以接触第一电极层171的内表面，并且***层172的内表面可以接触第二电极层173的第一部分173_1的外表面。在实施例中，***层172的上表面的一部分与第一电极层171的上表面相比定位在较低的水平高度。

在本说明书中，“第一部分173_1”和“第二部分173_2”可以被分别称为“延伸部”和“柱部”。

***层172具有与第一电极层171接触的外侧表面和限定内部空间的内侧表面。第二电极层173可以包括延伸部173_1和柱部173_2，所述延伸部173_1设置在内部空间中并且接触***层172的内侧表面，所述柱部173_2从延伸部173_1延伸并且接触***层172的上端和第一电极层171的上端。

***层172可以具有圆柱形形状。第二电极层173可以具有完全填充由***层172限定的内部空间的T形状。例如，第一电极层171接触***层172的外侧表面，并且第二电极层173接触***层172的内侧表面，并且可以延伸以覆盖***层172的上端。在实施例中，***层172覆盖第二电极层173的延伸部173_1的下端并且围绕第二电极层173的延伸部173_1的侧表面。

第二电极层173可以填充由***层172形成的内部空间，并且可以延伸以覆盖第一电极层171的上端和***层172的上端。第二电极层173可以包括延伸到***层172中的延伸部173_1、以及覆盖第一电极层171上端和***层172的上端的柱部173_2。例如，延伸部173_1可以穿透***层172。第二电极层173的延伸部173_1可以从第二电极层173的柱部173_2延伸。第一部分173_1可以接触***层172的内侧表面并且可以具有柱形状。第二部分173_2从第一部分173_1延伸并且可以具有覆盖第一电极层171的上端和***层172的上端的柱形状。在实施例中，第二部分173_2与第一部分173_1相比具有较大的宽度。第二部分173_2的侧表面可以包括与第一电极层171的侧表面垂直对准的部分。

第三支撑层SP3可以接触第二电极层173的第二部分173_2。例如，第三支撑层SP3可以接触第二部分173_2的侧表面。

参考图4B，在图4A中的切割线V-V'的水平高度，信息存储结构可以包括具有第一部分173_1的下电极170、围绕第一部分173_1的外侧表面的***层172、围绕***层172的外侧表面的第一电极层171、围绕第一电极层171的外侧表面的电介质层180、以及围绕电介质层180的外侧表面的上电极190。参考图4C，在图4A的切割线VI-VI'的水平高度，下电极170可以被配置为包括第二部分173_2。第三支撑层SP3可以围绕下电极170的第二部分173_2。

图5A是图示了根据示例实施例的半导体器件的信息存储结构的放大部分的局部放大图，并且图5B和图5C是图示了根据示例实施例的半导体器件100b的信息存储结构的截面图。图3A的半导体器件100可以用半导体器件100b替换。图5A图示了与图2中的“A”区域相对应的区域，并且图5B和图5C图示了沿着图5A中的切割线VII-VII'和VIII-VIII'截取的截面。

参考图5A至图5C，下电极170可以具有圆柱形形状。

每个下电极170可以包括第一电极层171、***层172和第二电极层173。第一电极层171可以具有圆柱形形状。***层172具有柱形状，并且可以设置在第一电极层171的内侧表面上。第二电极层173可以设置在第一电极层171的上表面和***层172的上表面上。第二电极层173可以覆盖第一电极层171的上表面和***层172的上表面。

电介质层180可以覆盖第二电极层173。例如，电介质层180可以接触第二电极层173的上表面。电介质层180可以分别接触第二电极层173的内侧表面和第二电极层173的上表面。电介质层180可以包括填充由第二电极层173限定的内部空间的部分。电介质层180的填充由第二电极层173限定的内部空间的部分可以具有柱形状。

参考图5B，在图5A中的切割线VII-VII'的水平高度，信息存储结构可以包括***层172、围绕***层172的外表面的第一电极层171、围绕第一电极层171的外表面的电介质层180、以及围绕电介质层180的外表面的上电极190。参考图5C，在图5A的切割线VIII-VIII'的水平高度，信息存储结构可以包括电介质层180、围绕电介质层180的外表面的第二电极层173、以及围绕第二电极层173的外表面的第三支撑层SP3。

图6A至图6F是图示了根据示例实施例的制造半导体器件的方法的截面图。图6A至图6F说明了用于制造图3A的半导体器件的制造方法的示例实施例，并且图示了与图2的I-I'和II-II'相对应的截面。

参考图6A，可以通过在衬底101上形成器件隔离层110来限定有源区域ACT。可以在衬底101中形成器件隔离沟槽，并且器件隔离层110可以填充器件隔离沟槽。在俯视图中，有源区域ACT可以具有在相对于字线WL的延伸部方向倾斜的方向上延伸的细长条形状。可以使用器件隔离层110作为离子注入掩模来执行离子注入工艺，以在有源区域ACT上形成杂质区域。可以通过对有源区域ACT和器件隔离层110进行图案化来形成栅极沟槽115。成对的栅极沟槽115可以与有源区域ACT相交，但是不限于此。杂质区域也可以被栅极沟槽115分开，以形成第一杂质区域105a和第二杂质区域105b。

可以在栅极沟槽115的内表面上形成栅极电介质层120至基本上共形或均匀的厚度。接下来，可以形成字线WL以填充栅极沟槽115的至少一部分。在实施例中，字线WL的上表面凹陷得比有源区域ACT的上表面低。例如，字线WL的上表面可以低于有源区域ACT的上表面。可以在衬底101上堆叠绝缘层以填充栅极沟槽115，然后蚀刻绝缘层以在字线WL上形成栅极覆盖层125。

可以在衬底101的整个表面上顺序地形成绝缘层和导电层，然后对它们进行图案化，以形成顺序堆叠的缓冲绝缘层128和第一导电图案141。缓冲绝缘层128可以由氧化硅、氮化硅和氮氧化硅中的至少一种形成。多个缓冲绝缘层128可以被形成为彼此间隔开。第一导电图案141可以具有与缓冲绝缘层128的平面形状相对应的形状。缓冲绝缘层128可以被形成为同时覆盖两个相邻的有源区域ACT(例如，相邻的第二杂质区域105b)的端部。通过使用缓冲绝缘层128和第一导电图案141作为蚀刻掩模，可以蚀刻器件隔离层110、衬底101和栅极覆盖层125的上部以形成位线接触孔。位线接触孔可以暴露第一杂质区域105a。

可以形成填充位线接触孔的位线接触图案DC。形成位线接触图案DC可以包括：形成填充位线接触孔的导电层并且执行平坦化工艺。例如，位线接触图案DC可以被形成为包括多晶硅。在第一导电图案141上顺序地形成第二导电图案142、第三导电图案143以及第一覆盖图案146、第二覆盖图案147和第三覆盖图案148之后，可以使用第一覆盖图案146、第二覆盖图案147和第三覆盖图案148作为蚀刻掩模来顺序地蚀刻第一导电图案141、第二导电图案142和第三导电图案143。结果，可以形成包括以下项的位线结构(BLS)：包括第一导电图案141、第二导电图案142和第三导电图案143的位线BL，以及包括第一覆盖图案146、第二覆盖图案147和第三覆盖图案148的位线覆盖图案BC。

可以在位线结构BLS的侧表面上形成间隔物结构SS。例如，间隔物结构SS可以被形成为接触位线结构BLS的侧表面。间隔物结构SS可以被形成为包括多个层。可以在间隔物结构SS之间形成栅栏绝缘图案154。栅栏绝缘图案154可以包括氮化硅或氮氧化硅。可以使用栅栏绝缘图案154和第三覆盖图案148作为蚀刻掩模来执行各向异性蚀刻工艺，以形成暴露第二杂质区域105b的开口。

可以在开口下方形成下导电图案150。下导电图案150可以由诸如多晶硅的半导体材料形成。例如，可以通过形成填充开口的多晶硅层并且然后执行回蚀工艺来形成下导电图案150。

可以在下导电图案150上形成金属半导体化合物层155。金属半导体化合物层155的形成可以包括金属层沉积工艺和热处理工艺。

可以在开口上方形成上导电图案160。上导电图案160的形成可以包括顺序地形成阻挡层162和导电层164。例如，阻挡层162可以形成在金属半导体化合物层155上，并且导电层164可以形成在阻挡层162上。此后，可以对阻挡层162和导电层164执行图案化工艺，以形成穿透阻挡层162和导电层164的绝缘图案165。因此，可以形成包括衬底101、字线结构WLS和位线结构BLS的下结构。

可以在下结构上共形地或均匀地形成蚀刻停止层168，并且可以在蚀刻停止层168上交替地堆叠模制层118以及初步支撑层SP1'、SP2'和SP3'。模制层118以及初步支撑层SP1'、SP2'和SP3'可以形成层压结构ST。蚀刻停止层168可以包括在特定蚀刻条件下相对于模制层118具有蚀刻选择性的绝缘材料，例如，氧化硅、氮化硅、碳化硅、碳氧化硅和氮碳化硅中的至少一种。模制层118可以由氧化硅形成，并且初步支撑层SP1'、SP2'和SP3'可以由氮化硅形成。例如，模制层118中的第一模制层可以形成在蚀刻停止层168与第一初步支撑层SP1'之间，模制层118中的第二模制层可以形成在第一初步支撑层SP1'与第二初步支撑层SP2'之间，并且模制层118中的第三模制层可以形成在第二初步支撑层SP2'与第三初步支撑层SP3'之间。

参考图6B，可以形成穿透模制层118以及初步支撑层SP1'、SP2'和SP3'的多个孔HL1。例如，可以去除模制层118的一部分以及初步支撑层SP1'、SP2'和SP3'的一部分以形成多个孔HL1。在形成多个孔HL1的步骤中，蚀刻停止层168可以用作停止蚀刻工艺的进度的停止物。多个孔HL1可以穿过蚀刻停止层168以暴露上导电图案160。如图1A至图1C所图示的，多个孔HL1是在其中将形成下电极170的区域，并且可以通过以预定间隔在平面上间隔开而按规则布置形成。

参考图6C，可以在多个孔HL1中形成第一初步电极层171L和初步***层172L。例如，第一初步电极层171L可以形成在多个孔HL1中，并且初步***层172L可以在多个孔中形成在第一初步电极层171L上。

第一初步电极层171L可以沿着堆叠结构ST的表面以及通过多个孔HL1暴露的上导电图案160的上表面而形成。第一初步电极层171L可以由导电材料形成。第一初步电极层171L可以由例如多晶硅(Si)、TiN、NbN、WN、VN、MoN、TaN、TiSiN和TiCN中的至少一种形成。在示例实施例中，可以通过原子层沉积(ALD)或化学气相沉积(CVD)来执行形成第一初步电极层171L的工艺。

初步***层172L可以形成在第一初步电极层171L上。在实施例中，初步***层172L由含有卤族元素当中的氟(F)的材料形成。在示例实施例中，当初步***层172L由含有氟(F)的材料形成时，氟(F)扩散到稍后将描述的电介质层(参见图2)180中，使得电介质层180可以包括氟(F)。例如，初步***层172L可以包括金属、金属氮化物和氧化物层中的至少一种，并且详细地，可以包括W、Ta、Sn、WN、TaN、SnN和SiOF中的至少一种，并且金属、金属氮化物和氧化物层可以包括氟(F)。在示例实施例中，可以通过原子层沉积(ALD)或化学气相沉积(CVD)来执行形成初步***层172L的工艺。然而，形成初步***层172L的工艺不限于此。

参考图6D，可以在多个孔HL1内部形成第一电极层171和***层172。

第一电极层171和***层172可以通过蚀刻第一初步电极层(图6C中的171L)的一部分和初步***层(图6C中的172L)的一部分而形成。可以蚀刻第一电极层171和***层172以使其上端定位在比堆叠结构ST的上表面低的水平高度。第一电极层171可以具有密封形状，并且***层172可以具有完全填充由第一电极层171限定的内部空间的柱形状。例如，密封形状可以完全围绕柱形状的侧面和底表面。在示例实施例中，第一电极层171的上端可以与***层172的上端定位在基本上相同的水平高度，但是不限于此。

参考图6E，可以形成覆盖第一电极层171、***层172和堆叠结构ST的第二初步电极层173L。

第二初步电极层173L可以被形成为填充多个孔HL1并且覆盖堆叠结构ST的上表面。第二初步电极层173L可以覆盖第一电极层171的上表面和***层172的上表面。例如，第二初步电极层173L可以覆盖第一电极层171的柱形部的上表面。第二初步电极层173L可以由导电材料形成。第一初步电极层171L可以由例如多晶硅(Si)、TiN、NbN、WN、VN、MoN、TaN、TiSiN和TiCN中的至少一种形成。在示例实施例中，可以通过原子层沉积(ALD)或化学气相沉积(CVD)来执行形成第二初步电极层173L的工艺。第二初步电极层173L可以包括与第一电极层171的材料相同或不同的材料。

参考图6F，可以形成第二电极层173并且可以去除模制层118。

可以蚀刻第二初步电极层(图6E中的173L)的一部分，以将第二电极层173形成为具有与第三支撑层SP3的上表面定位在相同水平高度的上表面。例如，可以通过蚀刻来去除该部分以形成第二电极层173。因此，可以形成包括第一电极层171、***层172和第二电极层173的下电极170。在示例实施例中，可以蚀刻第二电极层173以使其具有与最上面的第三支撑层SP3的上表面定位在相同水平高度的上表面。然而，第二电极层173的形状不限于此。在其他实施例中，第二电极层173的上表面与第三支撑层SP3的上表面相比可以定位在较低的水平高度，或者与第三支撑层SP3的上表面相比可以定位在较高的水平高度。

此后，在第二初步电极层(图6E中的173L)上形成单独的掩模，并且可以使用该掩模来去除初步支撑层(图6E的SP1'、SP2'和SP3')的至少一部分和模制层(图6E的118)。因此，初步支撑层(图6E中的SP1'、SP2'和SP3')可以形成为第一支撑层SP1、第二支撑层SP2和第三支撑层SP3。第一支撑层SP1、第二支撑层SP2和第三支撑层SP3可以根据掩模的结构被图案化以具有包括多个开口的形状。如图1A所图示的，多个开口中的每个开口设置在四个相邻的下电极170之间，或者如图1B和图1C所图示的，可以设置在三个相邻的下电极170之间。第一支撑层SP1、第二支撑层SP2和第三支撑层SP3可以将相邻的下电极170彼此连接。可以相对于支撑层SP1、SP2和SP3选择性地去除模制层118。在示例实施例中，去除模制层118的工艺是通过使用蚀刻剂(例如，氟化氢(HF)溶液)的湿蚀刻工艺来执行的。可以在蚀刻模制层118之后或在模制层118正在被蚀刻的同时去除掩模。可以在模制层118被去除的区域中形成空白空间HL2。例如，模制层118的去除可以留下空白空间HL2。

返回参考图1A、图2和图3A至图3C，形成覆盖下电极170的电介质层180，并且可以形成覆盖电介质层180的上电极190和位于上电极190上的板电极200。可以分别通过原子层沉积(ALD)或化学气相沉积(CVD)来执行形成电介质层180的工艺。可以通过原子层沉积(ALD)、化学气相沉积(CVD)或物理气相沉积(PVD)来执行形成上电极190和板电极200的工艺。因此，形成了包括下电极170、电介质层180、上电极190和板电极200的信息存储结构(CAP)，并且可以制造包括信息存储结构(CAP)的半导体器件100。

图7A至图7D是图示了根据示例实施例的制造半导体器件的方法的截面图。图7A至图7D图示了用于制造图4A的半导体器件的制造方法的示例实施例，并且图示了与图2中的I-I'和II-II'相对应的截面。

首先，执行与上述图6A和图6B相同的工艺。

接下来，参考图7A，在多个孔HL1中形成第一初步电极层171L和初步***层172L。例如，第一初步电极层171L形成在孔HL1中并且初步***层172L在孔HL1中形成在第一初步电极层171L上。然而，与图6C不同，在初步***层172L中形成空隙172v。例如，空隙172v可以是由于工艺原因而形成的。例如，空隙172v可以是没有固体材料但包括气体的溶蚀坑或间隙。

在形成初步***层172L的工艺中，由于阶梯覆盖范围特性可能形成空隙172v。空隙172v可以含有空气或由在半导体器件100a的制造工艺中使用的材料而形成的气体。空隙172v可以在下述形成第二初步电极层173L的工艺中由第二初步电极层173L(参见图7C)完全填充。

参考图7B，可以在多个孔HL1内部形成第一电极层171和***层172。

第一电极层171和***层172可以通过蚀刻第一初步电极层(图6C中的171L)的一部分和初步***层(图6C中的172L)的一部分而形成。可以蚀刻第一电极层171和***层172以使其具有定位在比堆叠结构ST的上表面低的水平高度的上端。通过蚀刻工艺，初步***层172L(参见图7A)在空隙172v(参见图7A)上被去除，空隙172v的上部变得开放，并且可以形成多个孔HL1。

第一电极层171和***层172均可以具有圆柱形形状。在示例实施例中，第一电极层171的上端与***层172的上端定位在相同或基本上相同的水平高度，但是不限于此。

参考图7C，可以形成覆盖第一电极层171、***层172和堆叠结构ST的第二初步电极层173L。

第二初步电极层173L可以通过填充包括由***层172的圆柱形形状限定的空白空间的多个孔HL1并且覆盖堆叠结构ST的上表面而形成。第二初步电极层173L可以覆盖第一电极层171的上端和***层172的上端。第二初步电极层173L可以具有T形状。第二初步电极层173L可以由导电材料形成。第一初步电极层171L可以由例如多晶硅(Si)、TiN、NbN、WN、VN、MoN、TaN、TiSiN和TiCN中的至少一种形成。在示例实施例中，可以通过原子层沉积(ALD)或化学气相沉积(CVD)来执行形成第二初步电极层173L的工艺。第二初步电极层173L可以包括与第一电极层171的材料相同或不同的材料。

参考图7D，可以形成第二电极层173并且可以去除模制层118。

包括第一部分173_1和第二部分173_2的第二电极层173可以通过蚀刻第二初步电极层(图7C中的173L)的一部分而形成。因此，可以形成包括第一电极层171、***层172和第二电极层173的下电极170。在示例实施例中，第二电极层173被蚀刻为具有与最上面的第三支撑层SP3的上表面定位在相同水平高度的上表面。然而，第二电极层173的形状不限于此。

接下来，可以执行与图6F的工艺相同的工艺来形成第一支撑层SP1、第二支撑层SP2和第三支撑层SP3。

接下来，再次参考图1A、图2和图4A至图4C，可以形成覆盖下电极170的电介质层180，并且可以形成覆盖电介质层180的上电极190和位于上电极190上的板电极200。因此，形成了包括下电极170、电介质层180、上电极190和板电极200的信息存储结构(CAP)，并且可以制造包括信息存储结构(CAP)的半导体器件100a。

如上面所阐述的，根据示例实施例的半导体器件包括：其中含有氟(F)的***层介于电极层之间的下电极，以及包括掺杂有氟(F)的电介质层的信息存储结构。因此，可以防止信息存储结构的泄漏电流。

虽然在上面已经图示和描述了示例实施例，但是对于本领域技术人员而言将清楚的是，能够在不背离本发明构思的范围的情况下做出修改和变化。

Claims (20)

1.一种半导体器件，所述半导体器件包括：

衬底；

多个下电极，所述多个下电极设置在所述衬底上；

电介质层，所述电介质层覆盖所述多个下电极并且包括卤族元素；以及

上电极，所述上电极覆盖所述电介质层，

其中，所述多个下电极中的每个下电极包括：

第一电极层；

***层，所述***层设置在所述第一电极层上；以及

第二电极层，所述第二电极层设置在所述第一电极层和所述***层上，

其中，所述***层包括含有卤族元素的***材料。

2.根据权利要求1所述的半导体器件，其中，所述电介质层的所述卤族元素和所述***层的所述卤族元素是氟。

3.根据权利要求2所述的半导体器件，其中，所述***层的所述***材料还包括导电材料和电介质材料中的至少一种，

其中，所述导电材料包括W、Ta、Sn、WN、TaN和SnN中的至少一种，并且

其中，所述电介质材料包括氧化硅。

4.根据权利要求2所述的半导体器件，其中，所述第一电极层包括多晶硅、TiN、NbN、WN、VN、MoN、TaN、TiSiN和TiCN中的至少一种，并且

其中，所述第二电极层包括多晶硅、TiN、NbN、WN、VN、MoN、TaN、TiSiN和TiCN中的至少一种。

5.根据权利要求1所述的半导体器件，其中，所述***层被所述第一电极层和所述第二电极层包围。

6.根据权利要求1所述的半导体器件，其中，所述第一电极层覆盖所述***层的下端和所述***层的侧表面，并且

其中，所述第二电极层覆盖所述第一电极层的上端和所述***层的上端。

7.根据权利要求1所述的半导体器件，其中，所述第二电极层的外侧表面包括与所述第一电极层的外侧表面垂直对准的部分。

8.根据权利要求1所述的半导体器件，其中，所述第二电极层包括延伸到所述***层中的延伸部以及覆盖所述第一电极层的上端和所述***层的上端的柱部。

9.根据权利要求8所述的半导体器件，其中，所述第二电极层的所述延伸部从所述第二电极层的所述柱部延伸。

10.根据权利要求8所述的半导体器件，其中，所述***层覆盖所述第二电极层的所述延伸部的下端并且围绕所述第二电极层的所述延伸部的侧表面。

11.根据权利要求1所述的半导体器件，其中，所述***层具有完全填充由所述第一电极层限定的内部空间的柱形状。

12.根据权利要求1所述的半导体器件，其中，所述***层通过所述第一电极层和所述第二电极层与所述电介质层间隔开。

13.根据权利要求1所述的半导体器件，所述半导体器件还包括与所述多个下电极接触的支撑结构，

其中，所述支撑结构包括最上支撑层以及位于比所述最上支撑层低的水平高度的次高支撑层，并且

其中，所述第一电极层的上端和所述***层的上端位于所述最上支撑层的下表面与所述次高支撑层的上表面之间的水平高度。

14.根据权利要求1所述的半导体器件，其中，所述第一电极层的材料不同于所述第二电极层的材料。

15.一种半导体器件，所述半导体器件包括：

衬底；

多个下电极，所述多个下电极设置在所述衬底上；

电介质层，所述电介质层覆盖所述多个下电极；以及

上电极，所述上电极覆盖所述电介质层，

其中，所述多个下电极中的每个下电极包括：

第一电极层，所述第一电极层包括第一浓度的卤族元素；

第二电极层，所述第二电极层设置在所述第一电极层上；以及

***层，所述***层设置在所述第一电极层与所述第二电极层之间并且被所述第一电极层和所述第二电极层包围，并且包括比所述第一浓度高的第二浓度的卤族元素。

16.根据权利要求15所述的半导体器件，其中，所述电介质层包括比所述第一浓度高的第三浓度的卤族元素。

17.根据权利要求16所述的半导体器件，其中，所述第一电极层的所述卤族元素、所述***层的所述卤族元素和所述电介质层的所述卤族元素是氟。

18.根据权利要求15所述的半导体器件，其中，所述***层具有与所述第一电极层接触的外侧表面和限定内部空间的内侧表面，并且

所述第二电极层包括延伸部和柱部，所述延伸部位于所述内部空间内并且接触所述***层的所述内侧表面，所述柱部从所述延伸部延伸并且接触所述***层的上端和所述第一电极层的上端。

19.一种半导体器件，所述半导体器件包括：

器件隔离层，所述器件隔离层限定设置在衬底上的多个有源区域；

多个栅电极，所述多个栅电极与所述多个有源区域相交并且延伸到所述器件隔离层中；

多个第一杂质区域和多个第二杂质区域，所述多个第一杂质区域之一和所述多个第二杂质区域之一在所述多个栅电极中的每个栅电极的两侧设置在所述多个有源区域中的相应有源区域中；

多条位线，所述多条位线设置在所述多个栅电极上并且电连接到所述多个第一杂质区域；

多个导电图案，所述多个导电图案设置在所述多条位线的侧表面上并且电连接到所述多个第二杂质区域；

多个下电极，所述多个下电极在所述多个导电图案上垂直地延伸并且电连接到所述多个导电图案中的各个导电图案；

至少一个支撑层，所述至少一个支撑层在垂直方向上与所述衬底的上表面间隔开，在与所述衬底的所述上表面平行的方向上延伸，并且接触所述多个下电极的彼此相邻的各个侧表面；

电介质层，所述电介质层覆盖所述多个下电极和所述至少一个支撑层，并且包括氟；以及

上电极，所述上电极覆盖所述电介质层，

其中，所述多个下电极中的每个下电极包括：

第一电极层；

***层，所述***层掩埋在所述第一电极层中并且包括氟；以及

第二电极层，所述第二电极层位于所述***层的上表面上，并且覆盖所述第一电极层的上表面和所述***层的所述上表面。

20.根据权利要求19所述的半导体器件，其中，所述至少一个支撑层包括下支撑层以及位于比所述下支撑层的水平高度高的水平高度上的上支撑层，

其中，所述下支撑层与所述第一电极层接触并且与所述***层间隔开，并且

其中，所述上支撑层与所述第二电极层接触。