CN118299357A - 一种塑封boost半导体模块及封装结构 - Google Patents
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Abstract
本发明涉及半导体技术，公开了一种塑封BOOST半导体模块及封装结构，其温度监测焊接端口区连接有温度引脚，温度引脚包括温度监测第一引脚和温度监测第二引脚；上桥芯片焊接及键合区有上桥芯片引脚焊接区，上桥芯片引脚焊接区连接有上桥芯片引脚；开尔文源极引脚焊接区连接有开尔文源极引脚，栅极引脚焊接区连接有栅极引脚，漏极引脚焊接区连接有漏极引脚，功率源极焊接键合区连接有功率源极引脚；本发明设计的半导体模块，通过塑封的方式降低了材料成本和封装耗时，并缩小了半导体模块的尺寸；铜桥键合的工艺使得半导体模块能够通过更高的电流；同时允许多个单相半导体模块进行并联连接即可实现多相的BOOST电路。
Description
技术领域
本发明涉及半导体技术，尤其涉及了一种塑封BOOST半导体模块及封装结构。
背景技术
第三代半导体具有耐高温、耐高压、高频、大功率、抗辐射等特点，如SiC和GaN，在集成的功率半导体模块具有高电压和大电流输出的特性，且开关速度快、效率高的优势，可大幅降低产品功耗、提高能量转换效率并减小产品体积。目前，功率半导体模块主要应用于以5G通信、国防军工、航空航天为代表的射频领域和以新能源汽车、光伏发电和风力发电“新基建”为代表的电力电子领域。
塑封是一种将芯片或器件覆盖模塑料进行保护的封装工艺。通过塑封，使得原先裸露于外界的芯片、器件及连接线路通过外部塑封体得到保护，免受外界环境（特别是湿气环境）对半导体器件造成的侵袭，避免产品失效。具有低成本、薄型化、工艺较为简单、适合自动化生产等优点，广泛应用于半导体封装领域。
BOOST电路又称为升压斩波电路，是一种典型的直流变换电路，可以将低电压转换为高电压输出。它们往往以通路并联的形式组成单相、双相、三相乃至四相BOOST电路。这种电路在诸如车载充电器、电网、光伏、医疗设备等都有广泛的应用。
现有技术如专利号CN201510088870.3， BOOST半导体模块使用的是硅基的IGBT和SBD，由于硅本身的材料限制，使得BOOST半导体模块在电压转换中会产生极大的能耗，且只能工作在较低温度，如小于150℃的环境温度和中低频开关速度下。
BOOST半导体模块主要使用壳封灌胶的方式进行制作，灌胶材料成本较高，且需要加入固化剂进行固化，耗时极长，且固化剂配比过少会导致灌胶固化不完全，过多会导致固化剂残留，且受环境温度影响极大，环境温度过低甚至产生无法固化的现象。
现有开始使用如SiC这种第三代半导体的BOOST半导体模块仍然使用壳封灌胶，对于多相BOOST半导体模块来说，由于SiC本身良率和性能参数的一致性不佳，多相封装时，由于集成的SiC芯片变多，有一颗芯片失效就会导致整块模块报废，正是由于这种情况，导致SiC模块整体成本较高。
发明内容
本发明针对现有技术中BOOST半导体模块主要使用壳封灌胶的方式进行制作，壳封灌胶体型较大且材料成本较高，灌胶需要加入固化剂进行固化，耗时极长，且固化剂配比过少会导致灌胶固化不完全，过多会导致固化剂残留，且受环境温度影响极大，环境温度过低甚至产生无法固化的现象的问题。因此提出了一种可多相并联的塑封BOOST半导体模块。
为了解决上述技术问题，本发明通过下述技术方案得以解决：
一种塑封BOOST半导体模块，其包括：
底板基板和散热基板，底板基板和散热基板形成一半导体腔体，散热基板位于底板基板上方，底板基板上设有导电层，导电层位于半导体腔体内；
半导体腔体包括第一方向上相对的第一边和第三边，第二方向上相对的第二边和第四边；第一边、第二边、第三边和第四边首尾相接；
在第一方向，导电层上相对设置有上桥区域和下桥区域，其中，上桥区域位于第一边所在一侧，下桥区域位于第三边所在一侧；上桥区域包括上桥芯片焊接及键合区和温度监测焊接端口区；温度监测焊接端口区靠近第一边和第四边连接处；
下桥区域包括下桥芯片漏极焊接及键合区、漏极引脚焊接区、栅极引脚焊接区、开尔文源极引脚焊接区和功率源极焊接键合区；
功率源极键合区靠近第三边和第四边连接处；第二边一侧依次设有功率源极键合区、开尔文源极引脚焊接区、栅极引脚焊接区和漏极引脚焊接区，且功率源极键合区靠近第四边一侧，漏极引脚焊接区靠近第二边及第三边连接处；下桥芯片漏极焊接及键合区靠近上桥芯片焊接及键合区；
多个上桥芯片和多个下桥芯片，多个上桥芯片安装于上桥芯片焊接及键合区，多个下桥芯片安装于下桥芯片漏极焊接及键合区；
多个上桥芯片连接单元和多个下桥芯片连接单元，多个上桥芯片相互之间通过上桥芯片连接单元电连接，多个下桥芯片、功率源极键合区相互之间通过下桥芯片连接单元电连接；
下桥芯片漏极焊接及键合区上设有区域连接点，上桥芯片连接单元通过区域连接点与下桥区域电连接；
温度监测焊接端口区连接有温度引脚，温度引脚包括温度监测第一引脚和温度监测第二引脚；上桥芯片焊接及键合区有上桥芯片引脚焊接区，上桥芯片引脚焊接区连接有上桥芯片引脚；
开尔文源极引脚焊接区连接有开尔文源极引脚，栅极引脚焊接区连接有栅极引脚，漏极引脚焊接区连接有漏极引脚，功率源极焊接键合区连接有功率源极引脚；源极引脚、开尔文源极引脚、栅极引脚和漏极引脚沿着第二边依次排列。
作为优选，多个上桥芯片和多个下桥芯片均沿第一方向排布为一列，一列中多个上桥芯片由同一个上桥芯片连接单元电连接至上桥区域；一列中多个下桥芯片由同一个下桥芯片连接单元电连接至下桥区域。
作为优选，下桥区域和下桥区域沿第二方向上的延伸的虚拟对称线镜像对称。
作为优选，上桥芯片引脚为丁字形下弯引脚。
作为优选，上桥芯片焊接及键合区还连接有多相引脚。
作为优选，多相引脚为丁字形平边引脚。
作为优选，底板基板为绝缘陶瓷基板。
作为优选，上桥芯片连接单元和下桥芯片连接单元包括铜桥、铝键合线、铜键合线或银键合线。
作为优选，开尔文源极引脚焊接区和栅极引脚焊接区中间设有开尔文源极打线区；开尔文源极打线区上方设有栅极打线区；下桥芯片上设有下桥芯片开尔文源极打线区、下桥芯片栅极打线区；下桥芯片开尔文源极打线区通过开尔文源极键合线与开尔文源极打线区电连接；下桥芯片栅极打线区通过栅极键合线与栅极打线区电连接。
为了解决上述技术问题，本发明还提供了一种封装结构，其包括壳体，壳体包括容纳腔，及半导体模块，底板基板和导电层位于容纳腔内，多个引脚中的每一个分别从壳体内凸伸出。
本发明由于采用了以上技术方案，具有显著的技术效果：
本发明设计的BOOST功率半导体模块，通过塑封的方式降低了材料成本和封装时间；
本发明通过优化基板框架缩小了BOOST功率半导体模块体积，同时保留了顶部散热的功能；
本发明采用铜桥键合的方式有效降低寄生电感，且在允许通过大电流的同时还能提供一部分散热的能力。
本发明设计的“丁”字引脚为后续单相BOOST电路集成双相、三相乃至四相及以上留下了并联连接的空间，这样可以在确保单相模块完好的基础上，将多个单相模块进行并联连接即可实现多相的BOOST电路；对于多相模组中由芯片失效导致模块报废最多只损失单相的模块，只需要拿掉失效的单相模块，换上新的良品单相模块，整体的多相模组仍然可以正常运行使用。
附图说明
图1本发明封装结构图；
图2本发明底板基板示意图；
图3是本发明的加载芯片的半导体模块示意图；
图4是本发明的带有连接单元的半导体模块示意图；
图5是本发明的带有引脚的半导体模块示意图；
图6是本发明的键合线的半导体模块示意图；
图7 是本发明的带有引脚键合线半导体模块示意图；
图8 是本发明的带有多相引脚的封装结构图；
图9 是本发明的并联双相封装结构图；
图10是本发明的源极通过PCB走线并联得到的双相封装结构图；
图11 是本发明的并联三相封装结构图；
图12是本发明的双平行并联双相封装结构图；
图13 是本发明的三平行并联双相封装结构图。
其中，1—半导体模块、2—底板基板、3—散热基板、1a—第一边、1b—第二边、1c—第三边、1d—第四边、21—上桥区域、211—上桥芯片焊接及键合区、212—温度监测焊接端口区、213—上桥芯片、214—监测电阻、215—上桥芯片连接单元、216—上桥芯片引脚焊接区、21a—温度监测第一引脚、21b—温度监测第二引脚、21c—上桥芯片引脚、21d—多相引脚、22—下桥区域、221—下桥芯片漏极焊接及键合区、222—漏极引脚焊接区、223—栅极引脚焊接区、224—开尔文源极引脚焊接区、225—功率源极焊接键合区、226—下桥芯片、227—下桥芯片连接单元、22a—漏极引脚、22b—栅极引脚、22c—源极引脚、22d—开尔文源极引脚、228—开尔文源极打线区、229—栅极打线区、2261—下桥芯片开尔文源极打线区、2262—下桥芯片栅极打线区、2263—栅极键合线、2264—开尔文源极键合线、23—区域连接点。
具体实施方式
下面结合附图与实施例对本发明作进一步详细描述。
实施例1
一种塑封BOOST半导体模块，其包括：底板基板2和散热基板3，底板基板2和散热基板3形成一半导体腔体，散热基板3位于底板基板2上方，底板基板2上设有导电层，导电层位于半导体腔体内；散热基板3为整面设置的，以利于半导体模块1散热，散热基板3有氧化铝，氮化铝，氮化硅。
底板基板2例如为直接覆铜（Direct Bond Copper，DBC）陶瓷基板或者活性金属钎焊（Active MetalBrazing，AMB）基板。
图2、图3和图4，可知半导体腔体包括第一方向上相对的第一边1a和第三边1c，第二方向上相对的第二边1b和第四边1d；第一边1a、第二边1b、第三边1c和第四边1d首尾相接；
底板基板2上设有导电层，导电层的材料例如均为铜箔；导电层可由铜箔图案形成上桥区域21和下桥区域22；
在第一方向，导电层上相对形成上桥区域21和下桥区域22，其中，上桥区域21位于第一边1a所在一侧，下桥区域22位于第三边1c所在一侧；上桥区域21包括上桥芯片焊接及键合区211和温度监测焊接端口区212；温度监测焊接端口区212靠近第一边1a和第四边1d连接处；
下桥区域22包括下桥芯片漏极焊接及键合区221、漏极引脚焊接区222、栅极引脚焊接区223、开尔文源极引脚焊接区224和功率源极焊接键合区225；
功率源极键合区靠近第三边1c和第四边1d连接处；第二边1b一侧依次设有功率源极焊接键合区225、开尔文源极引脚焊接区224、栅极引脚焊接区223和漏极引脚焊接区222，且功率源极键合区靠近第四边1d一侧，漏极引脚焊接区222靠近第二边1b及第三边1c连接处；下桥芯片漏极焊接及键合区221靠近上桥芯片焊接及键合区211；
多个上桥芯片213和多个下桥芯片226，多个上桥芯片213安装于上桥芯片焊接及键合区211，多个下桥芯片226安装于下桥芯片漏极焊接及键合区221；
多个上桥芯片连接单元215和多个下桥芯片连接单元227，多个上桥芯片213相互之间通过上桥芯片连接单元215电连接，多个下桥芯片226、功率源极键合区相互之间通过下桥芯片连接单元227电连接；
下桥芯片漏极焊接及键合区221上设有区域连接点23，上桥芯片连接单元215通过区域连接点23与下桥区域22电连接；区域连接点23为焊接点，为上桥区域与下桥区域焊接处。
温度监测焊接端口区212连接有温度引脚，温度引脚包括温度监测第一引脚21a和温度监测第二引脚21b；上桥芯片焊接及键合区211有上桥芯片引脚焊接区216，上桥芯片引脚焊接区216连接有上桥芯片引脚21c；
开尔文源极引脚焊接区224连接有开尔文源极引脚22d，栅极引脚焊接区223连接有栅极引脚22b，漏极引脚焊接区222连接有漏极引脚22a，功率源极焊接键合区225连接有功率源极引脚22c；源极引脚22c、开尔文源极引脚22d、栅极引脚22b和漏极引脚22a沿着第二边1b依次排列。
多个上桥芯片213和多个下桥芯片226均沿第一方向排布为一列，一列中多个上桥芯片213由同一个上桥芯片连接单元215电连接至上桥区域21；一列中多个下桥芯片226由同一个下桥芯片连接单元227电连接至下桥区域22。
下桥区域22和下桥区域22沿第二方向上的延伸的虚拟对称线镜像对称。
上桥芯片引脚21c为丁字形下弯引脚。
上桥芯片213为二极管，下桥芯片226为金属氧化物半导体场效应晶体管
（Metal-Oxide-Semiconductor Field-Effect Transistor , MOSFET）芯片、绝缘栅双极晶体管（Insulate-Gate Bipolar Transistor，IGBT）等，其可以基于传统的硅技术或宽带隙技术，比如碳化硅（SiC）。
上桥芯片连接单元215和下桥芯片连接单元227包括铜桥、铝键合线、铜键合线或银键合线。
开尔文源极引脚焊接区224和栅极引脚焊接区223中间设有开尔文源极打线区228；开尔文源极打线区228上方设有栅极打线区229；下桥芯片226上设有下桥芯片开尔文源极打线区228、下桥芯片栅极打线区2262；下桥芯片开尔文源极打线区228通过开尔文源极键合线2264与开尔文源极打线区228电连接；下桥芯片栅极打线区2262通过栅极键合线2263与栅极打线区229电连接。
实施例2
在实施例1基础上，图3、图4、图5中，本实施例中上桥芯片连接单元215采用的为铜带，在温度监测焊接端口区212上设有监测电阻214，上桥芯片213设有三个二极管，上桥芯片引脚21c为二极管的功率阳极，其用于与PCB板连接。二极管负极相互之间通过铜带桥电连接；下桥芯片226设有三个MOS管，MOS管与功率源极键合区相互之间通过并联铜带桥电连接；且上桥区域21与下桥区域22通过铜带桥与区域连接点23电连接。
实施例3
在实施例1基础上，与实施例2所不同的是，图6、图7中，本实施例中上桥芯片连接单元215采用的为键合线，键合线为铝键合线、铜键合线或银键合线中的任一种；对于同一个半导体模块使用的键合线为同一种。上桥芯片213设有2个二极管，上桥芯片引脚21c为二极管的功率阳极，其用于与PCB板连接。二极管负极相互之间通过键合线电连接；下桥芯片226设有2个MOS管，MOS管与功率源极键合区相互之间通过键合线电连接；且上桥区域21与下桥区域22通过键合线与区域连接点23电连接。
实施例4
一种封装结构，图1中，其包括壳体，壳体包括容纳腔，及所述的半导体模块，底板基板2和导电层位于容纳腔内，多个引脚中的每一个分别从壳体内凸伸出。
实施例5
在上述实施例基础上，与实施例4所不同的是图8中上桥芯片焊接及键合区211还连接有多相引脚21d通过引出多相引脚21d便于将单相的BOOST半导体模块1组成多相的BOOST半导体模块1；多相引脚21d为丁字形平边引脚。
实施例6
在实施例5基础上，图9中将两个单相的BOOST半导体模块1并联形成的双相封装结构。
实施例7
在实施例5基础上，图10中与实施例6所不同的是将2个单相的BOOST半导体模块1的mos的源极通过PCB走线并联得到的双相封装结构。
实施例8
在实施例5基础上，图11中将3个单相的BOOST半导体模块1的mos的源极通过PCB走线并联得到三相封装结构。
实施例9
在实施例6基础上，图12为将两个并联形成的双相封装结构平行放置形成双平行并联双相封装结构。
实施例10
在实施例7基础上，图12为将两个双相封装结构并联从而形成双平行并联双相封装结构。
实施例11
在实施例6基础上，图13中将3个双相封装结构平行连接形成三平行并联双相封装结构。
实施例12
在实施例8基础上，图13中将2个三相封装结构并联形成并联三平行并联双相封装结构。
Claims (10)
1.一种塑封BOOST半导体模块，其特征在于，包括：
底板基板和散热基板，底板基板和散热基板形成一半导体腔体，底板基板上设有导电层，导电层位于半导体腔体内；
半导体腔体包括第一方向上相对的第一边和第三边，第二方向上相对的第二边和第四边；第一边、第二边、第三边和第四边首尾相接；
在第一方向，导电层上相对设置有上桥区域和下桥区域，其中，上桥区域位于第一边所在一侧，下桥区域位于第三边所在一侧；
上桥区域包括上桥芯片焊接及键合区和温度监测焊接端口区；温度监测焊接端口区靠近第一边和第四边连接处；
下桥区域包括下桥芯片漏极焊接及键合区、漏极引脚焊接区、栅极引脚焊接区、开尔文源极引脚焊接区和功率源极焊接键合区；
功率源极键合区靠近第三边和第四边连接处；第二边一侧依次设有功率源极键合区、开尔文源极引脚焊接区、栅极引脚焊接区和漏极引脚焊接区，且功率源极键合区靠近第四边一侧，漏极引脚焊接区靠近第二边及第三边连接处；下桥芯片漏极焊接及键合区靠近上桥芯片焊接及键合区；
多个上桥芯片和多个下桥芯片，多个上桥芯片安装于上桥芯片焊接及键合区，多个下桥芯片安装于下桥芯片漏极焊接及键合区；
多个上桥芯片连接单元和多个下桥芯片连接单元，多个上桥芯片相互之间通过上桥芯片连接单元电连接，多个下桥芯片、功率源极键合区相互之间通过下桥芯片连接单元电连接；
下桥芯片漏极焊接及键合区上设有区域连接点，上桥芯片连接单元通过区域连接点与下桥区域电连接；
多个引脚，温度监测焊接端口区连接有温度引脚，温度引脚包括温度监测第一引脚和温度监测第二引脚；上桥芯片焊接及键合区有上桥芯片引脚焊接区，上桥芯片引脚焊接区连接有上桥芯片引脚；
开尔文源极引脚焊接区连接有开尔文源极引脚，栅极引脚焊接区连接有栅极引脚，漏极引脚焊接区连接有漏极引脚，功率源极焊接键合区连接有功率源极引脚；源极引脚、开尔文源极引脚、栅极引脚和漏极引脚沿着第二边依次排列。
2.根据权利要求1所述的一种塑封BOOST半导体模块，其特征在于，多个上桥芯片和多个下桥芯片均沿第一方向排布为一列，一列中多个上桥芯片由同一个上桥芯片连接单元电连接至上桥区域；一列中多个下桥芯片由同一个下桥芯片连接单元电连接至下桥区域。
3.根据权利要求1所述的一种塑封BOOST半导体模块，其特征在于，下桥区域和下桥区域沿第二方向上的延伸的虚拟对称线镜像对称。
4.根据权利要求1所述的一种塑封BOOST半导体模块，其特征在于，上桥芯片引脚为丁字形下弯引脚。
5.根据权利要求1所述的一种塑封BOOST半导体模块，其特征在于，上桥芯片焊接及键合区还连接有多相引脚。
6.根据权利要求5所述的一种塑封BOOST半导体模块，其特征在于，多相引脚为丁字形平边引脚。
7.根据权利要求1所述的一种塑封BOOST半导体模块，其特征在于，底板基板为绝缘陶瓷基板。
8.根据权利要求1所述的一种塑封BOOST半导体模块，其特征在于，上桥芯片连接单元和下桥芯片连接单元为铜桥、铝键合线、铜键合线或银键合线。
9.根据权利要求1所述的一种塑封BOOST半导体模块，其特征在于，开尔文源极引脚焊接区和栅极引脚焊接区中间设有开尔文源极打线区；开尔文源极打线区上方设有栅极打线区；下桥芯片上设有下桥芯片开尔文源极打线区、下桥芯片栅极打线区；下桥芯片开尔文源极打线区通过开尔文源极键合线与开尔文源极打线区电连接；下桥芯片栅极打线区通过栅极键合线与栅极打线区电连接。
10.一种封装结构，其特征在于，包括壳体，壳体包括容纳腔，及权利要求1-9任一所述的一种塑封BOOST半导体模块，底板基板和导电层位于容纳腔内，多个引脚中的每一个分别从壳体内凸伸出。
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| CN202410718536.0A CN118299357A (zh) | 2024-06-05 | 2024-06-05 | 一种塑封boost半导体模块及封装结构 |
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|---|---|---|---|
| CN202410718536.0A CN118299357A (zh) | 2024-06-05 | 2024-06-05 | 一种塑封boost半导体模块及封装结构 |
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| CN118299357A true CN118299357A (zh) | 2024-07-05 |
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| EP1788622A1 (en) * | 2005-11-21 | 2007-05-23 | Lih Duo International Co., Ltd. | Memory module comprising one or more embedding seats with a sliding cover and a body with one or more IC containers having an array of conducting elastic pin units |
| US20070114660A1 (en) * | 2005-11-22 | 2007-05-24 | Lih Duo International Co., Ltd. | Memory module |
| CN220121835U (zh) * | 2023-05-11 | 2023-12-01 | 派恩杰半导体（杭州）有限公司 | 一种SiC顶部散热功率器件的封装结构 |
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2024
- 2024-06-05 CN CN202410718536.0A patent/CN118299357A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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