CN118284976A - 电导率受控的功率半导体器件 - Google Patents

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Abstract

示例性功率半导体器件配置有一个或多个电导率受控的器件区域和结构，其可以经由额外的电导率受控的端子主动调节所述功率器件的电导率特性。通过这种主动调节和器件结构，可以改变所述功率半导体器件的电导率以及因此改变电阻，以显著降低所述器件在操作期间的损耗(开关和传导)。所述示例性电导率受控的功率半导体器件(本文中也称为“CCBT”)可以提供显著的节能以及降低使用额外的电导率受控的电路的任何功率应用的热调节要求。所述电导率受控的器件区域和结构可以应用于硅基功率电子器件、宽带隙功率电子器件以及用于功率电子器件的任何其他类别的材料。

Description

电导率受控的功率半导体器件
相关申请
本PCT国际专利申请要求2021年9月29日提交的题为“Conductivity-ControlledPower Semiconductor Device”的第63/249,814号美国临时专利申请的优先权和权益，该申请的全部内容通过引用并入本文。
背景技术
功率半导体器件(诸如绝缘栅双极晶体管(IGBT)、晶闸管、金属氧化物半导体场效应晶体管(MOSFET)、双极结型晶体管(BJT)和二极管)被配置并且优化为可在换向模式(接通或关断)下运行，以用于功率电子应用中的开关或整流。这种器件也称为电源开关，或者当用于集成电路中时，称为电源IC。功率半导体器件通常是三端子器件—具有源极、漏极和栅极端子的MOSFET；由以下三个不同掺杂的半导体区域和端子组成的BJT：发射极区域、基极区域和集电极区域。它们可以处理从消费电子应用的几瓦到用于太阳能转换或电动机驱动的功率转换器中的千瓦甚至高达高电压直流输电线路中的千兆瓦的功率。在此类应用中，开关损耗和传导损耗引起的功率耗散热限制了功率半导体的操作，并且导致能量损耗。
在过去几十年左右的时间里，硅功率半导体器件的研究和开发被逐步推动，以通过器件、部件和转换器集成的进步来提高功率电子器件的效率、功率密度和可靠性。然而，硅功率器件正在接近现有器件概念的物理极限。在过去的十年中，许多研究人员一直致力于在诸如宽带隙(WBG)半导体的新材料(例如碳化硅(SiC)和氮化镓(GaN))中构建功率器件。WBG功率器件与硅功率器件相比，由于其更好的材料特性，而具有降低的损耗。然而，WBG器件也使用与硅功率器件相同的器件物理原理和概念。例如，SiC IGBT基于与Si IGBT相同的器件结构和概念。
因此，改进基于Si和WBG材料的功率半导体器件的器件概念，使得这些器件中的总能量损耗被进一步降低，而与所使用的材料无关，这是非常有益的。
发明内容
公开了示例性功率半导体器件，其配置有一个或多个电导率受控的器件区域和结构，该电导率受控的器件区域和结构可以经由额外的电导率受控(CC)的端子来主动调节功率器件的电导率特性。通过这种主动调节和器件结构，可以改变功率半导体器件的电导率以及因此的电阻，以显著降低器件在操作期间的损耗(开关和传导)。示例性电导率受控的功率半导体器件(本文中也称为“CCBT”)可以提供显著的节能以及降低使用额外的电导率受控的电路的任何功率应用的热调节要求。电导率受控的器件区域和结构可以应用于硅基功率电子器件、宽带隙功率电子器件以及用于功率电子器件的任何其他类别的材料。本文描述的模拟结果示出损耗降低高达80％至90％，这是功率半导体器件领域的实质性飞跃和改进。
示例性电导率受控的功率半导体器件的损耗改进可归因于较低的传导损耗。功率半导体器件可以在跨位于器件中的结型二极管结构施加电压偏置时切换到有源模式操作。对于硅基半导体器件，该偏移电压E0通常在0.7V至1.0V之间。对于基于碳化硅的器件，偏移电压可以为3.2V。示例性电导率受控的器件区域和相关联的电导率受控的端子可以将该屏障降低80％至90％。
示例性功率半导体器件可以用作双极结型晶体管(BJT)、金属氧化物半导体场效应晶体管(MOSFET)、整流器和二极管。
在一个方面，公开了一种功率半导体器件，其包括一个或多个电导率受控的器件，该电导率受控的器件包括一个或多个电导率受控的二极管(例如，3端二极管)、一个或多个电导率受控的晶体管或晶闸管(例如，3端BJT、4端BJT、4端晶闸管)或一个或多个基于电导率受控的FET的器件(例如，4端MOSFET)。一个或多个电导率受控的器件中的每个电导率受控的器件可以包括一组端子，其至少包括第一端子、第二端子和电导率受控的端子；第一半导体区域，其具有耦接到第一端子的第一掺杂极性材料；第二半导体区域，其具有(i)与第一半导体区域接触并且(ii)耦接到第二端子的第二掺杂极性材料，第一半导体区域和第二半导体区域被配置成当施加电压时产生在方向上与电子流或空穴相反的电场；以及第三半导体区域，其具有第三掺杂极性材料，该第三掺杂极性材料在掺杂极性材料方面与包括第一掺杂极性材料或第二掺杂极性材料中的任一者的掺杂区域相反，第三半导体区域耦接到电导率受控的端子以在通电时产生减小第一半导体区域和第二半导体区域的电阻的第二电场。
在一些实施例中，一个或多个电导率受控的器件被配置为具有电导率受控的端子的二极管、具有电导率受控的端子的BJT、具有充当基极端子的电导率受控的端子的BJT、具有电导率受控的端子的MOSFET，或者具有电导率受控的端子的晶闸管。
在一些实施例中，包括第一掺杂极性材料或第二掺杂极性材料中的任一者的掺杂区域包括N+型掺杂材料，并且其中具有第三掺杂极性材料的第三半导体区域包括P+型掺杂材料。
在一些实例中，包括第一掺杂极性材料或第二掺杂极性材料中的任一者的掺杂区域包括P+型掺杂材料，并且其中具有第三掺杂极性材料的第三半导体区域包括N+型掺杂材料。
在一些实施例(例如，CC pnn二极管(例如，整流器))中，第二半导体区域包括具有N+型掺杂阴极区域的N型衬底，其中第三半导体区域包括形成在第二半导体区域中的P+型掺杂电导率受控的区域(例如，包括P+和P区域),并且其中第一半导体区域包括形成在第三半导体区域的相反掺杂的P+型掺杂电导率受控的区域上方的N+型掺杂阳极区域。
在一些实施例(例如，CC npp二极管(例如，整流器))中，第二半导体区域包括具有P+型掺杂阴极区域的P型衬底，其中第三半导体区域包括形成在第二半导体区域中的N+型掺杂电导率受控的区域，并且其中第一半导体区域包括形成在第三半导体区域的相反掺杂的N+型掺杂电导率受控的区域上方的P+型掺杂阳极区域。
在一些实施例(例如，CCBT)中，第二半导体区域包括N型衬底，其中第三半导体区域包括(i)形成在第二半导体区域中的第一P+型掺杂电导率受控的区域以及(ii)形成在第二半导体区域中的第二P+型掺杂电导率受控的区域，并且其中第一半导体区域包括(i)形成在相反掺杂的第一P+型掺杂电导率受控的区域中的第一N+型掺杂阴极-阳极区域，以及(ii)形成在相反掺杂的第二P+型掺杂电导率受控的区域中的第二N+型掺杂阴极-阳极区域。
在一些实施例(例如，CCBT)中，第二半导体区域包括P型衬底，其中第三半导体区域包括(i)形成在第二半导体区域中的第一N+型掺杂电导率受控的区域以及(ii)形成在第二半导体区域中的第二N+型掺杂电导率受控的区域，并且其中第一半导体区域包括(i)形成在相反掺杂的第一N+型掺杂电导率受控的区域中的第一P+型掺杂阴极-阳极区域，以及(ii)形成在相反掺杂的第二N+型掺杂电导率受控的区域中的第二P+型掺杂阴极-阳极区域。
在一些实施例(例如，CC pnn二极管(例如，整流器))中，第二半导体区域包括具有N+型掺杂阴极区域的N型衬底，其中第一半导体区域包括形成在第二半导体区域中的N+型掺杂阳极区域；并且其中第三半导体区域包括形成在第二半导体区域中的、与第一半导体区域的N+型掺杂阳极区域相反地掺杂且与之接近的P+型掺杂电导率受控的区域。
在一些实施例(例如，CC pnn二极管(例如，整流器))中，第二半导体区域包括具有P+型掺杂阴极区域的P型衬底，其中第一半导体区域包括形成在第二半导体区域中的P+型掺杂阳极区域；并且其中第三半导体区域包括形成在第二半导体区域中的、与第一半导体区域的P+型掺杂阳极区域相反地掺杂且与之接近的N+型掺杂电导率受控的区域。
在一些实施例(例如，CC-BJT)中，功率半导体器件包括基于电导率受控的双极的器件，其具有一组端子，包括作为第一端子的基极电极、作为第二端子的集电极电极、作为第三端子的发射极电极以及作为电导率受控的端子的电导率受控的电极。
在一些实施例(例如，npn CC-BJT)中，第二半导体区域包括具有N+型掺杂集电极区域的N型衬底，其中第一半导体区域包括形成在层置在第二半导体区域上方的P型半导体区域中的P+型掺杂基极区域，该P型半导体区域具有形成的N+型掺杂发射极区域和P+型掺杂基极区域；并且其中第三半导体区域包括形成在第二半导体区域中的、与第二半导体区域的N+型掺杂集电极区域相反地掺杂且与之接近的P+型掺杂电导率受控的区域。
在一些实施例(例如，pnp CC-BJT)中，第二半导体区域包括具有P+型掺杂集电极区域的P型衬底，其中第一半导体区域包括形成在层置在第二半导体区域上方的N型半导体区域中的N+型掺杂基极区域，该N型半导体区域具有形成的P+型掺杂发射极区域和N+型掺杂基极区域；并且其中第三半导体区域包括形成在第二半导体区域中的、与第二半导体区域的P+型掺杂集电极区域相反地掺杂且与之接近的N+型掺杂电导率受控的区域。
在一些实施例(例如，CC-MOSFET)中，功率半导体器件包括基于电导率受控的金属氧化物半导体场发射晶体管的器件，该组端子包括作为第一端子的源极电极、作为第二端子的漏极电极、作为第三端子的栅极电极以及作为电导率受控的端子的电导率受控的电极。
在一些实施例(例如，n沟道CC-MOSFET)中，第二半导体区域包括具有N+型掺杂漏极区域的N型衬底，其中第一半导体区域包括形成在层置在第二半导体区域上方的P型半导体区域中的P+型掺杂基极区域，P型半导体区域具有形成的N+型源极区域和P+型掺杂源极区域，其中栅极电极形成在氧化物层上，氧化物层形成在P型半导体区域的一部分和P型半导体区域的N+型发射极区域上方；并且其中第三半导体区域包括形成在第二半导体区域中的、与第二半导体区域的N+型掺杂漏极区域相反地掺杂且与之接近的P+型掺杂电导率受控的区域。
在一些实施例(例如，p沟道CC-MOSFET)中，第二半导体区域包括具有P+型掺杂漏极区域的P型衬底，其中第一半导体区域包括形成在层置在第二半导体区域上方的N型半导体区域中的N+型掺杂基极区域，N型半导体区域具有形成的P+型源极区域和N+型掺杂源极区域，其中栅极电极形成在氧化物层上，氧化物层形成在N型半导体区域的一部分和P型半导体区域的P+型发射极区域上方；并且其中第三半导体区域包括形成在第二半导体区域中的、与第二半导体区域的P+型掺杂集电极区域相反地掺杂且与之接近的N+型掺杂电导率受控的区域。
在一些实施例中，功率半导体器件还包括驱动器电路，其耦接到第一端子和第三端子。
在一些实施例中，驱动器电路在第一端子与第三端子之间提供恒定电压，或者在第一端子与第三端子之间提供恒定电流。电压或电流的极性是为了引入电导率调节。
在一些实施例中，驱动器电路包括MOSFET开关，MOSFET开关包括漏极端子，其中漏极端子耦接到第一端子，并且源极端子耦接到驱动器电路的其余部分。
在一些实施例中，驱动器电路包括MOSFET开关，MOSFET开关包括栅极、漏极和源极端子，其中源极端子耦接到第三端子，并且漏极端子耦接到驱动器电路的其余部分。
在一些实施例中，驱动器电路时序与第四端子同步。
在一些实施例中，驱动器电路时序与第四端子不同步。
在一些实施例中，功率半导体器件被配置用于高电压(>600V)操作。
在一些实施例中，半导体材料是硅、碳化硅(SiC)、氮化镓或其他材料。
附图说明
并入本说明书并构成本说明书一部分的附图示出了实施例，并与说明书一起用于解释方法和***的原理。
图1A、1B、1C和1D示出了根据说明性实施例的配置有一个或多个电导率受控的器件区域和结构的功率半导体CC-MOSFET器件的示例，该电导率受控的器件区域和结构可以经由电导率受控的端子来主动调节功率器件的电导率特性。
图2A和2B示出了根据说明性实施例的配置有一个或多个电导率受控的器件区域和结构的功率半导体CC-BJT器件的示例，该电导率受控的器件区域和结构可以经由电导率受控的端子来主动调节功率器件的电导率特性。
图3A和3B示出了根据说明性实施例的配置有一个或多个电导率受控的器件区域和结构的功率半导体CC整流器器件的示例，该电导率受控的器件区域和结构可以经由电导率受控的端子来主动调节功率器件的电导率特性。
图4示出了根据说明性实施例的配置有一个或多个电导率受控的器件区域和结构的功率半导体双向CCBT器件的示例，该电导率受控的器件区域和结构可以经由电导率受控的端子来主动调节功率器件的电导率特性。
图5示出了传统BJT、MOSFET和IGBT器件结构的结构，以说明本发明实施例与现有器件之间的差异。
图6A、6B和6C各自示出了电压-电流(VI)曲线图，该曲线图示出了各种功率半导体器件的能量损耗，作为与本文中描述的某些电导率受控的功率半导体器件的比较。
图7示出了各种功率半导体器件的器件电导率Ron-sp,与本文中描述的某些电导率受控的功率半导体器件的比较。
图8A、8B和8C示出了图1A和1B的电导率受控的金属氧化物半导体场效应晶体管(CC-MOSFET)器件的示例实施方式，其配置有根据说明性实施例的电导率受控的器件区域和结构。
图9A、9B、9C和9D示出了根据说明性实施例的操作电导率受控的双极晶体管器件的示例方法。
图9E、9F和9G示出了根据说明性实施例的用于电导率受控的双极晶体管器件的CCBT驱动器电路的示例实施方式。
图10A、10B和10C示出了根据说明性实施例的电导率受控的双极结型晶体管(CC-BJT)器件的示例实施方式。
图11A、11B、11C、11D、11E和11F示出了根据说明性实施例的电导率受控的电阻器(CC-电阻器)器件的模拟结果的曲线图。
图12A、12B、12C和12D示出了根据说明性实施例的电导率受控的金属双极结型晶体管(CC-MOSFET)器件的模拟结果的曲线图。
图13A示出了1500V CC整流器器件的测量电压-电流(VI)曲线的图像。
图13B示出了15000V SiC CC-BJT(三端子)器件的测量电压-电流(VI)曲线的图像。
具体实施方式
一些参考文献，其可包括各种专利、专利申请和出版物，在参考文献列表中引用并且在本文提供的公开内容中进行讨论。提供这些参考文献的引用和/或讨论仅仅是为了阐明所公开的技术的描述，而不是承认任何这样的参考文献是本文所描述的所公开的技术的任何方面的“现有技术”。在符号方面，“[n]”对应于第一列表中的第n个引用。本说明书中引用和讨论的所有参考文献通过引用整体并入本文，并且其程度如同每个参考文献通过引用单独并入一样。
示例器件类型#1-电导率受控的金属氧化物半导体场效应晶体管(CC-MOSFET)器 件
图1A、1B、1C和1D示出了根据说明性实施例的配置有一个或多个电导率受控的器件区域和结构的功率半导体CC-MOSFET器件100(示出为100a、100b、100c、100d)的示例，该电导率受控的器件区域和结构可以主动调节功率器件的电导率特性。
在图1A、1B、1C和1D所示的示例中，CC-MOSFET器件100a、100b、100c和100d各自包括具有一组端子的MOSFET结构，该组端子至少包括第一端子102(示出为“源极”102)、第二端子104(示出为“漏极”104)、第三端子106(示出为“栅极”106)和额外的电导率受控的端子101(示出为“CC端子”101)。CC-MOSFET器件的第二端子104(例如，漏极)连接到具有第一掺杂极性材料的第一半导体区域110，并且第三端子106(例如，栅极)连接到第二半导体区域112(示出为穿过氧化物层111)，该第二半导体区域具有与第一半导体区域110接触的第二掺杂极性材料(N掺杂材料)。第一半导体区域110和第二半导体区域112可以在通电以允许电流流过器件时沿着与电子流的方向116相反的路径114产生电场(取决于器件100被配置为N型器件还是P型器件)。在图1所示的示例中，N型CC-MOSFET包括用N+掺杂材料制造为漏极区域的第一半导体区域110，以及用N-型材料制造为体半导体材料的第二半导体区域112。CC-MOSFET器件100a、100b、100c、100d的符号108被示出为具有第一端子、第二端子和第三端子(示出为源极端子“S”102'、漏极端子“D”104'和栅极端子“G”106')以及电导率受控的端子(示出为“CC”101')。
CC-MOSFET器件100a、100b、100c、100d在第一半导体区域110与第二半导体区域112之间形成电导率受控的区域和结构，该电导率受控的区域和结构可以在由第三半导体区域118经由电导率受控的端子101通电并且栅极端子106相对于源极端子正偏置时调节器件100的电阻(例如，“接通”电阻)。电子电流经由路径114从漏极流向源极。在没有区域118和端子101的情况下，对电子电流流动的电阻由N区域112的背景掺杂来确定。在有区域118和端子101的情况下，当通电时，其有效地将电导率受控的区域对电子和空穴流(如箭头114所示)的相应电阻减小至少1000倍的量级，从而减小器件100a、100b、100c和100d的传导损耗。第三半导体区域118可以用第三掺杂极性材料(例如，图1A、1B、1C和1D中的P+材料)来制造，其在掺杂极性材料方面与第一掺杂极性材料110或第二掺杂极性材料112相反。第三半导体区域118可以耦接到电导率受控的端子101，以在通电时产生减小对第一半导体区域和第二半导体区域110、112中的电子流114的电阻的第二电场和空穴电流119。换句话说，电导率受控的端子101注入少量空穴，这将导致比第一半导体材料与第二半导体材料之间的常规流动更大的电子电流流动114。用于CC-MOSFET器件的N器件可以包括用于源极端子区域的P+/N+和P基极结构126。
图1A示出了功率半导体CC-MOSFET器件100的配置。图1B示出了与图1A相同的器件100，其可以包括额外的结构，例如缓冲层120(在N型器件的示例中示出为“N缓冲器”120)。缓冲层的作用是防止开关不传导电流时器件的过早击穿。图1C示出了在顶部结构上配置有沟槽栅极(示出为106”)的CC-MOSFET。图1D示出了在顶部结构上配置有沟槽栅极(示出为106”)以及额外的N个缓冲层的CC-MOSFET。
可以用电导率受控的端子101和第三半导体区域118类似地制造对应的P器件(未示出)。用于CC-MOSFET器件的P器件可以包括P-体第二半导体区域(112)、N+第一半导体区域(110)、N+第三半导体区域(118)以及用于源极端子区域的N+/P+和N基极结构。
如在电导率受控的半导体器件中提供的电导率控制被配置有电导率受控的区域(例如，区域110、112)，该电导率受控的区域在掺杂方面与在半导体器件中用于影响同方向的电流流动的另一掺杂区域(例如，区域118)相反。功率半导体器件在导通时实际上是电阻器(例如，穿过区域110、112)，电流可以从正极端子104流向负极端子102。电场方向是从区域110朝向沟道区域。在功率半导体器件中，由电导率受控的区域118施加电压，这将产生在方向上与从110到沟道区域的电场相同的额外电场。这种平行的电场方向和空穴的注入(例如，119)将显著增强电子电流流动(例如，116)。电导率受控的区域(例如，118)作为有源器件部件，可以将半导体器件的体区域(例如，112)的电阻或电导率改变到可以流过它的电子和空穴的量，因此大大减小了引起类似电流流动所需的电场。这种结构从而减小了该器件的电阻器的电阻，从而可以大大降低功率损耗和散热。
在图1至4的每个电导率受控的双极晶体管(CCBT)器件(例如，CC-MOSFET、CC-BJT、CC-R)中，CCBT器件包括一组端子，该组端子至少包括第一端子(104、204、304)、第二端子(106、206、306)，有时还有第三端子，以及额外的电导率受控的端子。第一端子和第二端子分别连接到(i)具有第一掺杂极性材料的第一半导体区域(110、210、310)和(ii)具有与第一半导体区域(例如，分别为110、210、310)接触的第二掺杂极性材料的第二半导体区域(112、212、312)。第一半导体区域和第二半导体区域(110和112、210和212以及310和312)在通电以允许电流流过器件时可以产生在方向上与电子流相反或与空穴方向相同的电场(取决于其被配置为N型器件还是P型器件)。
在CC-MOSFET 100的示例(图1A、1B、1C、1D)中，第一半导体区域(110)是包括N+掺杂区域的漏极，并且第二半导体区域(112)是包括N-型材料的体半导体(bulksemiconductor)材料。在CC-BJT的示例(图2A和2B)中，第一半导体区域(210)是包括N+掺杂区域的集电极，并且第二半导体区域(212)是包括N-型材料的体半导体材料。在CC整流器的示例(图3A和3B)中，第一半导体区域(310)是包括N+掺杂区域的阳极，并且第二半导体区域(312)是包括N-型材料的体半导体材料。当器件被启动以传导电流时，第一半导体区域(110、210、310)和第二半导体区域(112、212、312)实际上具有“接通”电阻。示例性的CCBT器件还包括电导率受控的区域和结构(118、218、318)，当由其相应的CC端子通电时(当器件也通电时)，该电导率受控的区域和结构可以调节器件的可控电阻(例如，“接通”电阻)以有效地将对电子流和空穴流的相应电阻(每个CC器件中的箭头所示)减小至1000分之一，从而减小器件的传导损耗。
在示例CCBT器件的每一者中，CCBT器件包括具有第三掺杂极性材料的第三半导体区域(118、218、318)，该第三掺杂极性材料在掺杂极性材料方面与包括第一掺杂极性材料(110)或第二掺杂极性材料(212、312)中的任一者的掺杂区域相反。第三半导体区域(118、218、318)耦接到电导率受控的端子(101、201、301)，以在通电时产生第二电场和空穴流注入，从而减小对第一半导体区域和第二半导体区域(110和112、210和212，以及310和312)的电阻。换句话说，电导率受控的端子充当电子流和空穴流的导管，该电子流和空穴流成为第一半导体材料与第二半导体材料之间的传统流动之上的主要流动传导。
如器件中所示，CCBT器件可以制造在半导体器件的两侧(相对表面)上。CCBT器件也可以很容易地制造在单个表面上。
示例器件类型#2-电导率受控的双极结型晶体管(CC-BJT)器件
图2A和2B示出了根据说明性实施例的配置有一个或多个电导率受控的器件区域和结构的功率半导体CC-BJT器件200(示出为200a和200b)的示例，该电导率受控的器件区域和结构可以主动调节功率器件的电导率特性。
在图2所示的示例中，CC-BJT器件200a、200b各自包括具有一组端子的BJT结构，该组端子至少包括第一端子202(示出为“发射极”202)、第二端子204(示出为“集电极”204)、第三端子206(示出为“基极”206)和额外的电导率受控的端子201(示出为“CC端子”201)。CC-BJT器件的第二端子204(例如，集电极)连接到具有第一掺杂极性材料(N+掺杂材料)的第一半导体区域210，并且第一端子202(例如，集电极)连接到具有与第一半导体区域110接触的第二掺杂极性材料的第二半导体区域212。第一半导体区域210和第二半导体区域212可以在通电以允许电流流过器件时在与电子流的方向216相反或与空穴流相同方向的路径214上产生电场(取决于器件200被配置为N型器件还是P型器件)。在图2所示的示例中，N型CC-BJT包括用N+掺杂材料制造为集电极区域的第一半导体区域210，并且第二半导体区域212用N-型材料制造为体半导体材料。CC-BJT器件200a、200b的符号208被示出为具有第一端子、第二端子和第三端子(示出为发射极端子“E”202'、集电极端子“C”204'和基极端子“B”206')和电导率受控的端子(示出为“CC”101')。
CC-BJT器件200a、200b在第一半导体区域210与第二半导体区域212之间形成电导率受控的区域和结构，该电导率受控的区域和结构可以在由第三半导体区域218经由电导率受控的端子201通电并且基极端子202相对于发射极端子208正偏置时调节器件200的可控电阻(例如，“接通”电阻)。电子电流经由路径214从集电极流向发射极。在没有区域218和端子201的情况下，对电子电流流动的电阻由N区域212的背景掺杂来确定。在有区域218和端子201的情况下，当通电时，其有效地减小电导率受控的区域对电子和空穴流(如箭头214所示)的相应电阻，从而减小器件200a、200b的传导损耗。第三半导体区域218可以用第三掺杂极性材料(例如，图2A和2B中的P+材料)制造，该第三掺杂极性材料在掺杂极性材料方面与第一掺杂极性材料210相反。第三半导体区域218可以耦接到电导率受控的端子201，以在通电时产生减小对第一半导体区域210和第二半导体区域212中的电子流214的电阻的第二电场和空穴电流219。用于CC-BJT器件的N器件可以包括用于发射极端子区域的N+和P基极结构228。
图2A示出了具有四个端子的功率半导体CC-BJT器件200的配置。该器件经由基极端子和CC端子打开和关闭。图2B示出了仅具有三个端子的CC-BJT。在这种情况下，CC端子也充当基极端子。缓冲层的作用是防止开关不传导电流时器件的过早击穿。该器件经由CC/CC端子201打开和关闭。可以用电导率受控的端子201和第三半导体区域218类似地制造对应的P器件(未示出)。用于CC-BJT器件的P器件可以包括P-体第二半导体区域(212)、P+第一半导体区域(210)、N+第三半导体区域(118)以及用于发射极端子区域的P+和P基极结构。
示例器件类型#3-电导率受控的整流器(CCR)器件
图3A和3B示出了根据说明性实施例的配置有一个或多个电导率受控的器件区域和结构的功率半导体CC整流器器件300(示出为300a和300b)的示例，该电导率受控的器件区域和结构可以主动调节功率器件的电导率特性。
在图3所示的示例中，CC-BJT器件300a、300b各自包括具有一组端子的整流器结构，该组端子至少包括第一端子302(示出为“阳极”302)、第二端子304(示出为“阴极”304)和额外的电导率受控的端子301(示出为“CC端子”301)。CC整流器器件的第一端子302(例如，阳极)连接到具有第一掺杂极性材料(N+掺杂材料)的第一半导体区域310，并且第二端子304(例如，阴极)连接到第二半导体区域313(N+掺杂材料)，该第二半导体区域具有与体半导体材料(N-掺杂材料)312接触的第二掺杂极性材料，该体半导体材料与第一半导体区域310接触。第一半导体区域、第二半导体区域和体半导体区域310、313、312可以在通电以允许电流流过器件时沿着与电子流的方向316相反或与空穴流相同方向(取决于器件300被配置为N型器件还是P型器件)的路径314产生电场。在图3所示的示例中，N型CC整流器包括用N+掺杂材料制造为阳极区域的第一半导体区域310，并且第二半导体区域313用N-型材料制造为体半导体材料312中的第二N+掺杂材料。CC整流器器件300a、300b的符号308被示出为具有第一端子和第二端子(示出为阴极端子“K”302'和阳极端子“A”304')以及电导率受控的端子(示出为“CC”301')。
CC整流器器件300a、300b穿过半导体体区域312在第一半导体区域310与第二半导体区域313之间形成电导率受控的区域和结构，该电导率受控的区域和结构可以在由第三半导体区域318经由电导率受控的端子301通电并且阳极端子302相对于阴极端子304正偏置时调节器件300的可控电阻(例如，“接通”电阻)。电子电流经由路径314从阳极流至阴极。在没有区域318和端子301的情况下，对电子电流流动的电阻由N区域312的背景掺杂来确定。在有区域318和端子301的情况下，当通电时，其有效地减小电导率受控的区域对电子和空穴流(如箭头314所示)的相应电阻，从而减小器件300a、300b的传导损耗。第三半导体区域318可以用第三掺杂极性材料(例如，图3A和3B中的P+材料)，该第三掺杂极性材料在掺杂极性材料方面与第一掺杂极性材料310相反。第三半导体区域318可以耦接到电导率受控的端子301，以在通电时产生第二电场和空穴流319，其减小对第一半导体区域、第二半导体区域和体半导体区域310、313、312的电子流和空穴流的电阻。
图3A示出了功率半导体CC整流器器件300的配置。图3B示出了与图3A相同的器件300，其可以包括围绕第一半导体区域310延伸的第三半导体区域318。可以用电导率受控的端子301和第三半导体区域318类似地制造对应的P器件(未示出)。用于CC整流器器件的P器件可以包括P-体第二半导体区域(312)、用于阳极端子区域的P+第一半导体区域(310)、N+第三半导体区域(318)以及用于阴极端子区域的P+结构(313)。
图3A示出了功率半导体CC整流器器件300的配置。图3B示出了与图3A相同的器件300，其可以包括围绕第一半导体区域310延伸的第三半导体区域318。可以用电导率受控的端子301和第三半导体区域318类似地制造对应的P器件(未示出)。
CC整流器器件(例如，300a、300b)是可以由Si、SiC、GaN或其他材料制成的三端子功率半导体器件。
尽管该器件可能包括三个端子，但它的功能相当于二极管。当CC端子通电时，电流从阳极流向阴极。当阳极端子断开连接时，该器件将使用所描述的一个或多个驱动器电路来阻断阴极-阳极方向上的电压。高电压由区域318和312形成的反向偏置结型来支撑。
在图3A中，可以通过在二极管(例如传统二极管)的顶表面添加N+掺杂层以形成新的“阳极端子”(示出为“阳极”)来制造N型电导率受控的整流器件。然后，常规的阳极P+掺杂层用作电导率受控的区域，并且耦接到额外的电导率受控的端子(示出为“CC端子”)。反向阻断可以通过使用本文描述的驱动器电路(例如，950)浮动阳极端子来实现。
P型电导率受控的整流器器件可以制造在具有由P+掺杂材料形成的阴极区域的P-衬底上。阳极区域可以是P+掺杂区域，并且电导率受控的区域可以由与阳极区域相反的N+掺杂材料形成。
在图3A的CC整流器器件的示例中，为了接通CC整流器二极管，可以向CC端子施加恒定电流偏置或电压，同时在阳极端子与阴极端子之间施加正电压。为了关闭CC整流器，可以移除恒定电流偏置偏置Icc或电压Vcc，同时向阳极和阴极端子施加零电压或负电压。
图3B示出了另一种配置有电导率受控的区域的N型电导率受控的整流器器件。图3B的电导率受控的整流器器件可以通过在N-衬底上方形成包括P+掺杂层的电导率受控的区域来保证反向击穿性能。包括N+掺杂区域的阳极层可以形成在p型CC层内。该结构实际上与传统BJT相同，但作为CCR运行。这意味着所有常规的BJT都可以用作CCR。
示例器件类型#4-双向电导率受控的双极晶体管(双向CCBT)器件
图4示出了根据说明性实施例的配置有一个或多个电导率受控的器件区域和结构的功率半导体双向CCBT器件400的示例，该电导率受控的器件区域和结构可以主动调节功率器件的电导率特性。
在图4所示的示例中，双向CCBT器件3400包括具有一组端子的整流器结构，该组端子至少包括第一端子402(示出为“阳极/阴极”402)、第二端子404(示出为“阴极/阳极”404)，并且两个额外的电导率受控的端子示出为第一电导率受控的端子401a(示出为“CC端子/基极”401a)和第二电导率受控的端子401b(示出为“基极/CC端子”401b)。双向CCBT器件的第一端子402(例如，阳极/阴极)连接到具有第一掺杂极性材料(N+掺杂材料)的第一半导体区域410，并且第二端子404(例如，阴极)连接到具有与体半导体材料(N-掺杂材料)接触的第二掺杂极性材料的第二半导体区域313(N+掺杂材料)。第一半导体区域410和第二半导体区域413各自与体半导体区域412接触312。第一半导体区域、第二半导体区域和体半导体区域410、413、412可以在通电以允许电流流过器件时沿着与电子流的方向相反或与空穴流相同方向的路径414产生电场(取决于器件400被配置为N型器件还是P型器件)。在图4所示的示例中，双向N型CCBT器件包括用N+掺杂材料制造为阳极区域(当以第一极性偏置时，并且在相反偏置的情况下作为阴极)的第一半导体区域410，并且第二半导体区域413用第二N+掺杂材料制造为阴极区域(当以第一极性偏置时，并且在相反偏置的情况下作为阳极)。
双向CCBT器件400穿过半导体体区域412在第一半导体区域410与第二半导体区域413之间形成电导率受控的区域和结构，该电导率受控的区域和结构可以在由第三半导体区域418a或418b(取决于偏置)分别经由电导率受控的端子401a或401b通电并且阳极端子(例如，402或404)相对于阴极端子被正偏置时调节器件400的可控电阻(例如，“接通”电阻)。在没有区域418a、418b和端子401a、401b的情况下，对电子电流流动的电阻由N区域412的背景掺杂来确定。在有区域418a、418b和端子401a、402a的情况下，当通电时，其有效地减小电导率受控的区域对电子和空穴流(如针对一个偏置方向的箭头414所示)的相应电阻，从而减小器件400的传导损耗。第三半导体区域418a或418b可以用第三掺杂极性材料(例如，图4中的P+材料)来制造，第三掺杂极性材料在掺杂极性材料方面与第一掺杂极性材料310和第二掺杂极性材料313相反。第三半导体区域418a或418b可以分别耦接到电导率受控的端子401a和401b，以在通电时产生第二电场和空穴流419，其可以减小对第一体半导体区域、第二体半导体区域410、413、412的电子流的电阻。
在图4的示例中，双向CCBT器件400是四端子功率半导体器件，其可以由Si、SiC、GaN或其他材料制成。双向CCBT器件400可以通过在芯片的两侧上具有相同的结构来制造。其也可以制造在芯片的同一侧上。取决于电流方向，CC端子的角色可以是基极端子，也可以是CC端子。
使用示例性电导率受控的功率半导体器件改善损耗的操作
现在提供对图1A、1B、2A、2B、3A、3B和4的电导率受控的功率半导体器件的操作和物理的进一步描述。首先，图5示出了可以制造为Si、SiC、GaN器件的传统BJT(500a)、MOSFET(500b)和IGBT(500c)的示例的结构，以说明本发明实施例与现有器件之间的差异。它们可以如本文所描述的用电导率受控的区域和端子进行修改，以提供电导率受控的功率半导体器件。
在图5中，传统MOSFET和BJT N型器件(500a和500b)两者被示出为通过单个载流子电子(单极)漂移来传导电流514。对于P型器件(未示出)，电流只能通过空穴迁移率流动。“接通”电阻可以通过击穿电压来静态地确定，其中标准化电阻可以根据等式1计算。当功率器件被设计用于高击穿电压时，电阻会迅速增大，从而产生更多损耗。
对于具有100μm/1e14掺杂漂移区域的Si器件(例如，典型的1200V器件)，标准化电阻将为Ron-sp＝462mohm-cm2。可以认为两个器件500a、500b在漂移层中没有电导率调节/或双极电流传导。在IGBT器件(500c)的示例中，少数载流子(空穴)注入530由p+阳极层510(示出为连接到集电极端子504)提供，这可以引起电导率调节。然而，该器件在制造阶段被定义，在N区域512中具有固定的单一电导率调节特性。器件500c的P+/N结型532仍然需要偏置电压(例如，0.7V)才能发生导通，从而导致总的IGBT正向压降大于1V。图6A和6B是各自示出CCBT器件(例如，100a、100b、100c、100d、200a、200b、300a、300b、400)及其传统对应物的示例操作特性的图。在图6A中，图600，VI曲线示出了Si IGBT(602)和SiC IGBT(604)的能量损耗(即，正向压降)。SiC IGBT需要3.2V才能接通，其能量损耗要高得多。
图6的图606示出了图示示例性电导率受控的功率半导体器件(例如，100a、100b、100c、100d、200a、200b、300a、300b、400)的能量损耗608的第二VI曲线。值得注意的是，与图6A的图600相比，图6A的图606示出了在接近“0”V的电压偏置下“接通”的示例性电导率受控的功率半导体器件的VI特性608。对于与图5中所示的类似设计(例如，500a、500b、500c)的相当大小的器件，这种正向偏置操作的减少有效地将操作器件(例如，100a、100b、100c、100d、200a、200b、300a、300b、400)的能量降低了每1A 1V(即每1A 1W)。如果假设每年制造超过700亿安培的IGBT产能，并且进一步假设通过对每个已制造的IGBT器件实施示例性设计，每个器件的开关和传导损耗减少1W/1A，则功率预计可节省约700亿瓦电力。这相当于七十(70)个1000MW核电站。
本文描述的示例性电导率受控的功率半导体器件是功率半导体技术的突破，其可以完全通过器件设计来实施。示例性电导率受控的功率半导体器件可广泛应用于用于功率半导体器件应用的任何适用半导体材料。示例性电导率受控的区域和结构可以集成到功率半导体器件中，以将双极传导机制扩展到由SiC、GaN和其他宽带隙(WBG)材料制造的器件。图6B是示出使用SiC制造的示例性电导率受控的功率半导体器件(示出为“SiC CCBT”)610的示例VI曲线的图。事实上，基于SiC的CCBT(参见线610)也将具有与基于Si的CCBT器件(参见线608)类似的正向压降特性。
另外，示例性的电导率受控的区域和结构可以用于大大扩展功率半导体器件的击穿电压能力，例如高达50kV，同时仅需要小于1V的正向压降(未示出)。
另外，示例性电导率受控的区域和结构可以集成到二极管中以提供电导率受控的整流器(下文中称为“CCR”或“CC整流器”)。图6C是示出CC整流器(示出为“Si CCR”)(612)与SiC肖特基二极管(614)相比的VI曲线特性的图。可以看出，示例性电导率受控的整流器具有与最先进的SiC肖特基二极管相当的性能(即使不是更优)。值得注意的是，硅基CC整流器(参见线612)将具有较低的硅技术相关联成本，同时提供类似SiC的性能(参见线614行)，并且可以使用硅基材料制造为在600V至10kV的极高电压范围内运行。
本文描述的模拟结果表明，硅基CCBT器件可以超过SiC BJT、SiC MOSFET等的损耗性能。CCBT器件的改进可以是Si BJT、Si MOSFET的100倍。通过将CCBT器件设计应用于SiC器件，预计该器件的损耗性能将改进100倍以上。
图7示出了对各种Si和SiC器件的器件电导率Ron-sp,的比较。Si基CCBT器件(示出为“Si CCBT”)的性能如702所示。与对应的Si基器件(704)相比，硅基CCBT被示出具有明显较低的Ron-sp特性。类似地，对于较高击穿电压的器件，与SiC器件相比，硅基CCBT被示出为具有明显较低的Ron-sp特性(示例在2000V处示出交叉点)。SiC CCBT器件(706)的Ron-sp特性明显低于其SiC对应物。
示例#1–制造的CC-MOSFET
图8A示出了图1A的CC-MOSFET 800a作为N型器件的示例实施方式。图8B示出了图1A的CC-MOSFET 800b作为P型器件的示例实施方式。图8A和8B的器件可以用N缓冲层来制造，如图8C中可替代地示出的。在图8A和8B的示例中，CC-MOSFET器件800a、800b是四端子功率半导体器件，其可以由Si、SiC、GaN或其他材料制成；该示例示出了N型半导体层。
在图8A中，包含漏极的N+掺杂区域810包括形成在N型材料812中的N+型掺杂材料，并且电导率受控的区域818具有P+型掺杂材料区域。漏极端子804可以形成在漏极区域810上方。在图20B中，包含漏极的P+型掺杂区域包括形成在P型材料中的P+型掺杂材料，并且电导率受控的具有N+型掺杂材料区域。
在图8A的示例中，CCBT的顶部结构826与传统MOSFET相同。顶部结构826可以包括在连接到源极端子802的p阱上方制造的N+型掺杂材料区域。氧化物层811可以制造在体外延层212上方并且横跨N+型掺杂材料区域和可以形成栅极端子806的p阱结构。CC-MOSFET800a包括额外的电导率受控的器件区域818，该器件区域包括P+层，该P+层被添加到器件底部，靠近包括N+层的漏极区域810。电导率受控的器件区域818连接到额外的电导率受控的接触件801(示出为“CC端子”801)。
图8A和8B的CC-MOSFET 800a可以使用常规MOSFET处理操作用形成p+CC端子区域818的额外步骤来制造。图8C示出了配置有N缓冲层820的N型CC-MOSFET 800c。包含N缓冲层可以提高CCBT的击穿电压。N缓冲掺杂820可以高于N层812但低于N+818。
在图8A至8C的CCBT器件的示例中，CC-MOSFET 800a、800b、800c(以及本文描述的其他CCBT器件)可以通过向电导率受控的端子818施加恒定电流或向电导率受控的端子818施加恒定电压来致动。图9A和9B示出了分别经由图8A的CC-MOSFET器件800a的电流控制(对于器件902)和电压控制(对于器件904)的两个示例有源模式操作。图9C和9D示出了有源模式操作的示例时序图。虽然针对N型器件示出，但类似的有源模式电路可以用于P型器件。此外，虽然仅针对CC-MOSFET示出，但类似的有源模式电路可以用于其他CCBT器件。
如图9A(基于电流的控制)所示，为了接通CC-MOSFET开关902，可以将恒定电流偏置906(示出为“Icc＝恒定”906)施加到CC端子818(或118、218、318、418等)，同时正栅极电压908被施加到G-S端子中的栅极端子806和源极端子802。为了关断CC-MOSFET开关902，恒定电流偏置906，Icc可以被移除或者保持接通，即，Icc＝恒定电流偏置906被移除或者保持接通，同时零或负栅极电压908被施加到栅极-源极(G-S)端子(806、802)。图9C和9D示出了栅极电压908和端子控制信号Icc(906)的操作时序图。
在操作期间，流过器件902的电流910，作为源极端子802处的输出电流912，可以由漏极端子804的输入电流914和CC端子818的输入电流916来确定，即，Ids＝Is＝Id+Icc。电导率受控的增益，Beta＝Id/Icc，可以被定义为漏极端子804的电流914与CC端子818的CC电流916之间的比率。更高的增益是优选的。器件902的输出912，Ids，可以计算为Ids＝(1+beta)*Icc。电导率受控的“接通”电阻，Rds-on，可以计算为Rds-on＝Vds/Ids。
在图9B中，器件904(基于电压的控制)，为了接通CC-MOSFET开关，可以在CC端子818与漏极端子804(也统称为“CC-D”端子(818、804)，因为正栅极电压908被跨越栅极端子806和源极端子802(“G-S”端子(806、802))施加)之间施加恒定电压918(示出为“Vcc＝恒定”918)。为了关断CC-MOSFET开关904，恒定电压918，Vcc可以被移除或者保持接通，即，Vcc＝恒定电压被移除或者保持接通，同时零或负栅极电压908被施加到栅极-源极(G-S)端子(806、802)。
示例CC端子控制信号Icc(906)或Vcc(918)以及它们与栅极信号(908)的关系在图9E和9F中示出。在这种情况下，这两个信号是同步的(例如，如图9C所示)。可以执行其他类型的控制来提高CCBT器件的性能。例如，图9G可用于提高CCBT器件的开关性能。CC端子控制信号Icc(906)或Vcc(918)与栅极信号Vg(908)之间存在时间延迟tdelay(见图9D)。tdelay可以针对给定应用进行优化。虽然图9E、9F和图9G示出了CC-MOSFET器件；它也可以应用于4端子CC-BJT器件。在这种情况下，栅极电压(908)应该是CC-BJT的基极电流。
CCBT驱动器电路
图9E和9F各自示出了耦接到示例CCBT器件以驱动CCBT器件的示例CCBT驱动器电路950、950'。CCBT驱动器电路950或950'可以集成到同一管芯上的CCBT电路中，并且有效地减少CCBT器件的端子数量。在其他实施例中，驱动器电路可以外部耦接到CCBT器件。
尽管针对CC-MOSFET器件(例如，100a)示出，但是CCBT驱动器电路950可以集成到本文描述的其他CCBT器件(例如，100a、100b、100c、100d、200a、200b、300a、300b、400、800a、800b、800c、1000a、1000b、2000a、2000b、3000a、3000b等)，包括CC-BJT、CC整流器、双向CCBT。
在图9E的示例中，驱动器电路950包括耦接到CC-MOSFET器件的漏极端子104'的N沟道MOSFET开关“Qcc”。为了接通驱动器电路Qcc(950)，可以将电压施加到驱动器电路950的栅极端子，这将接通驱动器电路Qcc 950以将恒定电压Vcc施加到CC端子101'。Qcc关断选通信号可以与CCBT主选通信号VGS同步。
在图9F的示例中，驱动器电路950包括耦接到CC-MOSFET器件的漏极端子104'的N沟道MOSFET开关“Qcc”。为了接通驱动器电路Qcc(950)，可以将电压施加到驱动器电路950的栅极端子406'，这将接通驱动器电路Qcc 950以将恒定电压Vcc施加到CC端子101'。Qcc关断选通信号可以与CCBT主选通信号VGS同步。
如上所述，该驱动器电路可以应用于所有描述的CCBT器件。对于P型CC-MOSFET，可以将P沟道MOSFET开关连接到漏极。
图9G示出了驱动器电路950(示出为950a、950b)，其可操作地耦接或制造到图3A、3B的CC整流器(CCR)上。在CCR的正向传导模式中，通过将适当的Vgs电压952施加到栅极端子和源极端子(106'和102')来接通CCBT驱动器电路Qcc 950a。在反向阻断模式下，Qcc950a应关断。驱动器电路Qcc电阻可以被选择为较小，例如，额定电流下小于0.1V压降。Qcc击穿电压可以由器件950a(或950b等)的P+和N+结构设计来确定。
示例#2–制造的CC-BJT
图10A示出了图2A的电导率受控的双极结型晶体管(CC-BJT)器件1000a作为N型器件的示例实施方式。图10B示出了图2A的CC-MOSFET 1000b作为P型器件的示例实施方式。在图10A和10B的示例中，CC-BJT器件1000a、1000b各自是可由Si、SiC、GaN或其他材料制成的四端子功率半导体器件。
4端子CC-BJT(图10C)的顶部结构可以与常规BJT相同。4端子CC-BJT 100a包括额外的电导率受控的器件区域1018，该器件区域包括P+层，该P+层被添加到器件底部，靠近包括N+层的集电极区域1010。电导率受控的器件区域1018连接到额外的电导率受控的接触件1001(示出为“CC端子”1001)。
图10A示出了图2A的CC-BJT 200a作为N型器件的示例实施方式。图10B示出了图2的CC-BJT作为P型器件的示例实施方式。
在图10A中，包含集电极的N+掺杂区域1010包括形成在N型体材料1012中的N+型掺杂材料，并且电导率受控的区域1018具有P+型掺杂材料区域。在图10B中，包含集电极的P+型掺杂区域1010包括形成在P型材料1012中的P+型掺杂材料，并且电导率受控的区域1018具有N+型掺杂材料区域。图10C示出了图10A和10B的示例制造器件1000a和1000b。
CC-BJT器件1000a、1000b在第一半导体区域1010与第二半导体区域1012之间形成电导率受控的区域和结构，该电导率受控的区域和结构可以在由第三半导体区域1018经由电导率受控的端子1001通电时调节器件1000的可控电阻。第三半导体区域1018可以用第三掺杂极性材料(例如，图10A中的P+材料和图10B中的N+材料)来制造，该第三掺杂极性材料在掺杂极性材料方面与第一掺杂极性材料1010相反。CC-BJT器件1000a的N器件包括用于发射极端子区域(连接到发射极端子1006)的N+和P基极结构1028。
图10C示出了功率半导体CC-BJT器件200的配置。图2B示出了与图2A相同的器件200，其可以包括额外的结构，例如缓冲层220(在N+型器件的示例中示出)。可以用电导率受控的端子201和第三半导体区域218类似地制造对应的P器件(未示出)。用于CC-BJT器件的P器件可以包括P-体第二半导体区域(212)、P+第一半导体区域(210)、N+第三半导体区域(118)以及用于发射极端子区域的P+和P基极结构。
图10D示出了CC-BJT器件1000a、1000b的驱动器电路1050的示例操作。图10D示出了耦接到图2A、2B的CC-BJT器件200a、200b或者与其一起制造的驱动器电路1050。
在图10D的示例中，通过向集电极端子1004和电导率受控的端子1018施加恒定电流或恒定电压来致动CCBT开关1000。为了接通CC-MOSFET开关1000a、1000b，当在基极与发射极(B-E)端子1002、1006之间施加正基极电压时，，可以向CC端子1018施加恒定电流偏置或电压。为了关断CC-BJT开关1000a、1000b，恒定电流偏置Icc或电压Vcc可以被移除或保持接通，即，Icc＝恒定电流偏置被移除或保持接通，同时零或负基极电压被施加到基极与发射极(B-E)端子1002、1006。
在操作期间，流过器件(1000a、1000b)的电流Ice可以由集电极端子1004的输入电流和CC端子1001的输入电流来确定，即，Ice＝Ic+Icc。器件(1000a、1000b)的输出电流Ie，可以由集电极端子1004的输入电流、基极端子1002的电流以及CC端子10001的输入电流来确定，即，Ie＝Ic+ICC+Ib。电导率受控的增益，Beta＝Ic/Icc，可以定义为集电极的输入电流与电导率受控的端子的输入电流之间的比率，其中较高的比率是优选的。电导率受控的“接通”电阻，Rds-on，可以计算为Rds-on＝Vce/Ice。
尽管图10C中所示的示例是在单个表面上制造的，但如上所述，CCBT器件200a、200b可以在半导体器件的两侧(相对表面)上制造。CCBT器件也可以很容易地制造在单个表面上，如图10C中所示。
实验结果和示例
一项研究使用模拟作为CCBT器件的概念验证，包括CC整流器器件和CC-MOSFET器件。
CC整流器模拟。图11A，图1100示出了恒定电流驱动模拟中使用的模拟CC电阻器(CCR)结构中的一者。曲线图1102和曲线图1104示出了模拟的结果。为了进行模拟，CCR结构(图1100的)被配置为1200VCCBT器件并且被模拟为包括单元宽度＝10um、厚度＝100um、N-＝1e14、Icc＝1A/cm2。曲线图1102以其实际比例示出了图1100中的CCBT器件的概况。
图11B是示出图1100的CCBT器件的Ron特性的图。
图11C是示出图1100的CCBT器件在其电子和空穴密度方面的受控电导率概况的图。(图11C的)模拟是在Vds＝0.2V、Icc＝50A/cm2的情况下进行的。事实上，图11C示出电导率提高至1000倍(与1e14的背景掺杂相比)。
图11D示出了具有恒定电压驱动的CCBT器件的操作。模拟使用的单元宽度＝10um。对于模拟，Vcc(恒定电压)＝0.7V，Vak＝0.19V@Jak＝100A/cm2，Rds-on＝1.9mohm-cm2，并且Beta＝Ia/ICC＝8.4/1.6＝5.25。因此，CCBT器件的总损耗可以计算为100A下的Iak＝0.7V*16+0.2V*100＝31W。
图11E示出了具有恒定电压驱动的CCBT器件的另一模拟。对于该模拟，Vcc(恒定电压)＝0.6V，Vak＝0.31V@100A，Rds-on＝3.1mohm-cm2，并且Vcc损耗＝0.6V*12A。因此，总损耗为38W，Beta＝8/1.2＝6.5。
图11F示出了具有恒定电压驱动的CCBT器件的操作。模拟使用的单元宽度＝10um。对于该模拟，Vcc(恒定电压)＝0.5V，Vak＝0.42V@100A，Rds-on＝4.2mohm-cm2，并且Vcc损耗＝0.5V*13A。因此，总损耗＝42+6.5＝48.5W，Beta＝7/1＝7。可以看出，在恒定电压驱动操作中，Icc是Vak的函数。
CC-MOSFET模拟。图12A和12B示出了具有恒定电压驱动的另一器件(CC-MOSFET)的模拟。模拟使用的单元宽度＝10um。从该模拟可知，Vcc＝0.8V，Vgs＝＝5V，Vds＝0.5V@200A/cm2，Rds-on＝2.5mohm-cm2，Beta＝Id/Icc@200A＝5/4.5＝1.1(缓冲峰值＝1e18)。因此，损耗可以计算为：200A下的损耗＝0.5V*200+0.8*100＝180W。
该操作似乎相当于“IGBT”压降＝180/200＝0.9V。作为对比，进行IGBT压降的模拟，将其确定为1.4V，其损耗＝1.4*200＝280W。比较表明，CCBT器件相对于具有相当配置的IGBT的节省可以计算为节省＝100/280＝35％。
表1示出了CCBT器件相对于相当IGBT器件的静态损耗改进的总结。损耗减少计算(例如，35％、51％和52.5％)可以仅提供来自传导的能量节省。通过结合额外的优化技术，可以将Beta值消除到大于3(>3)。
表1
图12C示出了CCBT感应接通特性的模拟。模拟中，Vcc＝0.8V(on)，Vgs＝15V。图12D示出了CC-MOSFET器件的CCBT关断损耗的模拟。通过模拟，关断损耗Eoff可以计算如下：Eoff＝0.5*400*200*160ns＝6.4mJ或32uJ/A。事实上，模拟示出CC-MOSFET器件具有非常低的动态关断损耗Eoff。
制造的器件。图13A和13B分别示出了针对制造的1500V CC整流器器件和制造的15000V SiC CC-BJT器件的作为实验结果的测量电压-电流(VI)曲线。所制造的器件是具有图3B所示结构的1500V Si器件。在图13A中，数据示出0.2V的非常低的正向压降。
图13B示出了具有图2B所示结构的所制造的15000V SiC CCBT器件。在图13B中，数据示出1.8V的非常低的正向压降。预计通过器件优化可以将正向压降降低至0.3V。
本文描述的每个特征以及两个或更多个这样的特征的每个组合都包括在本发明的范围内，只要包括在这样的组合中的特征不是相互矛盾的。
尽管本文详细解释了所公开技术的示例实施例，但应当理解，也考虑了其他实施例。因此，所公开的技术的范围并不限于以下描述中阐述的或附图中示出的部件的构造和布置的细节。本发明所公开的技术可具有其他实施例，并且能够以多种方式实践或实施。
还必须注意，如在说明书和所附权利要求中所用，除非上下文另外明确规定，否则单数形式“一个”、“一种”和“所述”包括复数指代物。范围在本文中可表示为从“约”或“近似”一个特定值和/或至“约”或“近似”另一个特定值。当表达此类范围时，其他示例性实施例包括从一个特定值和/或至另一个特定值。
“包括”或“含有”或“包含”是指至少指定的化合物、元素、颗粒或方法步骤存在于组合物或制品或方法中，但不排除其他化合物、材料、颗粒、方法步骤，即使其他这样的化合物、材料、颗粒、方法步骤也具有与所指定的相同的功能。
除非另外明确指明，否则决不旨在将本文所述的任何方法解释为要求以特定顺序执行其步骤。因此，在方法权利要求实际上并未表述其步骤所遵循的顺序或者在权利要求书或说明书中没有特别指出该步骤将被限制为特定顺序的情况下时，则决非旨在在任何方面推断出某一顺序。这适用于任何可能的非表述的解释基础，包括：关于步骤或操作流程的排列的逻辑问题；源于语法组织或标点符号的普通含义；说明书中描述的实施例的数量或类型。
虽然已经结合特定实施例和特定实例描述了本方法和***，但并不旨在将范围限制于所述的具体实施例，因为本文的实施例在各方面旨在是例示性的而不是限制性的。

Claims (32)

1.一种功率半导体器件，其包括：
一个或多个电导率受控的器件，其包括一个或多个电导率受控的二极管、一个或多个电导率受控的晶体管或晶闸管，或者一个或多个基于电导率受控的FET的器件，其中所述一个或多个电导率受控的器件中的每一者包括
一组端子，其至少包括第一端子、第二端子和电导率受控的端子；
第一半导体区域，其具有耦接到所述第一端子的第一掺杂极性材料；
第二半导体区域，其具有(i)与所述第一半导体区域接触并且(ii)耦接到所述第二端子的第二掺杂极性材料，所述第一半导体区域和所述第二半导体区域被配置成当施加电压时产生在方向上与电子流相反的电场，或者产生在方向上与空穴流相同的电场；以及
第三半导体区域，其具有第三掺杂极性材料，所述第三掺杂极性材料在掺杂极性材料方面与包括所述第一掺杂极性材料或所述第二掺杂极性材料中的任一者的掺杂区域相反，所述第三半导体区域耦接到所述电导率受控的端子以在通电时产生减小所述第一半导体区域和所述第二半导体区域的电阻的第二电场。
2.根据权利要求1所述的功率半导体器件，其中所述一个或多个电导率受控的器件被配置为
具有电导率受控的端子的二极管，
具有电导率受控的端子的BJT，
具有电导率受控的端子作为基极端子的BJT，
具有电导率受控的端子的MOSFET，或
具有电导率受控的端子的晶闸管。
3.根据权利要求1所述的功率半导体器件，其中包括所述第一掺杂极性材料或所述第二掺杂极性材料中的任一者的所述掺杂区域包括N+型掺杂材料，并且其中具有所述第三掺杂极性材料的所述第三半导体区域包括P+型掺杂材料。
4.根据权利要求1所述的功率半导体器件，其中包括所述第一掺杂极性材料或所述第二掺杂极性材料中的任一者的所述掺杂区域包括P+型掺杂材料，并且其中具有所述第三掺杂极性材料的所述第三半导体区域包括N+型掺杂材料。
5.根据权利要求1所述的功率半导体器件，
其中所述第二半导体区域包括具有N+型掺杂阴极区域的N型衬底，
其中所述第三半导体区域包括形成在所述第二半导体区域中的P+型掺杂电导率受控的区域，并且
其中所述第一半导体区域包括形成在所述第三半导体区域的相反掺杂的P+型掺杂电导率受控的区域上方的N+型掺杂阳极区域。
6.根据权利要求1所述的功率半导体器件，
其中所述第二半导体区域包括具有P+型掺杂阴极区域的P型衬底，其中所述第三半导体区域包括形成在所述第二半导体区域中的N+型掺杂电导率受控的区域，并且
其中所述第一半导体区域包括形成在所述第三半导体区域的相反掺杂的N+型掺杂电导率受控的区域上方的P+型掺杂阳极区域。
7.根据权利要求1所述的功率半导体器件，
其中所述第二半导体区域包括N型衬底，
其中所述第三半导体区域包括(i)形成在所述第二半导体区域中的第一P+型掺杂电导率受控的区域以及(ii)形成在所述第二半导体区域中的第二P+型掺杂电导率受控的区域，并且
其中所述第一半导体区域包括(i)形成在相反掺杂的第一P+型掺杂电导率受控的区域中的第一N+型掺杂阴极-阳极区域以及(ii)形成在相反掺杂的第二P+型掺杂电导率受控的区域中的第二N+型掺杂阴极-阳极区域。
8.根据权利要求1所述的功率半导体器件，
其中所述第二半导体区域包括P型衬底，
其中所述第三半导体区域包括(i)形成在所述第二半导体区域中的第一N+型掺杂电导率受控的区域以及(ii)形成在所述第二半导体区域中的第二N+型掺杂电导率受控的区域，并且
其中所述第一半导体区域包括(i)形成在相反掺杂的第一N+型掺杂电导率受控的区域中的第一P+型掺杂阴极-阳极区域以及(ii)形成在相反掺杂的第二N+型掺杂电导率受控的区域中的第二P+型掺杂阴极-阳极区域。
9.根据权利要求1所述的功率半导体器件，
其中所述第二半导体区域包括具有N+型掺杂阴极区域的N型衬底，
其中所述第一半导体区域包括形成在所述第二半导体区域中的N+型掺杂阳极区域；并且
其中所述第三半导体区域包括形成在所述第二半导体区域中的、与所述第一半导体区域的所述N+型掺杂阳极区域相反地掺杂且与之接近的P+型掺杂电导率受控的区域。
10.根据权利要求1所述的功率半导体器件，
其中所述第二半导体区域包括具有P+型掺杂阴极区域的P型衬底，其中所述第一半导体区域包括形成在所述第二半导体区域中的P+型掺杂阳极区域；并且
其中所述第三半导体区域包括形成在所述第二半导体区域中的、与所述第一半导体区域的所述P+型掺杂阳极区域相反地掺杂且与之接近的N+型掺杂电导率受控的区域。
11.根据权利要求1所述的功率半导体器件，其中所述功率半导体器件包括基于电导率受控的双极的器件、一组端子，所述一组端子包括作为所述第一端子的基极电极、作为所述第二端子的集电极电极、作为第三端子的发射极电极以及作为所述电导率受控的端子的电导率受控的电极。
12.根据权利要求11所述的功率半导体器件，
其中所述第二半导体区域包括具有N+型掺杂集电极区域的N型衬底，
其中所述第一半导体区域包括形成在层置在所述第二半导体区域上方的P型半导体区域中的P+型掺杂基极区域，所述P型半导体区域具有形成的N+型掺杂发射极区域和所述P+型掺杂基极区域；并且
其中所述第三半导体区域包括形成在所述第二半导体区域中的、与所述第二半导体区域的所述N+型掺杂集电极区域相反地掺杂且与之接近的P+型掺杂电导率受控的区域。
13.根据权利要求11所述的功率半导体器件，
其中所述第二半导体区域包括具有P+型掺杂集电极区域的P型衬底，
其中所述第一半导体区域包括形成在层置在所述第二半导体区域上方的N型半导体区域中的N+型掺杂基极区域，所述N型半导体区域具有形成的P+型掺杂发射极区域和所述N+型掺杂基极区域；并且
其中所述第三半导体区域包括形成在所述第二半导体区域中的、与所述第二半导体区域的所述P+型掺杂集电极区域相反地掺杂且与之接近的N+型掺杂电导率受控的区域。
14.根据权利要求11所述的功率半导体器件，
其中所述第二半导体区域包括P型衬底，所述P型衬底具有N+型掺杂集电极区域，所述N+型掺杂集电极区域形成在层置在所述第二半导体区域上方的N型半导体区域中，
其中所述第一半导体区域包括形成在所述P型衬底上方的N+型掺杂发射极区域；并且
其中所述第三半导体区域包括形成在所述N型半导体区域中并且与所述N+型掺杂集电极区域相反地掺杂且与之接近的P+型掺杂电导率受控的区域。
15.根据权利要求1所述的功率半导体器件，其中所述功率半导体器件包括基于电导率受控的金属氧化物半导体场发射晶体管的器件，所述一组端子包括作为所述第一端子的源极电极、作为所述第二端子的漏极电极、作为第三端子的栅极电极以及作为所述电导率受控的端子的电导率受控的电极。
16.根据权利要求15所述的功率半导体器件，
其中所述第二半导体区域包括具有N+型掺杂漏极区域的N型衬底，
其中所述第一半导体区域包括形成在层置在所述第二半导体区域上方的所述P型半导体区域中的P+型掺杂基极区域，所述P型半导体区域具有形成的N+型源极区域和P+型掺杂源极区域，其中所述栅极电极形成在氧化物层上，所述氧化物层形成在所述P型半导体区域的一部分和所述P型半导体区域的N+型发射极区域上方；并且
其中所述第三半导体区域包括形成在所述第二半导体区域中的、与所述第二半导体区域的所述N+型掺杂漏极区域相反地掺杂且与之接近的P+型掺杂电导率受控的区域。
17.根据权利要求15所述的功率半导体器件，
其中所述第二半导体区域包括具有P+型掺杂漏极区域的P型衬底，其中所述第一半导体区域包括形成在层置在所述第二半导体区域上方的所述N型半导体区域中的N+型掺杂基极区域，所述N型半导体区域具有形成的P+型源极区域和N+型掺杂源极区域，其中所述栅极电极形成在氧化物层上，所述氧化物层形成在所述N型半导体区域的一部分和所述P型半导体区域的P+型发射极区域上方；并且
其中所述第三半导体区域包括形成在所述第二半导体区域中的、与所述第二半导体区域的所述P+型掺杂集电极区域相反地掺杂且与之接近的N+型掺杂电导率受控的区域。
18.一种功率半导体器件，其包括：
第一半导体区域，其具有耦接到所述第一端子的第一掺杂极性材料；
第二半导体区域，其具有与所述第一半导体区域接触的第二掺杂极性材料，其中所述第一半导体区域和所述第二半导体区域具有对电子流或空穴流的有效电阻，所述电子流或空穴流可由所述功率半导体器件的另一结构产生的电场来调节；以及
第三半导体区域，其具有第三掺杂极性材料，所述第三掺杂极性材料在掺杂极性材料方面与包括所述第一掺杂极性材料或所述第二掺杂极性材料中的任一者的掺杂区域相反，所述第三半导体区域耦接到所述电导率受控的端子以在通电时产生减小所述第一半导体区域和所述第二半导体区域的电阻的第二电场。
19.根据权利要求1至18中任一项所述的功率半导体器件，其进一步包括：
驱动器电路，其耦接到所述第一端子和所述第三端子。
20.根据权利要求19所述的功率半导体器件，其中所述驱动器电路在所述第一端子与所述第三端子之间提供恒定电压，或者在所述第一端子与所述第三端子之间提供恒定电流，所述电压或电流的极性是为了引入电导率调节。
21.根据权利要求19或20所述的功率半导体器件，其中所述驱动器电路包括MOSFET开关，所述MOSFET开关包括栅极端子、漏极端子和源极端子，其中所述漏极端子耦接到所述第一端子，并且其中所述源极端子耦接至所述驱动器电路的一部分。
22.根据权利要求19或20所述的功率半导体器件，其中所述驱动器电路包括MOSFET开关，所述MOSFET开关包括栅极端子、漏极端子和源极端子，其中所述源极端子耦接至所述第三端子，并且其中所述漏极端子耦接至所述驱动器电路的一部分。
23.根据权利要求19所述的功率半导体器件，其中所述驱动器电路被配置成以与所述第四端子同步的时序操作。
24.根据权利要求19所述的功率半导体器件，其中所述驱动器电路被配置成以与所述第四端子不同步的时序操作。
25.根据权利要求1至24中任一项所述的功率半导体器件，其中所述功率半导体器件被配置用于高电压操作。
26.根据权利要求1至25中任一项所述的功率半导体器件，其中所述半导体材料为硅、碳化硅(SiC)、GaN或其他材料。
27.一种电导率受控的晶闸管，其包括根据权利要求1至26中任一项所述的功率半导体器件。
28.一种功率变换器，其包括根据权利要求1至27中任一项所述的功率半导体器件。
29.一种集成电路，其包括根据权利要求1至28中任一项所述的功率半导体器件，其中所述端子和器件结构制造在管芯的两侧上。
30.一种集成电路，其包括根据权利要求1至28中任一项所述的功率半导体器件，其中所述端子和器件结构制造在管芯的单侧上。
31.一种功率调节器，其包括根据权利要求1至28中任一项所述的功率半导体器件。
32.一种电源，其包括根据权利要求1至28中任一项所述的功率半导体器件。
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