CN118198070A - 阵列基板及其制备方法、显示面板和显示装置 - Google Patents

Abstract

本公开实施例提供一种阵列基板及其制备方法、显示面板和显示装置。阵列基板包括：数据线，位于基底的一侧；位于数据线上的第一有源层，第一有源层包括第一导体化区域、第二导体化区域以及位于第一导体化区域和第二导体化区域之间的第一沟道，数据线具有朝向第一有源层一侧暴露的第一暴露表面，第一导体化区域与第一暴露表面的一部分搭接连接；依次位于第一有源层上方的第一绝缘层和栅线，第一沟道在基底上的正投影位于栅线在基底上的正投影的范围内。本公开的技术方案，可以降低数据线与第一导体化区域之间的接触电阻，提高了薄膜晶体管的性能。

Description

阵列基板及其制备方法、显示面板和显示装置

技术领域

本公开涉及显示技术领域，尤其涉及阵列基板及其制备方法、显示面板和显示装置。

背景技术

虚拟现实(Virtual Reality，VR)和增强现实(Augmented Reality，AR)技术是目前比较热门的显示技术。在VR显示中，核心元件是头显设备(Head-mounted display，HMD)，由于屏幕距离双眼很近，所以VR设备是一种近眼显示设备。近眼显示设备对屏幕的分辨率要求极高。

LCD(Liquid Crystal Display，液晶显示)技术相对于有机发光二极管(OrganicLight-Emitting Diode，OLED)显示技术较容易实现高分辨率，是目前VR/AR产品中的主流显示技术。现有技术中存在分辨率在1000PPI以下的VR LCD产品。随着产品的升级，将现有的生产工艺路线应用在更高分辨率产品中时，为了满足更高分辨率的需求，产品的工艺路线复杂度更高，使得产品的工艺路线对产品良率和成本的影响比较大。

发明内容

本公开实施例提供一种阵列基板及其制备方法、显示面板和显示装置，以解决或缓解现有技术中的一项或更多项技术问题。

作为本公开实施例的第一个方面，本公开实施例提供一种阵列基板，包括：

基底；

数据线，位于基底的一侧，数据线沿第二方向延伸；

第一有源层，位于数据线的背离基底的一侧，第一有源层包括第一导体化区域、第二导体化区域以及位于第一导体化区域和第二导体化区域之间的第一沟道，数据线具有朝向第一有源层一侧暴露的第一暴露表面，第一导体化区域与第一暴露表面的一部分搭接连接；

第一绝缘层，位于第一有源层的背离基底的一侧；

栅线，位于第一绝缘层的背离基底的一侧，栅线沿第一方向延伸，第一沟道在基底上的正投影位于栅线在基底上的正投影的范围内，第二方向与第一方向不平行；

第二绝缘层，位于栅线的背离基底的一侧；

像素电极，位于第二绝缘层的背离基底的一侧，像素电极与第二导体化区域连接。

在一个实施例中，阵列基板还包括缓冲层，缓冲层位于数据线和第一有源层之间，缓冲层开设有第一过孔，第一暴露表面为数据线通过第一过孔暴露的表面。

在一个实施例中，第一导体化区域开设有贯穿第一有源层材料的第二过孔，第二过孔在基底上的正投影与第一暴露表面在基底上的正投影部分交叠。

在一个实施例中，第一导体化区域包括沿第一导体化区域与第一暴露表面的搭接边界的侧壁，侧壁的坡度角小于90°。

在一个实施例中，还包括平坦层和连接极，平坦层位于第二绝缘层和像素电极之间，连接极位于第二绝缘层与平坦层之间，第二绝缘层开设有贯穿第二绝缘层和第一绝缘层的第三过孔，连接极通过第三过孔与第二导体化区域连接；平坦层开设有第四过孔，像素电极通过第四过孔与连接极连接。

在一个实施例中，第四过孔在基底上的正投影位于栅线在基底上的正投影的范围内；阵列基板还包括第三绝缘层和凸台，第三绝缘层位于像素电极的背离基底的一侧，凸台位于第三绝缘层的背离基底的一侧，凸台在基底上的正投影位于第四过孔在基底上的正投影的范围内。

在一个实施例中，还包括第三绝缘层和辅助遮挡线，第三绝缘层位于像素电极的背离基底的一侧，辅助遮挡线位于第三绝缘层的背离基底的一侧，辅助遮挡线在基底上的正投影位于所数据线在基底上的正投影范围内。

在一个实施例中，还包括公共电极层，公共电极层位于第三绝缘层的背离基底的一侧，公共电极层与辅助遮挡线接触连接。

在一个实施例中，第一有源层的材质包括氧化物；和/或，连接极的材质包括透明导电材料。

在一个实施例中，还包括第四绝缘层和遮光层，第四绝缘层位于基底和数据线之间，遮光层位于基底与第四绝缘层之间，遮光层在基底上的正投影包含第一沟道在基底上的正投影。

在一个实施例中，数据线的数量为多条，多条数据线沿第一方向依次间隔排布，第一沟道和第二导体化区域位于相邻的两条数据线之间。

在一个实施例中，阵列基板包括显示区以及位于显示区之外的边框区，数据线、第一有源层、栅线和像素电极均位于显示区，阵列基板还包括位于边框区的第一极、第二有源层、第二极和栅电极，第二有源层与第一有源层同层设置且材质相同，栅电极与栅线同层设置，第二有源层包括第三导体化区域、第四导体化区域以及位于第三导体化区域和第四导体化区域之间的第二沟道，第三导体化区域与第一极连接，第二极与第四导体化区域连接，第二沟道在基底上的正投影位于栅电极在基底上的正投影的范围内。

在一个实施例中，第一沟道的长度方位为1μm～3μm，第二沟道的长度范围为3μm～8μm。

在一个实施例中，

第一极与数据线同层设置，第一极具有朝向第二有源层一侧暴露的第二暴露表面，第三导体化区域与第二暴露表面的一部分搭接连接；或者，

第一极与数据线同层设置，阵列基板还包括位于边框区的转接极，第一绝缘层开设有第五过孔，第五过孔暴露第三导体化区域的至少部分表面以及第一极的至少部分表面，转接极通过第五过孔与第三导体化区域和第一极均连接。

作为本公开实施例的第二方面，本公开实施例提供一种阵列基板的制备方法，包括：

在基底的一侧形成数据线，数据线沿第二方向延伸；

在基底的形成有数据线的一侧形成第一有源层，第一有源层包括第一待导体化部分、第二待导体化部分以及位于第一待导体化部分和第二待导体化部分之间的第一沟道，数据线具有朝向第一有源层一侧暴露的第一暴露表面，第一待导体化部分与第一暴露表面的一部分搭接连接；

在第一有源层的背离基底的一侧形成第一绝缘层；

在第一绝缘层的背离基底的一侧形成栅线，栅线沿第一方向延伸，第一沟道在基底上的正投影位于栅线在基底上的正投影的范围内，第二方向与第一方向不平行；

采用离子注入工艺对第一待导体化部分和第二待导体化部分进行导体化，分别形成第一导体化区域和第二导体化区域；

在栅线的背离基底的一侧形成第二绝缘层；

在第二绝缘层的背离基底的一侧形成像素电极，像素电极与第二导体化区域连接。

作为本公开实施例的第三方面，本公开实施例提供一种显示面板，包括本公开实施例中的阵列基板，还包括彩膜基板，彩膜基板与阵列基板相对设置，像素电极朝向彩膜基板，显示面板还包括设置在阵列基板和彩膜基板之间的液晶。

作为本公开实施例的第四方面，本公开实施例提供一种显示装置，包括本公开实施例中的阵列基板或显示面板。

本公开实施例的技术方案，降低数据线与第一导体化区域之间的接触电阻，避免数据线与第一导体化区域由于导体化不足出现的接触电阻偏大、薄膜晶体管开启电流I_on偏低问题，使得薄膜晶体管具有较高的开启电流，提高了薄膜晶体管的性能。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本公开进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本公开的一些实施方式，而不应将其视为是对本公开范围的限制。

图1为本公开一实施例中阵列基板的局部平面示意图；

图2为图1所示阵列基板在一个实施例中的A-A截面示意图；

图3为图1所示阵列基板在另一个实施例中的A-A截面示意图；

图4为图3中B部分的放大示意图；

图5A为图1所示阵列基板在另一个实施例中的A-A截面示意图；

图5B为图5A中C部分的放大示意图；

图6为图3所示实施例中数据线与第一导体化区域的位置关系平面示意图；

图7为图5A所示实施例中数据线与第一导体化区域的位置关系平面示意图；

图8为图1所示阵列基板在另一个实施例中的截面示意图；

图9A为本公开另一实施例中阵列基板的截面示意图；

图9B为本公开另一实施例中阵列基板的截面示意图；

图10为本公开一实施例中阵列基板的平面示意图；

图11A为本公开一实施例中阵列基板的截面示意图；

图11B为本公开另一实施例中阵列基板的截面示意图；

图11C为本公开另一实施例中阵列基板的截面示意图；

图12为本公开一实施例中阵列基板的制备方法的流程示意图；

图13A为本公开一实施例阵列基板中在显示区形成缓冲层后的平面示意图；

图13B本公开一实施例中阵列基板的截面示意图；

图14A为本公开一实施例阵列基板中在显示区形成第一有源层后的平面示意图；

图14B本公开一实施例中阵列基板的截面示意图；

图15A为本公开一实施例阵列基板中显示区的离子掺杂工艺后的平面示意图；

图15B本公开一实施例中阵列基板的截面示意图；

图16A为本公开一实施例阵列基板中在显示区形成连接极后的平面示意图；

图16B本公开一实施例中阵列基板的截面示意图。

附图标记说明：

11、基底；121、数据线；13、缓冲层；141、第一导体化区域；142、第二导体化区域；143、第一沟道；15、第一绝缘层；161、栅线；162、栅电极；17、第二绝缘层；18、平坦层；19、像素电极；21、连接极；22、第三绝缘层；23、凸台；24、公共电极层；25、辅助遮挡线；26、第四绝缘层；27、遮光层；31、第一过孔；32、第二过孔；33、第三过孔；34、第四过孔；35、第五过孔；39、第九过孔；41、第一极；42、第二极；144、第三导体化区域；145、第四导体化区域；146；第二沟道。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本公开的精神或范围的情况下，可通过各种不同方式修改所描述的实施例，不同的实施例在不冲突的情况下可以任意结合。因此，附图和描述被认为本质上是示例性的而非限制性的。

相关技术中，VR LCD产品采用低温多晶硅(Low Temperature Poly-Silicon，LTPS)的生产工艺路线。随着产品升级，VR LCD产品中，阵列基板的显示区采用低温多晶氧化物(Low Temperature Polycrystalline Oxide，LTPO)薄膜晶体管，并逐渐将LTPO的生产工艺路线导入VR LCD的生产中。但是，LTPO的工艺路线复杂度更高，降低了产品良率、增大了成本。

图1为本公开一实施例中阵列基板的局部平面示意图，图2为图1所示阵列基板在一个实施例中的A-A截面示意图，图3为图1所示阵列基板在另一个实施例中的A-A截面示意图。在一个实施例中，如图1和图2所示，阵列基板包括基底11、数据线121、第一有源层、第一绝缘层15、栅线161、第二绝缘层17和像素电极19。

如图2和图3所示，数据线121位于基底11的一侧，数据线121沿第二方向Y延伸。第一有源层位于数据线121的背离基底11的一侧。第一有源层包括第一导体化区域141、第二导体化区域142和第一沟道143，第一沟道143位于第一导体化区域141和第二导体化区域142之间。

数据线121具有朝向第一有源层一侧暴露的第一暴露表面，第一导体化区域141与第一暴露表面的一部分搭接连接。第一暴露表面可以理解为，在沉积第一有源材料薄膜时，数据线121暴露的表面。沉积第一有源材料薄膜后，第一有源材料薄膜与第一暴露表面的全部搭接连接；对有源材料薄膜进行图案化处理形成第一有源层后，第一暴露表面上的部分第一有源材料薄膜被去除，使得第一导体化区域141与第一暴露表面的一部分搭接连接。

第一绝缘层15位于第一有源层的背离基底11的一侧。

栅线161位于第一绝缘层15的背离基底11的一侧，栅线161沿第一方向延伸。其中，第二方向与第一方向不平行。示例性地，第二方向与第一方向垂直。第一沟道143在基底11上的正投影位于栅线161在基底11上的正投影的范围内。

第二绝缘层17位于栅线161的背离基底11的一侧。

像素电极19位于第二绝缘层17的背离基底11的一侧，像素电极19与第二导体化区域142连接。

示例性地，阵列基板还可以包括平坦层18，平坦层18位于第二绝缘层17和像素电极19之间。

示例性地，数据线121中与第一导体化区域141接触的部分可以为源电极，栅线161中与第一沟道143对应的部分可以为栅电极162，像素电极19中与第二导体化区域142接触的部分可以为漏电极，从而，源电极、栅电极162、漏电极和有源层组成薄膜晶体管。

图4为图3中B部分的放大示意图。如图4所示，对第一有源层进行导体化后，存在导体化区域的上表面部分(即靠近上表面的部分)导体化充分，而下表面部分(靠近下表面的部分)导体化不足的问题。例如，第一导体化区域141的上表面部分(即靠近上表面的部分)141a导体化充分，而第一导体化区域141的下表面部分(靠近下表面的部分)141b导体化不足的问题。

如果第一导体化区域141与第一暴露表面的全部搭接连接，将会使得第一暴露表面仅与第一导体化区域141下表面部分141b搭接连接。第一导体化区域141的下表面部分141b导体化不足，使得第一导体化区域141与数据线121接触电阻偏大，导致薄膜晶体管的开启电流I_on偏低，影响薄膜晶体管的性能。

本公开实施例中，数据线121具有朝向第一有源层一侧暴露的第一暴露表面，第一导体化区域141与第一暴露表面的一部分搭接连接，如图2和图3所示。这样的结构，使得第一暴露表面不仅与第一导体化区域141的下表面部分141b接触连接，而且与第一导体化区域141的上表面部分141a接触连接。即使第一导体化区域141的下表面部分141b存在导体化不足的问题，第一暴露表面与第一导体化区域141的上表面部分141a的接触连接，可以使得数据线121与第一导体化区域141保持良好的电接触，降低数据线121与第一导体化区域141之间的接触电阻，避免数据线121与第一导体化区域141由于导体化不足出现的接触电阻偏大、薄膜晶体管开启电流I_on偏低问题，使得薄膜晶体管具有较高的开启电流，提高了薄膜晶体管的性能。

本公开实施例的阵列基板，第一导体化区域141直接与数据线121的第一暴露表面搭接连接，不再需要使用金属转接层来转接连接；并且像素电极19与第二导体化区域142直接连接，减少了漏电极金属层。这样的结构，减少了不透光金属图案，提高了阵列基板的开口率和透过率。

示例性地，基底11的材质可以包括玻璃，例如，基底11的材质为玻璃。示例性地，基底11的材质可以包括有机材料，例如，基底11的材质可以为聚酰亚胺(PI)。

示例性地，数据线121的宽度可以为0.5μm～2μm(包括端点值)。例如，数据线121的宽度可以为0.5μm、1μm、1.5μm或2μm。

在一个实施例中，如图2所示，第一有源层设置在数据线121的背离基底11的一侧，第一有源层与数据线121之间无绝缘层。数据线121的背离基底11的表面均为第一暴露表面。

在一个实施例中，如图3所示，阵列基板还可以包括缓冲层13，缓冲层13位于数据线121和第一有源层之间。缓冲层13开设有第一过孔31，第一过孔31在基底11上的正投影与数据线121在基底11上的正投影至少部分交叠。数据线121通过第一过孔31暴露的表面为第一暴露表面。第一导体化区域141搭接在第一暴露表面的部分表面上，从而，第一导体化区域141与第一暴露表面的一部分搭接连接。

图5A为图1所示阵列基板在另一个实施例中的A-A截面示意图，图5B为图5A中C部分的放大示意图。在一个实施例中，如图5A和图5B所示，第一导体化区域141开设有贯穿第一有源层材料的第二过孔32，第二过孔32在基底11上的正投影与第一暴露表面在基底11上的正投影部分交叠，使得第一暴露表面的部分表面通过第二过孔32暴露，进而使得第一导体化区域141与第一暴露表面的一部分搭接连接。从图5B中可以看出，第一暴露表面不仅与第一导体化区域141的下表面部分141b接触连接，而且与第一导体化区域141的上表面部分141a接触连接。即使第一导体化区域141的下表面部分141b存在导体化不足的问题，第一暴露表面与第一导体化区域141的上表面部分141a的接触连接，可以使得数据线121与第一导体化区域141保持良好的电接触，降低了数据线121与第一导体化区域141之间的接触电阻。

图6为图3所示实施例中数据线与第一导体化区域的位置关系平面示意图，图7为图5A所示实施例中数据线与第一导体化区域的位置关系平面示意图。在图3和图5A所示实施例中，沉积的第一有源材料薄膜与第一暴露表面的全部搭接连接。在图3所示实施例中，在对第一有源材料薄膜进行图案化处理中，去除第一有源层之外的第一有源材料，如图6所示，使得第一导体化区域141与第一暴露表面的一部分搭接连接。在图5A所示实施例中，在对第一有源材料薄膜进行图案化处理中，不仅去除第一有源层之外的第一有源材料，而且在第一导体化区域141去除部分材料来形成贯穿第一导体化区域141的第二过孔32，如图7所示，第二过孔32的设置使得第一导体化区域141与第一暴露表面的一部分搭接连接。因此，图3和图5A实施例中形成第一有源层所采用的掩膜是不相同的。

在一个实施例中，如图2、图3和图5A所示，第一导体化区域141包括沿第一导体化区域141与第一暴露表面的搭接边界的侧壁，侧壁的坡度角β小于90°。如图4和图5B所示，将侧壁的坡度角β设置为小于90°，使得侧壁位置的第一有源层材料厚度较小，有利于侧壁位置的第一有源层材料的完全导体化。从而，当存在导体化不足问题时，侧壁位置第一有源层材料的完全导体化可以进一步增大第一暴露表面与第一导体化区域141的接触面积，降低数据线121与第一导体化区域141的接触电阻，提高薄膜晶体管的性能。

示例性地，侧壁的坡度角β可以小于90°的任意值，例如坡度角β可以为30°、45°或60°。

在一个实施例中，第一绝缘层15的厚度可以为100埃米～2000埃米，第一绝缘层15的具体厚度可以根据实际需要设置。

在一个实施例中，第一有源层的材料包括氧化物。示例性地，第一有源层的材料可以包括铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)或铟锌氧化物(Indium ZincOxide，IZO)等。氧化物材质的第一有源层具有较高的透过率，这样的第一有源层，可以提高产品的透过率。

示例性地，第一有源层的材料可以包括高迁移率、高光稳定性的氧化物材料，例如，第一有源层的材料可以包括掺杂稀土元素的氧化物半导体。高光稳定性的氧化物材料受光照影响比较小，高光稳定性氧化物作为有源层的薄膜晶体管，在受到光照后，其负偏比较小，负偏一般小于1V。本公开实施例的第一有源层，受光照影响比较小，可以不设置遮光层27。

图8为图1所示阵列基板在另一个实施例中的截面示意图。在一个实施例中，如图8所示，像素电极19通过贯穿平坦层18、第二绝缘层17和第一绝缘层15的过孔与第二导体化区域142连接。

在一个实施例中，如图2和图3所示，阵列基板还可以包括连接极21，连接极21与第二导体化区域142连接，像素电极19与连接极21连接，从而，像素电极19通过连接极21与第二导体化区域142连接。连接极21位于第二绝缘层17与平坦层18之间。第二绝缘层17开设有贯穿第二绝缘层17和第一绝缘层15的第三过孔33，第三过孔33暴露第二导体化区域142的至少部分表面。连接极21通过第三过孔33与第二导体化区域142连接。平坦层18开设有第四过孔34，第四过孔34暴露连接极21的至少部分表面，像素电极19通过第四过孔34与连接极21连接。

在一个实施例中，连接极21的材质可以包括透明导电材料。采用透明导电材料的连接极21不会遮挡光线，从而可以提高产品的开口率和透过率。

示例性地，透明导电材料可以为氧化铟锡(ITO)或氧化铟锌(IZO)等，连接极21的材质可以包括ITO、IZO中的至少一种。

在一个实施例中，如图2和图3所示，第四过孔34在基底11上的正投影位于栅线161在基底11上的正投影的范围内。阵列基板还可以包括第三绝缘层22和凸台23。第三绝缘层22位于像素电极19的背离基底11的一侧。凸台23位于第三绝缘层22的背离基底11的一侧，凸台23在基底11上的正投影位于第四过孔34在基底11上的正投影的范围内。

需要说明的是，在LCD中，凸台23可以用于支撑彩膜基板上的主隔垫物，保持LCD的盒厚。将第四过孔34在基底11上的正投影设置为位于栅线161在基底11上的正投影的范围内，凸台23在基底11上的正投影设置为位于第四过孔34在基底11上的正投影的范围内，这就使得凸台23在基底11上的正投影位于栅线161在基底11上的正投影的范围内，避免凸台23影响产品的开口率。

将第四过孔34在基底11上的正投影设置为位于栅线161在基底11上的正投影的范围内，可以防止第四过孔34漏光。

另外，第四过孔34位置为凹坑位置，如果凸台23位于第四过孔34之外的位置，第四过孔34位置的凹坑会影响阵列基板上表面的平整性，进而影响配向膜的平整性，影响液晶配向。在形成凸台23过程中，用于形成凸台23的材料可以填充第四过孔34位置的凹坑，进而在填充后的凹坑上方形成凸台23，这就使得凸台23被凸台23材料支撑，可以增加凸台23的稳定性。并且，凸台23位于第四过孔34位置，可以避免第四过孔34位置的凹坑对阵列基板上表面的平整性造成影响，可以提高阵列基板上表面的平整性，进而提高配向膜的平整性，有利于液晶配向。

在一个实施例中，如图1所示，阵列基板可以包括多条数据线121和多条栅线161，多条数据线121沿第一方向依次间隔排布，多条栅线161沿第二方向依次间隔排布。各条数据线121与各条栅线161相互交叉限定出多个子像素区域。第一有源层与一个子像素区域对应，可以将与第一有源层对应的子像素区域叫做本子像素区域。示例性地，如图1所示，第一有源层从数据线121跨过与本子像素区域101a相邻的子像素区域101b后延伸至本子像素区域101a，也就是说，第一导体化区域141跨过与本子像素区域相邻的子像素区域101b，第二导体化区域142位于本子像素区域101a。

在一个实施例中，如图1所示，第一沟道143和第二导体化区域142位于相邻的两条数据线121之间。将第一沟道143设置在相邻的两条数据线121之间，可以避免第一沟道143被夹设在数据线121与栅线161之间，降低数据线121信号第一沟道143的串扰，提升薄膜晶体管的性能。

在一个实施例中，如图1所示，第四过孔34位于相邻两条数据线121之间。

在一个实施例中，平坦层18的材料可以包括有机材料，例如平坦层18的材料可以包括有机树脂材料或者光刻胶等。

在一个实施例中，凸台23的材料可以包括有机材料，例如平坦层18的材料可以包括有机树脂材料或者光刻胶等。

在一个实施例中，如图2和图3所示，阵列基板还可以包括第三绝缘层22和辅助遮挡线25。第三绝缘层22位于像素电极19的背离基底11的一侧。辅助遮挡线25位于第三绝缘层22的背离基底11的一侧。辅助遮挡线25在基底11上的正投影位于所数据线121在基底11上的正投影范围内。辅助遮挡线25的材料可以为不透光的导电材料。

相关技术中，对于LCD产品，在彩膜基板上设置黑矩阵来遮挡光线避免像素之间的串色。彩膜基板上的黑矩阵相对于阵列基板来说距离背光更远，防止串色的效果有限。本公开实施例的阵列基板，在阵列基板上设置辅助遮挡线25，辅助遮挡线25相对于黑矩阵距离背光更近，可以更好地遮挡光线，改善相邻像素之间的串色，提高显示效果。

在一个实施例中，如图2和图3所示，阵列基板还包括公共电极层24。公共电极层24位于第三绝缘层22的背离基底11的一侧，公共电极层24与辅助遮挡线25接触连接。将辅助遮挡线25设置为与公共电极层24连接，使得辅助遮挡线25可以连接公共电极信号，避免辅助遮挡线25处于浮动状态导致的不稳定；并且，将辅助遮挡线25与公共电极层24连接，可以避免辅助遮挡线25避让公共电极层24，可以将辅助遮挡线25和公共电极层24同时设置在第三绝缘层22的上表面上，简化制程工艺。

在一个实施例中，如图2和图3所示，辅助遮挡线25在基底11上的正投影位于公共电极层24在基底11上的正投影的范围内。如图2所示，辅助遮挡线25可以设置在第三绝缘层22的背离基底11的一侧，公共电极层24设置在辅助遮挡线25的背离基底11的一侧。在另一个实施例中，如图3所示，公共电极层24可以设置在第三绝缘层22的背离基底11的一侧，辅助遮挡线25设置在公共电极层24的背离基底11的一侧。

图9A为本公开另一实施例中阵列基板的截面示意图。在一个实施例中，如图9A所示，阵列基板还可以包括第四绝缘层26和遮光层27，第四绝缘层26位于基底11和数据线121之间。遮光层27位于基底11与第四绝缘层26之间。遮光层27在基底11上的正投影包含第一沟道143在基底11上的正投影。

图9B为本公开另一实施例中阵列基板的截面示意图。在一个实施例中，如图9B所示，阵列基板还可以包括第四绝缘层26和遮光层27，第四绝缘层26位于缓冲层13和有源层之间。遮光层27位于缓冲层13和第四绝缘层26之间。遮光层27在基底11上的正投影包含第一沟道143在基底11上的正投影。第一过孔31开设在第四绝缘层26上并贯穿第四绝缘层26和缓冲层13，第一导体化区域141通过第一过孔31与第一暴露表面的一部分搭接连接。

通过设置遮光层27，可以提升对第一沟道143的遮光效果，避免第一沟道143受到光照产生负偏，进一步提升薄膜晶体管的性能。

对于超高PPI的产品，例如1500PPI以上的产品，如果将遮光层27与数据线121同层设置，遮光层27与数据线121之间距离较小，无法满足工艺需求。通过将遮光层27与数据线121设置在不同层，不仅可以满足超高PPI的需求，而且可以满足工艺需求。

图10为本公开一实施例中阵列基板的平面示意图。图11A为本公开一实施例中阵列基板的截面示意图，图11B为本公开另一实施例中阵列基板的截面示意图，图11C为本公开另一实施例中阵列基板的截面示意图。

在一个实施例中，如图10所示，阵列基板包括显示区101和位于显示区之外的边框区102。数据线121、第一有源层、栅线161、像素电极19和公共电极层24均位于显示区。

阵列基板还包括位于边框区102的第二薄膜晶体管，第二薄膜晶体管可以包括第一极41、第二有源层、第二极42和栅电极162。第一极41和第二极42中的一个可以为源电极，另一个可以为漏电极。

示例性地，第二有源层与第一有源层同层设置，第二有源层与第一有源层同时形成，第二有源层与第一有源层的材质相同。栅电极162与栅线161同层设置。第二有源层包括第三导体化区域144、第四导体化区域145以及位于第三导体化区域144和第四导体化区域145之间的第二沟道146。第三导体化区域144与第一极41连接，第二极42与第四导体化区域145连接。第二沟道146在基底11上的正投影位于栅电极162在基底11上的正投影的范围内。

示例性地，第一沟道的长度范围为1μm～3μm，第二沟道的长度范围为3μm～8μm。需要说明的是，沟道的长度为都到两侧的导体化区域之间的距离，亦即，沟道的长度为沟道在两侧的导体化区域通过沟道导通方向上的尺寸。例如，第一沟道的长度为第一导体化区域与第二导体化区域通过第一沟道导通方向上的尺寸，第二沟道的长度为第三导体化区域与第四导体化区域之间的距离。在图11A中，第一沟道的长度为d1，第二沟道的长度为d2。

在一个实施例中，如图11A和图11B所示，第一极41与数据线121同层设置。示例性地，第二极42位于第二绝缘层17和平坦层18之间，如图11A所示。第二极42通过贯穿第二绝缘层17和第一绝缘层15的第九过孔39与第四导体化区域145连接。示例性地，第二极42可以位于第一绝缘层15和第二绝缘层17之间，如图11B所示。第二极42通过贯穿第一绝缘层15的过孔与第四导体化区域145连接。第二极42可以在导体化工艺后形成。

在一个实施例中，如图11A所示，第一极41具有朝向第二有源层一侧暴露的第二暴露表面，第三导体化区域144与第二暴露表面的一部分搭接连接。示例性地，如图11A所示，在阵列基板包括缓冲层13的情况下，缓冲层13还开设有第五过孔35，第一极41通过第五过孔35暴露的表面为第二暴露表面。

在一个实施例中，如图11B所示，阵列基板还包括位于边框区的转接极163。示例性地，转接极163位于第一绝缘层15和第二绝缘层17之间。第一绝缘层15开设有第六过孔36，第六过孔36暴露第三导体化区域144的至少部分表面以及第一极41的至少部分表面。转接极163通过第六过孔36与第三导体化区域144和第一极41均连接，从而，第三导体化区域144通过转接极与第一极41连接。示例性地，如图11B所示，在阵列基板包括缓冲层13的情况下，第六过孔36贯穿第一绝缘层15和缓冲层13。示例性地，转接极163可以位于第二绝缘层17和平坦层18之间，第六过孔36可以贯穿平坦层18、第二绝缘层17、第一绝缘层15和缓冲层13将第三导体化区域144和第一极41连接。

位于边框区的第二薄膜晶体管通常用于栅驱动电路(GOA电路)，在GOA电路中，薄膜晶体管承受的电压与电流高于显示区中的薄膜晶体管。在本公开实施例中，边框区中的第二薄膜晶体管的第一极41和第二极42的材料可以均采用导电金属材料，如银(Ag)、铜(Cu)、铝(Al)、钛(Ti)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Ti/Al/Ti等。这样就可以增强第二薄膜晶体管的耐压能力，满足GOA电路的需求。

在图11B所示实施例中，采用转接极实现第三导体化区域144与第一极41的连接，转接极与第三导体化区域144的上表面搭接连接，可以减小第三导体化区域144与第一极41之间的接触电阻，提升第二薄膜晶体管的性能，避免第二有源层导体化不足导致的第三导体化区域144与第一极41接触电阻偏大的风险。

图11C为本公开另一实施例中阵列基板的截面示意图。在一个实施例中，第二有源层与第一有源层同层设置。栅电极162与栅线161同层设置。第一极41和/或第二极42位于第二绝缘层17和平坦层18之间。第一极41和第二极42的材料可以均采用导电金属材料，如银(Ag)、铜(Cu)、铝(Al)、钛(Ti)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Ti/Al/Ti等。示例性地，第一极41和第二极42可以与连接极21同层设置且材料相同。第一极41通过贯穿第二绝缘层17和第一绝缘层15的第七过孔与第三导体化区域144连接，第二极42通过贯穿第二绝缘层17和第一绝缘层15的第八过孔与第四导体化区域145连接。

本公开实施例的阵列基板中，与子像素区域对应的薄膜晶体管的有源层采用氧化物材料，GOA电路中的薄膜晶体管的有源层采用氧化物材料。

需要说明的是，GOA电路中薄膜晶体管的第二沟道146的长度通常大于显示区中薄膜晶体管的第一沟道143的长度，例如，第二沟道146的长度L2>4μm，第一沟道143的长度L1<2.5μm。GOA电路中薄膜晶体管可以叫做长沟道薄膜晶体管，显示区中薄膜晶体管可以叫做短沟道薄膜晶体管。

相关技术中，对于顶栅结构的薄膜晶体管，将有源层与栅电极之间的栅绝缘层(在本公开实施例中为第一绝缘层15)图案化为与栅电极的宽度相同；采用等离子扩散工艺对导体化区域进行导体化，例如采用H(氢)离子等元素的扩散实现导体化区域的导体化；并且，在栅电极上形成层间绝缘层(在本公开实施例中为第二绝缘层17)后，对层间绝缘层进行高温退火来激活导体化区域。但是H元素相对原子质量偏低，易扩散，导致实际获得的沟道长度与预设的沟道长度变化量△L偏大，不利于短沟道薄膜晶体管器件的形成。

本公开实施例还提供一种阵列基板的制备方法。图12为本公开一实施例中阵列基板的制备方法的流程示意图。在一种实施例中，阵列基板的制备方法可以包括：

在步骤S11中，在基底11的一侧形成数据线121。数据线121沿第二方向延伸。

在步骤S12中，在基底11的形成有数据线121的一侧形成第一有源层。第一有源层包括第一待导体化部分、第二待导体化部分以及位于第一待导体化部分和第二待导体化部分之间的第一沟道143，数据线121具有朝向第一有源层一侧暴露的第一暴露表面，第一待导体化部分与第一暴露表面的一部分搭接连接。

在步骤S13中，在第一有源层的背离基底11的一侧形成第一绝缘层15。

在步骤S14中，在第一绝缘层15的背离基底11的一侧形成栅线161。栅线161沿第一方向延伸，第一沟道143在基底11上的正投影位于栅线161在基底11上的正投影的范围内，第二方向与第一方向不平行。

在步骤S15中，采用离子注入工艺对第一待导体化部分和第二待导体化部分进行导体化，分别形成第一导体化区域141和第二导体化区域142。

在步骤S16中，在栅线161的背离基底11的一侧形成第二绝缘层17。

在步骤S17中，在第二绝缘层17的背离基底11的一侧形成像素电极19，像素电极19与第二导体化区域142连接。

本公开实施例的阵列基板的制备方法，保留第一绝缘层15，也就是说，有源层被第一绝缘层15覆盖，采用离子掺杂工艺对第一待导体化部分和第二待导体化部分进行导体化，可以减少膜层氧的扩散，进一步提升短沟道的效果，有利于短沟道薄膜晶体管器件的形成。

示例性地，离子注入工艺可以为重离子注入工艺，例如，可以采用硼离子注入或者磷离子注入。

示例性地，第一有源层的材料可以包括高迁移率、高光稳定性的氧化物材料，例如，第一有源层的材料可以包括掺杂稀土元素的氧化物半导体。示例性地，第一有源层可以为氧化物材料，第一有源层的材料的迁移率大于20厘米²/(伏·秒)。第一有源层的材料光稳定性可以采用NBTIS值来表示，例如，第一有源层的薄膜晶体管在2小时内的负偏小于2V，测试条件为：光照温度为65℃～75℃，光照强度为6000尼特～30000尼特，栅电极电压20V～30V。本公开实施例，利用高迁移率材料的高迁移率和离子掺杂工艺来确保薄膜晶体管的充电率，不再需要采用第二绝缘层17的高温退火来激活第一有源层的导体化区域，因此，可以取消第二绝缘层17的高温退火工艺，进一步简化工艺。

下面通过图11A所示阵列基板的制备过程进一步说明本公开实施例的技术方案。可以理解的是，本文中所说的“图案化”，当图案化的材质为无机材质或金属时，“图案化”包括涂覆光刻胶、掩膜曝光、显影、刻蚀、剥离光刻胶等工艺，当图案化的材质为有机材质时，“图案化”包括掩模曝光、显影等工艺，本文中所说的蒸镀、沉积、涂覆、涂布等均是相关技术中成熟的制备工艺。

在步骤S11中，在基底11的一侧形成数据线121。示例性地，该步骤可以包括：在基底11的一侧形成多条位于显示区的数据线121以及位于边框区的第一极41，数据线121沿第二方向Y延伸，多条数据线121沿第一方向X依次间隔排布，如图13A和图13B所示，图13A为本公开一实施例阵列基板中在显示区形成缓冲层后的平面示意图，图13B本公开一实施例中阵列基板的截面示意图，其中，图13B中的显示区为图13A中的A-A截面示意图。示例性地，数据线121的宽度为0.5μm～2μm。数据线121和第一极41的宽度可以根据需要设置。

在步骤S12中，在基底11的形成有数据线121的一侧形成第一有源层。示例性地，该步骤可以包括：步骤S121，在基底11的形成有数据线121的一侧形成缓冲层13；步骤S122，在缓冲层13的背离基底11的一侧形成第一有源层。

在步骤S121中，在基底11的形成有数据线121的一侧形成缓冲层13，缓冲层13开设有位于显示区的第一过孔31和位于边框区的第五过孔35。第一过孔31暴露数据线121的至少部分表面，数据线121通过第一过孔31暴露的表面为第一暴露表面，如图13A和图13B所示。示例性地，第五过孔35暴露第一极41的至少部分表面，第一极41通过第五过孔35暴露的表面为第二暴露表面。

在步骤S122中，在缓冲层13的背离基底11的一侧形成位于显示区的第一有源层和位于边框区的第二有源层，如图14A和图14B所示，图14A为本公开一实施例阵列基板中在显示区形成第一有源层后的平面示意图，图14B本公开一实施例中阵列基板的截面示意图，其中，图14B中的显示区为图14A中的A-A截面示意图。第一有源层包括第一待导体化部分141’、第二待导体化部分142’以及位于第一待导体化部分141’和第二待导体化部分142’之间的第一沟道143，第一待导体化部分与第一暴露表面的一部分搭接连接。第二有源层包括第三待导体化部分、第四待导体化部分以及位于第三待导体化部分和第四待导体化部分之间的第二沟道146，第三待导体化部分与第二暴露表面的一部分搭接连接。

在步骤S13中，在第一有源层的背离基底11的一侧形成第一绝缘层15。第一绝缘层15的厚度范围为100埃米～2000埃米。

在步骤S14中，在第一绝缘层15的背离基底11的一侧形成多条栅线161。栅线161沿第一方向延伸，第一沟道143在基底11上的正投影位于栅线161在基底11上的正投影的范围内，第二方向与第一方向不平行；多条栅线161沿第二方向Y依次间隔排布，如图15A和图15B所示，图15A为本公开一实施例阵列基板中显示区的离子掺杂工艺后的平面示意图，图15B本公开一实施例中阵列基板的截面示意图，其中，图15B中的显示区为图15A中的A-A截面示意图。示例性地，在形成栅线161的同时，还形成位于边框区的栅电极162。

在步骤S15中，采用离子注入工艺对第一待导体化部分、第二待导体化部分、第三待导体化部分、第四待导体化部分进行导体化，分别形成第一导体化区域141、第二导体化区域142、第三导体化区域144和第四导体化区域145，如图15B所示。

在步骤S16中，在栅线161的背离基底11的一侧形成第二绝缘层17。第二绝缘层17开设有贯穿第二绝缘层17和第一绝缘层15的第三过孔33和第九过孔39，第三过孔33暴露第二导体化区域142的部分表面，第九过孔39暴露第四导体化区域145的部分表面，如图16A和图16B所示，图16A为本公开一实施例阵列基板中在显示区形成连接极21后的平面示意图，图16B本公开一实施例中阵列基板的截面示意图，其中，图16B中的显示区为图16A中的A-A截面示意图。

在步骤S17中，在第二绝缘层17的背离基底11的一侧形成像素电极19，可以包括：步骤S171：在第二绝缘层17的背离基底11的一侧形成位于显示区的连接极21和位于边框区的第二极42；步骤S172：在连接极21和第二极42的背离基底11的一侧形成平坦层18；步骤173：在平坦层18的背离基底11的一侧形成像素电极19。

在步骤S171中，在第二绝缘层17的背离基底11的一侧形成位于显示区的连接极21和位于边框区的第二极42，连接极21通过第三过孔33与第二导体化区域142连接，第二极42通过第九过孔39与第四导体化区域145连接，如图16A和图16B所示。

在步骤S172中，在连接极21和第二极42的背离基底11的一侧形成平坦层18，平坦层18设置有第四过孔34，第四过孔34暴露连接极21的部分表面，如图3和图11A所示。

在步骤S173中，在平坦层18的背离基底11的一侧形成像素电极19，像素电极19通过第四过孔34与连接极21连接，从而，像素电极19通过连接极21与第二导体化区域142连接，如图3和图11A所示。

在示例性实施例中，第一绝缘层15、第二绝缘层17、第三绝缘层22、第四绝缘层26、缓冲层13可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。缓冲(Buffer)层，用于提高基底11的抗水氧能力，第一绝缘层15可以称为栅绝缘(GI)层，第二绝缘层17可以称为层间绝缘(ILD)层。栅电极162、源电极、漏电极、数据线121、栅线161可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)、钛(Ti)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Ti/Al/Ti等。

本公开实施例还提供一种显示面板，显示面板可以包括本公开任一实施例中的阵列基板，还可以包括彩膜基板，彩膜基板与阵列基板相对设置。阵列基板的像素电极19朝向彩膜基板。彩膜基板包括第二基底，第二基底的朝向阵列基板的一侧设置有黑矩阵。彩膜基板还可以包括位于各子像素区域的彩膜，黑矩阵可以位于相邻的彩膜之间。栅线161和数据线121在基底11上的正投影位于黑矩阵在基底11上的正投影的范围内。

示例性地，辅助遮挡线25在基底11上的正投影位于黑矩阵在基底11上的正投影的范围内。

示例性地，显示面板还可以包括位于阵列基板和彩膜基板之间的液晶。

本公开实施例还提供一种显示装置，显示装置可以包括本公开任一实施例中的阵列基板或者包括本公开实施例中的显示面板。

显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

显示装置可以应用于VR或AR场景中。

在本说明书的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者多个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。

在本公开中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

上文的公开提供了许多不同的实施方式或例子用来实现本公开的不同结构。为了简化本公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本公开。此外，本公开可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。

以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (17)

1.一种阵列基板，其特征在于，包括：

基底；

数据线，位于所述基底的一侧，所述数据线沿第二方向延伸；

第一有源层，位于所述数据线的背离所述基底的一侧，所述第一有源层包括第一导体化区域、第二导体化区域以及位于所述第一导体化区域和所述第二导体化区域之间的第一沟道，所述数据线具有朝向所述第一有源层一侧暴露的第一暴露表面，所述第一导体化区域与所述第一暴露表面的一部分搭接连接；

第一绝缘层，位于所述第一有源层的背离所述基底的一侧；

栅线，位于所述第一绝缘层的背离所述基底的一侧，所述栅线沿第一方向延伸，所述第一沟道在所述基底上的正投影位于所述栅线在所述基底上的正投影的范围内，所述第二方向与所述第一方向不平行；

第二绝缘层，位于所述栅线的背离所述基底的一侧；

像素电极，位于所述第二绝缘层的背离所述基底的一侧，所述像素电极与所述第二导体化区域连接。

2.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括缓冲层，所述缓冲层位于所述数据线和所述第一有源层之间，所述缓冲层开设有第一过孔，所述第一暴露表面为所述数据线通过所述第一过孔暴露的表面。

3.根据权利要求2所述的阵列基板，其特征在于，所述第一导体化区域开设有贯穿所述第一有源层材料的第二过孔，所述第二过孔在所述基底上的正投影与所述第一暴露表面在所述基底上的正投影部分交叠。

4.根据权利要求1所述的阵列基板，其特征在于，所述第一导体化区域包括沿所述第一导体化区域与所述第一暴露表面的搭接边界的侧壁，所述侧壁的坡度角小于90°。

5.根据权利要求1-4中任一项所述的阵列基板，其特征在于，还包括平坦层和连接极，所述平坦层位于所述第二绝缘层和像素电极之间，所述连接极位于所述第二绝缘层与所述平坦层之间，所述第二绝缘层开设有贯穿所述第二绝缘层和所述第一绝缘层的第三过孔，所述连接极通过所述第三过孔与所述第二导体化区域连接；所述平坦层开设有第四过孔，所述像素电极通过所述第四过孔与所述连接极连接。

6.根据权利要求5所述的阵列基板，其特征在于，所述第四过孔在所述基底上的正投影位于所述栅线在所述基底上的正投影的范围内；所述阵列基板还包括第三绝缘层和凸台，所述第三绝缘层位于所述像素电极的背离所述基底的一侧，所述凸台位于所述第三绝缘层的背离所述基底的一侧，所述凸台在所述基底上的正投影位于所述第四过孔在所述基底上的正投影的范围内。

7.根据权利要求5所述的阵列基板，其特征在于，还包括第三绝缘层和辅助遮挡线，所述第三绝缘层位于所述像素电极的背离所述基底的一侧，所述辅助遮挡线位于所述第三绝缘层的背离所述基底的一侧，所述辅助遮挡线在所述基底上的正投影位于所数据线在所述基底上的正投影范围内。

8.根据权利要求7所述的阵列基板，其特征在于，还包括公共电极层，所述公共电极层位于所述第三绝缘层的背离所述基底的一侧，所述公共电极层与所述辅助遮挡线接触连接。

9.根据权利要求5所述的阵列基板，其特征在于，所述第一有源层的材质包括氧化物；和/或，所述连接极的材质包括透明导电材料。

10.根据权利要求1所述的阵列基板，其特征在于，还包括第四绝缘层和遮光层，所述第四绝缘层位于所述基底和所述数据线之间，所述遮光层位于所述基底与所述第四绝缘层之间，所述遮光层在所述基底上的正投影包含所述第一沟道在所述基底上的正投影。

11.根据权利要求1所述的阵列基板，其特征在于，所述数据线的数量为多条，多条所述数据线沿所述第一方向依次间隔排布，所述第一沟道和所述第二导体化区域位于相邻的两条所述数据线之间。

12.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板包括显示区以及位于所述显示区之外的边框区，所述数据线、所述第一有源层、所述栅线和所述像素电极均位于所述显示区，所述阵列基板还包括位于所述边框区的第一极、第二有源层、第二极和栅电极，所述第二有源层与所述第一有源层同层设置且材质相同，所述栅电极与所述栅线同层设置，所述第二有源层包括第三导体化区域、第四导体化区域以及位于所述第三导体化区域和所述第四导体化区域之间的第二沟道，所述第三导体化区域与所述第一极连接，所述第二极与所述第四导体化区域连接，所述第二沟道在所述基底上的正投影位于所述栅电极在所述基底上的正投影的范围内。

13.根据权利要求12所述的阵列基板，其特征在于，所述第一沟道的长度方位为1μm～3μm，所述第二沟道的长度范围为3μm～8μm。

14.根据权利要求12所述的阵列基板，其特征在于，

所述第一极与所述数据线同层设置，所述第一极具有朝向所述第二有源层一侧暴露的第二暴露表面，所述第三导体化区域与所述第二暴露表面的一部分搭接连接；或者，

所述第一极与所述数据线同层设置，所述阵列基板还包括位于所述边框区的转接极，所述第一绝缘层开设有第五过孔，所述第五过孔暴露所述第三导体化区域的至少部分表面以及所述第一极的至少部分表面，所述转接极通过所述第五过孔与所述第三导体化区域和所述第一极均连接。

15.一种阵列基板的制备方法，其特征在于，包括：

在基底的一侧形成数据线，所述数据线沿第二方向延伸；

在所述基底的形成有所述数据线的一侧形成第一有源层，所述第一有源层包括第一待导体化部分、第二待导体化部分以及位于所述第一待导体化部分和所述第二待导体化部分之间的第一沟道，所述数据线具有朝向所述第一有源层一侧暴露的第一暴露表面，所述第一待导体化部分与所述第一暴露表面的一部分搭接连接；

在所述第一有源层的背离所述基底的一侧形成第一绝缘层；

在所述第一绝缘层的背离所述基底的一侧形成栅线，所述栅线沿第一方向延伸，所述第一沟道在所述基底上的正投影位于所述栅线在所述基底上的正投影的范围内，所述第二方向与所述第一方向不平行；

采用离子注入工艺对所述第一待导体化部分和所述第二待导体化部分进行导体化，分别形成第一导体化区域和第二导体化区域；

在所述栅线的背离所述基底的一侧形成第二绝缘层；

在所述第二绝缘层的背离所述基底的一侧形成像素电极，所述像素电极与所述第二导体化区域连接。

16.一种显示面板，其特征在于，包括权利要求1-14中任一项所述的阵列基板，还包括彩膜基板，所述彩膜基板与所述阵列基板相对设置，所述像素电极朝向所述彩膜基板，所述显示面板还包括设置在所述阵列基板和所述彩膜基板之间的液晶。

17.一种显示装置，其特征在于，包括权利要求1-14中任一项所述的阵列基板或者包括权利要求16所述的显示面板。