CN118176578A - 半导体封装体 - Google Patents
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Abstract
一种半导体封装体，包含：裸片焊盘；半导体装置，其配置在所述裸片焊盘之上，并具有：芯片，其具有主面；主面电极，其配置在所述主面之上；端子电极，其配置在所述主面电极之上；以及密封绝缘体，其包含第一基质树脂和多个第一填料，并以使所述端子电极的一部分露出的方式在所述主面之上覆盖所述端子电极的周围；封装体主体，其包含第二基质树脂和多个第二填料，并以覆盖所述密封绝缘体的方式密封所述裸片焊盘和所述半导体装置。
Description
技术领域
本申请主张基于在2021年11月5日提交给日本专利局的日本特愿2021-181321号的优先权，本申请的全部公开通过引用而汇入其中。本公开涉及半导体封装体。
背景技术
专利文献1公开了一种包含半导体基板、电极以及保护层的半导体装置。电极配置在半导体基板之上。保护层具有包含无机保护层和有机保护层的层叠构造，并覆盖电极。
现有技术文献
专利文献
专利文献1：美国专利申请公开第2019/0080976号说明书
发明内容
发明要解决的课题
一实施方式提供一种能够提高可靠性的半导体封装体。
用于解决课题的手段
一实施方式提供一种半导体封装体，包含：裸片焊盘；半导体装置，其配置在所述裸片焊盘之上，并具有：芯片，其具有主面；主面电极，其配置在所述主面之上；端子电极，其配置在所述主面电极之上；以及密封绝缘体，其包含第一基质树脂和多个第一填料，并以使所述端子电极的一部分露出的方式在所述主面之上覆盖所述端子电极的周围；以及封装体主体，其包含第二基质树脂和多个第二填料，并以覆盖所述密封绝缘体的方式密封所述裸片焊盘和所述半导体装置。
上述的或者其他目的、特征以及效果通过参照附图说明的实施方式而得以明确。
附图说明
图1是表示第一实施方式的半导体装置的俯视图。
图2是沿着图1所示的II-II线的剖视图。
图3是表示芯片内部的主要部分的放大俯视图。
图4是沿着图3所示的IV-IV线的剖视图。
图5是表示芯片的周缘部的主要部分的放大剖视图。
图6是表示栅极电极和源极电极的布局例的俯视图。
图7是表示上绝缘膜的布局例的俯视图。
图8是表示搭载图1所示的半导体装置的半导体封装体的俯视图。
图9是沿着图8所示的IX-IX线的剖视图。
图10A是表示图9所示的区域X的第一方式例的放大剖视图。
图10B是表示图9所示的区域X的第二方式例的放大剖视图。
图10C是表示图9所示的区域X的第三方式例的放大剖视图。
图11是表示制造时使用的晶圆构造的立体图。
图12是表示图11所示的器件区的剖视图。
图13A是表示图1所示的半导体装置的制法例的剖视图。
图13B是表示图13A之后的工序的剖视图。
图13C是表示图13B之后的工序的剖视图。
图13D是表示图13C之后的工序的剖视图。
图13E是表示图13D之后的工序的剖视图。
图13F是表示图13E之后的工序的剖视图。
图13G是表示图13F之后的工序的剖视图。
图13H是表示图13G之后的工序的剖视图。
图13I是表示图13H之后的工序的剖视图。
图14A是表示图8所示的半导体封装体的制法例的剖视图。
图14B是表示图14A之后的工序的剖视图。
图14C是表示图14B之后的工序的剖视图。
图15是表示第二实施方式的半导体装置的俯视图。
图16是表示第三实施方式的半导体装置的俯视图。
图17是沿着图16所示的XVII-XVII线的剖视图。
图18是表示图16所示的半导体装置的电气结构的电路图。
图19是表示第四实施方式的半导体装置的俯视图。
图20是沿着图19所示的XX-XX线的剖视图。
图21是表示第五实施方式的半导体装置的俯视图。
图22是表示第六实施方式的半导体装置的俯视图。
图23是表示第七实施方式的半导体装置的俯视图。
图24是表示第八实施方式的半导体装置的俯视图。
图25是沿着图24所示的XXV-XXV线的剖视图。
图26是表示搭载图24所示的半导体装置的半导体封装体的俯视图。
图27是表示搭载图1所示的半导体装置和图24所示的半导体装置的半导体封装体的立体图。
图28是图27所示的封装体的分解立体图。
图29是沿着图27所示的XXIX-XXIX线的剖视图。
图30是表示应用于各实施方式的芯片的变形例的剖视图。
图31是表示应用于各实施方式的密封绝缘体的变形例的剖视图。
具体实施方式
以下，参照附图对实施方式进行详细说明。附图是示意图，并非严格地图示，比例尺等未必一致。另外，对附图之间对应的构造标注相同的参照符号，省略或简化重复的说明。对于省略或简化了说明的构造，应用在省略或简化之前进行的说明。
图1是表示第一实施方式的半导体装置1A的俯视图。图2是沿着图1所示的II-II线的剖视图。图3是表示芯片2的内部的主要部分的放大俯视图。图4是沿着图3所示的IV-IV线的剖视图。图5是表示芯片2的周缘部的主要部分的放大剖视图。图6是表示栅极电极30及源极电极32的布局例的俯视图。图7是表示上绝缘膜38的布局例的俯视图。
参照图1～图7，半导体装置1A在本方式(this embodiment)中包含芯片2，该芯片2包含宽带隙半导体的单晶，形成为六面体形状(具体而言为长方体形状)。即，半导体装置1A是“宽带隙半导体装置”。芯片2也可以称为“半导体芯片”或“宽带隙半导体芯片”。宽带隙半导体是具有超过Si(硅)带隙的带隙的半导体。作为宽带隙半导体，例示GaN(氮化镓)、SiC(碳化硅)以及C(金刚石)。
在本方式中，芯片2是包含六方晶的SiC单晶作为宽带隙半导体的一例的“SiC芯片”。即，半导体装置1A是“SiC半导体装置”。六方晶的SiC单晶具有包含2H(Hexagonal)-SiC单晶、4H-SiC单晶、6H-SiC单晶等的多种多型。在本方式中，表示了芯片2包含4H-SiC单晶的例子，但不排除其他多型的选择。
芯片2具有：一侧的第一主面3、另一侧的第二主面4、以及连接第一主面3和第二主面4的第一～第四侧面5A～5D。第一主面3及第二主面4在从它们的法线方向Z观察的俯视图(以下，简称为“俯视图”。)中形成为四边形状。法线方向Z也是芯片2的厚度方向。第一主面3和第二主面4优选由SiC单晶的c面形成。
该情况下，优选的是，第一主面3由SiC单晶的硅面形成，第二主面4由SiC单晶的碳面形成。第一主面3和第二主面4也可以具有：相对于c面在规定的偏离方向上以规定的角度倾斜的偏离角。偏离方向优选为SiC单晶的a轴方向([11-20]方向)。偏离角可以超过0°且为10°以下。偏离角优选为5°以下。第二主面4可以由具有磨削痕的磨削面构成，也可以由不具有磨削痕的平滑面构成。
第一侧面5A及第二侧面5B在沿着第一主面3的第一方向X上延伸，在与第一方向X交叉(具体而言为正交)的第二方向Y上对置。第三侧面5C及第四侧面5D在第二方向Y上延伸，在第一方向X上对置。也可以是，第一方向X为SiC单晶的m轴方向([1-100]方向)，第二方向Y为SiC单晶的a轴方向。当然，也可以是，第一方向X为SiC单晶的a轴方向，第二方向Y为SiC单晶的m轴方向。第一～第四侧面5A～5D可以由具有磨削痕的磨削面构成，也可以由不具有磨削痕的平滑面构成。
芯片2在法线方向Z上可以具有5μm以上且250μm以下的厚度。芯片2的厚度可以为100μm以下。芯片2的厚度优选为50μm以下。芯片2的厚度特别优选为40μm以下。第一～第四侧面5A～5D在俯视图中也可以具有0.5mm以上且10mm以下的长度。
第一～第四侧面5A～5D的长度优选为1mm以上。第一～第四侧面5A～5D的长度特别优选为2mm以上。即，芯片2优选具有1mm见方以上(优选为2mm见方以上)的平面面积，在剖视图中具有100μm以下(优选为50μm以下)的厚度。在本方式中，第一～第四侧面5A～5D的长度设定为4mm以上且6mm以下的范围。
半导体装置1A包含：在芯片2内形成于第一主面3侧的区域(表层部)的n型(第一导电型)的第一半导体区6。第一半导体区6形成为沿着第一主面3延伸的层状，从第一主面3以及第一～第四侧面5A～5D露出。在本方式中，第一半导体区6由外延层(具体而言SiC外延层)构成。第一半导体区6在法线方向Z上可以具有1μm以上且50μm以下的厚度。第一半导体区6的厚度优选为3μm以上且30μm以下。第一半导体区6的厚度特别优选为5μm以上且25μm以下。
半导体装置1A包含：在芯片2内形成于第二主面4侧的区域(表层部)的n型的第二半导体区7。第二半导体区7形成为沿着第二主面4延伸的层状，从第二主面4和第一～第四侧面5A～5D露出。第二半导体区7具有比第一半导体区6高的n型杂质浓度，并与第一半导体区6电连接。在本方式中，第二半导体区7由半导体基板(具体而言SiC半导体基板)构成。即，芯片2具有包含半导体基板及外延层的层叠构造。
第二半导体区7在法线方向Z上可以具有1μm以上且200μm以下的厚度。第二半导体区7的厚度优选为5μm以上且50μm以下。第二半导体区7的厚度特别优选为5μm以上且20μm以下。若考虑在第一半导体区6产生的误差，则第二半导体区7的厚度优选为10μm以上。第二半导体区7的厚度最优选小于第一半导体区6的厚度。根据具有比较小的厚度的第二半导体区7，能够削减起因于第二半导体区7的电阻值(例如导通电阻)。当然，第二半导体区7的厚度也可以超过第一半导体区6的厚度。
半导体装置1A包含：形成于第一主面3的活性面8(active surface)、外侧面9(outer surface)以及第一～第四连接面10A～10D(connecting surface)。活性面8、外侧面9和第一～第四连接面10A～10D在第一主面3划分台面部11(mesa)。也可以将活性面8称为“第一面部”，将外侧面9称为“第二面部”，将第一～第四连接面10A～10D称为“连接面部”。活性面8、外侧面9和第一～第四连接面10A～10D(即台面部11)可以视为芯片2(第一主面3)的构成要素。
活性面8形成为从第一主面3的周缘(第一～第四侧面5A～5D)向内侧隔开间隔。活性面8具有沿第一方向X及第二方向Y延伸的平坦面。在本方式中，活性面8在俯视图中形成为具有与第一～第四侧面5A～5D平行的四边的四边形状。
外侧面9位于活性面8外，从活性面8向芯片2的厚度方向(第二主面4侧)凹陷。具体而言，外侧面9以小于第一半导体区6的厚度的深度凹陷，以使第一半导体区6露出。外侧面9在俯视图中沿着活性面8呈带状延伸，形成为包围活性面8的环状(具体而言为四边环状)。外侧面9具有沿第一方向X及第二方向Y延伸的平坦面，形成为相对于活性面8大致平行。外侧面9与第一～第四侧面5A～5D相连。
第一～第四连接面10A～10D沿法线方向Z延伸，连接活性面8和外侧面9。第一连接面10A位于第一侧面5A侧，第二连接面10B位于第二侧面5B侧，第三连接面10C位于第三侧面5C侧，第四连接面10D位于第四侧面5D侧。
第一连接面10A及第二连接面10B沿第一方向X延伸，在第二方向Y上对置。
第三连接面10C及第四连接面10D沿第二方向Y延伸，在第一方向X上对置。
第一～第四连接面10A～10D可以以划分四棱柱状的台面部11的方式在活性面8和外侧面9之间大致垂直地延伸。第一～第四连接面10A～10D也可以以划分四棱锥台状的台面部11的方式从活性面8朝向外侧面9斜向下倾斜。这样，半导体装置1A包含：在第一主面3形成于第一半导体区6的台面部11。台面部11仅形成于第一半导体区6，而不形成于第二半导体区7。
半导体装置1A包含形成于活性面8(第一主面3)的MISFET(Metal InsulatorSemiconductor Field Effect Transistor)构造12。在图2中，用虚线简化表示MISFET构造12。以下，参照图3及图4，对MISFET构造12的具体的构造进行说明。
MISFET构造12包含：形成于活性面8的表层部的p型(第二导电型)的体区13。体区13形成为从第一半导体区6的底部向活性面8侧隔开间隔。体区13形成为沿着活性面8延伸的层状。体区13也可以从第一～第四连接面10A～10D的一部分露出。
MISFET构造12包含：形成于体区13的表层部的n型的源极区14。源极区14具有比第一半导体区6高的n型杂质浓度。源极区14形成为从体区13的底部朝向活性面8侧隔开间隔。源极区14形成为沿着活性面8延伸的层状。源极区14也可以从活性面8的整个区域露出。源极区14也可以从第一～第四连接面10A～10D的一部分露出。源极区14在与第一半导体区6之间在体区13内形成沟道。
MISFET构造12包含：形成于活性面8的多个栅极构造15。多个栅极构造15在俯视图中在第一方向X上隔开间隔地排列，分别形成为沿第二方向Y延伸的带状。多个栅极构造15贯通体区13及源极区14而到达第一半导体区6。多个栅极构造15控制体区13内的沟道的反转以及非反转。
在本方式中，各栅极构造15包含：栅极沟槽15a、栅极绝缘膜15b以及栅极埋设电极15c。栅极沟槽15a形成于活性面8，划分栅极构造15的壁面。栅极绝缘膜15b覆盖栅极沟槽15a的壁面。栅极埋设电极15c隔着栅极绝缘膜15b埋设于栅极沟槽15a，隔着栅极绝缘膜15b与沟道对置。
MISFET构造12包含：形成于活性面8的多个源极构造16。多个源极构造16分别配置在活性面8中相邻的一对栅极构造15之间的区域。多个源极构造16在俯视图中分别形成为沿第二方向Y延伸的带状。多个源极构造16贯通体区13及源极区14而到达第一半导体区6。多个源极构造16具有超过栅极构造15的深度的深度。具体而言，多个源极构造16具有与外侧面9的深度大致相等的深度。
各源极构造16包含：源极沟槽16a、源极绝缘膜16b以及源极埋设电极16c。源极沟槽16a形成于活性面8，划分源极构造16的壁面。源极绝缘膜16b覆盖源极沟槽16a的壁面。源极埋设电极16c隔着源极绝缘膜16b埋设于源极沟槽16a。
MISFET构造12包含：在芯片2内在沿着多个源极构造16的区域分别形成的多个p型的接触区17。多个接触区17具有比体区13高的p型杂质浓度。各接触区17覆盖各源极构造16的侧壁及底壁，并与体区13电连接。
MISFET构造12包含：在芯片2内沿着多个源极构造16的区域分别形成的多个p型的阱区18。各阱区18可以具有比体区13高且比接触区17低的p型杂质浓度。各阱区18隔着对应的接触区17覆盖对应的源极构造16。各阱区18覆盖对应的源极构造16的侧壁和底壁，并与体区13和接触区17电连接。
参照图5，半导体装置1A包含：形成于外侧面9的表层部的p型的外部接触区19。外部接触区19具有超过体区13的p型杂质浓度的p型杂质浓度。外部接触区19在俯视图中形成为从活性面8的周缘及外侧面9的周缘隔开间隔，并形成为沿着活性面8延伸的带状。
在本方式中，外部接触区19在俯视图中形成为包围活性面8的环状(具体而言为四边环状)。外部接触区19形成为从第一半导体区6的底部向外侧面9隔开间隔。外部接触区19相对于多个栅极构造15(源极构造16)的底壁位于第一半导体区6的底部侧。
半导体装置1A包含：形成于外侧面9的表层部的p型的外部阱区20。外部阱区20具有小于外部接触区19的p型杂质浓度的p型杂质浓度。外部阱区20的p型杂质浓度优选与阱区18的p型杂质浓度大致相等。外部阱区20在俯视图中形成在活性面8的周缘以及外部接触区19之间的区域，形成为沿着活性面8延伸的带状。
在本方式中，外部阱区20在俯视图中形成为包围活性面8的环状(具体而言为四边环状)。外部阱区20形成为从第一半导体区6的底部向外侧面9隔开间隔。外部阱区20也可以形成为比外部接触区19深。外部阱区20相对于多个栅极构造15(源极构造16)的底壁位于第一半导体区6的底部侧。
外部阱区20与外部接触区19电连接。在本方式中，外部阱区20从外部接触区19侧朝向第一～第四连接面10A～10D延伸，并覆盖第一～第四连接面10A～10D。外部阱区20在活性面8的表层部与体区13电连接。
半导体装置1A包含：在外侧面9的表层部形成于外侧面9的周缘及外部接触区19之间的区域的至少一个(优选为2个以上且20个以下)p型的场区21。在本方式中，半导体装置1A包含5个场区21。多个场区21在外侧面9缓和芯片2内的电场。场区21的个数、宽度、深度、p型杂质浓度等是任意的，可以根据应缓和的电场而取各种值。
多个场区21从外部接触区19侧向外侧面9的周缘侧隔开间隔地排列。多个场区21在俯视图中形成为沿着活性面8延伸的带状。在本方式中，多个场区21在俯视图中形成为包围活性面8的环状(具体而言为四边环状)。由此，多个场区21分别形成为FLR(FieldLimiting Ring)区。
多个场区21形成为从第一半导体区6的底部向外侧面9隔开间隔。多个场区21相对于多个栅极构造15(源极构造16)的底壁位于第一半导体区6的底部侧。多个场区21可以形成为比外部接触区19深。最内的场区21可以与外部接触区19连接。
半导体装置1A包含覆盖第一主面3的主面绝缘膜25。主面绝缘膜25可以包含氧化硅膜、氮化硅膜和氮氧化硅膜中的至少一个。在本方式中，主面绝缘膜25具有由氧化硅膜构成的单层构造。主面绝缘膜25特别优选包含由芯片2的氧化物构成的氧化硅膜。
主面绝缘膜25覆盖活性面8、外侧面9和第一～第四连接面10A～10D。主面绝缘膜25与栅极绝缘膜15b和源极绝缘膜16b相连，以使栅极埋设电极15c和源极埋设电极16c露出的方式覆盖活性面8。主面绝缘膜25以覆盖外部接触区19、外部阱区20和多个场区21的方式覆盖外侧面9和第一～第四连接面10A～10D。
主面绝缘膜25可以与第一～第四侧面5A～5D相连。此时，主面绝缘膜25的外壁可以由具有磨削痕的磨削面构成。主面绝缘膜25的外壁可以与第一～第四侧面5A～5D形成1个磨削面。当然，主面绝缘膜25的外壁也可以形成为从外侧面9的周缘向内侧隔开间隔，使第一半导体区6从外侧面9的周缘部露出。
半导体装置1A包含：侧壁构造26，其在外侧面9以覆盖第一～第四连接面10A～10D中的至少1个的方式形成在主面绝缘膜25之上。在本方式中，侧壁构造26在俯视图中形成为包围活性面8的环状(四边环状)。侧壁构造26可以具有搭在活性面8之上的部分。侧壁构造26可以包含无机绝缘体或多晶硅。侧壁构造26可以是与源极构造16电连接的侧壁布线。
半导体装置1A包含：形成在主面绝缘膜25之上的层间绝缘膜27。层间绝缘膜27可以包含氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少一个。在本方式中，层间绝缘膜27具有由氧化硅膜构成的单层构造。
层间绝缘膜27隔着主面绝缘膜25覆盖活性面8、外侧面9和第一～第四连接面10A～10D。具体而言，层间绝缘膜27隔着侧壁构造26覆盖活性面8、外侧面9和第一～第四连接面10A～10D。层间绝缘膜27在活性面8侧覆盖MISFET构造12，在外侧面9侧覆盖外部接触区19、外部阱区20以及多个场区21。
在本方式中，层间绝缘膜27与第一～第四侧面5A～5D相连。层间绝缘膜27的外壁可以由具有磨削痕的磨削面构成。层间绝缘膜27的外壁可以与第一～第四侧面5A～5D形成一个磨削面。当然，层间绝缘膜27的外壁也可以形成为从外侧面9的周缘向内侧隔开间隔，并使第一半导体区6从外侧面9的周缘部露出。
半导体装置1A包含：配置在第一主面3(层间绝缘膜27)之上的栅极电极30。栅极电极30可以称为“栅极主面电极”。栅极电极30从第一主面3的周缘隔开间隔地配置于第一主面3的内部。在本方式中，栅极电极30配置在活性面8之上。具体而言，栅极电极30在活性面8的周缘部配置于与第三连接面10C(第三侧面5C)的中央部接近的区域。在本方式中，栅极电极30在俯视图中形成为四边形状。当然，栅极电极30在俯视图中也可以形成为四边形状以外的多边形状、圆形状或者椭圆形状。
栅极电极30优选具有第一主面3的25％以下的平面面积。栅极电极30的平面面积可以为第一主面3的10％以下。栅极电极30可以具有0.5μm以上且15μm以下的厚度。栅极电极30也可以包含Ti膜、TiN膜、W膜、Al膜、Cu膜、Al合金膜、Cu合金膜以及导电性多晶硅膜中的至少一种。
栅极电极30可以包含纯Cu膜(纯度为99％以上的Cu膜)、纯Al膜(纯度为99％以上的Al膜)、AlCu合金膜、AlSi合金膜以及AlSiCu合金膜中的至少一个。在本方式中，栅极电极30具有：包含从芯片2侧依次层叠的Ti膜和Al合金膜(在本方式中为AlSiCu合金膜)的层叠构造。
半导体装置1A包含：从栅极电极30隔开间隔地配置在第一主面3(层间绝缘膜27)之上的源极电极32。源极电极32可以称为“源极主面电极”。源极电极32从第一主面3的周缘隔开间隔地配置于第一主面3的内部。在本方式中，源极电极32配置在活性面8之上。在本方式中，源极电极32具有主体电极部33以及至少一个(在本方式中为多个)引出电极部34A、34B。
主体电极部33在俯视图中从栅极电极30隔开间隔地配置于第四侧面5D(第四连接面10D)侧的区域，在第一方向X上与栅极电极30对置。在本方式中，主体电极部33在俯视图中形成为具有与第一～第四侧面5A～5D平行的四边的多边形状(具体而言为四边形状)。
多个引出电极部34A、34B包含一侧(第一侧面5A侧)的第一引出电极部34A和另一侧(第二侧面5B侧)的第二引出电极部34B。第一引出电极部34A在俯视图中从主体电极部33引出到相对于栅极电极30位于第二方向Y的一侧(第一侧面5A侧)的区域，并在第二方向Y上与栅极电极30对置。
第二引出电极部34B在俯视图中从主体电极部33引出到相对于栅极电极30位于第二方向Y的另一侧(第二侧面5B侧)的区域，在第二方向Y上与栅极电极30对置。即，多个引出电极部34A、34B在俯视图中从第二方向Y的两侧夹着栅极电极30。
源极电极32(主体电极部33以及引出电极部34A、34B)贯通层间绝缘膜27以及主面绝缘膜25，并与多个源极构造16、源极区14以及多个阱区18电连接。当然，源极电极32也可以不具有引出电极部34A、34B而仅由主体电极部33构成。
源极电极32具有超过栅极电极30的平面面积的平面面积。源极电极32的平面面积优选为第一主面3的50％以上。源极电极32的平面面积特别优选为第一主面3的75％以上。源极电极32可以具有0.5μm以上且15μm以下的厚度。源极电极32可以包含Ti膜、TiN膜、W膜、Al膜、Cu膜、Al合金膜、Cu合金膜及导电性多晶硅膜中的至少1种。
源极电极32优选包含纯Cu膜(纯度为99％以上的Cu膜)、纯Al膜(纯度为99％以上的Al膜)、AlCu合金膜、AlSi合金膜以及AlSiCu合金膜中的至少一个。在本方式中，源极电极32具有：包含从芯片2侧起依次层叠的Ti膜以及Al合金膜(在本方式中为AlSiCu合金膜)的层叠构造。源极电极32优选包含与栅极电极30相同的导电材料。
半导体装置1A包含：从栅极电极30引出到第一主面3(层间绝缘膜27)之上的至少一个(在本方式中为多个)栅极布线36A、36B。多个栅极布线36A、36B优选包含与栅极电极30相同的导电材料。在本方式中，多个栅极布线36A、36B覆盖活性面8，而不覆盖外侧面9。多个栅极布线36A、36B在俯视图中引出到活性面8的周缘和源极电极32之间的区域，沿着源极电极32呈带状延伸。
具体而言，多个栅极布线36A、36B包含第一栅极布线36A以及第二栅极布线36B。第一栅极布线36A在俯视图中从栅极电极30引出到第一侧面5A侧的区域。第一栅极布线36A具有：沿着第三侧面5C在第二方向Y上呈带状延伸的部分、以及沿着第一侧面5A在第一方向X上呈带状延伸的部分。第二栅极布线36B在俯视图中从栅极电极30引出到第二侧面5B侧的区域。第二栅极布线36B具有：沿着第三侧面5C在第二方向Y上呈带状延伸的部分、以及沿着第二侧面5B在第一方向X上呈带状延伸的部分。
多个栅极布线36A、36B在活性面8(第一主面3)的周缘部与多个栅极构造15的两端部交叉(具体而言为正交)。多个栅极布线36A、36B贯通层间绝缘膜27而与多个栅极构造15电连接。多个栅极布线36A、36B可以与多个栅极构造15直接连接，也可以经由导体膜与多个栅极构造15电连接。
半导体装置1A包含：从源极电极32引出至第一主面3(层间绝缘膜27)之上的源极布线37。源极布线37优选包含与源极电极32相同的导电材料。源极布线37在比多个栅极布线36A、36B靠外侧面9侧的区域形成为沿着活性面8的周缘延伸的带状。在本方式中，源极布线37在俯视图中形成为包围栅极电极30、源极电极32以及多个栅极布线36A、36B的环状(具体而言为四边环状)。
源极布线37隔着层间绝缘膜27覆盖侧壁构造26，并从活性面8侧引出到外侧面9侧。源极布线37优选遍及整周地覆盖侧壁构造26的整个区域。源极布线37具有：在外侧面9侧贯通层间绝缘膜27以及主面绝缘膜25，并与外侧面9(具体而言为外部接触区19)连接的部分。源极布线37也可以贯通层间绝缘膜27而与侧壁构造26电连接。
半导体装置1A包含：选择性地覆盖栅极电极30、源极电极32、多个栅极布线36A、36B及源极布线37的上绝缘膜38。上绝缘膜38具有使栅极电极30的内部露出的栅极开口39，并遍及整周地覆盖栅极电极30的周缘部。在本方式中，栅极开口39在俯视图中形成为四边形状。
上绝缘膜38具有在俯视图中使源极电极32的内部露出的源极开口40，并遍及整周地覆盖源极电极32的周缘部。在本方式中，源极开口40在俯视图中形成为沿着源极电极32的多边形状。上绝缘膜38覆盖多个栅极布线36A、36B的整个区域及源极布线37的整个区域。
上绝缘膜38隔着层间绝缘膜27覆盖侧壁构造26，并从活性面8侧引出到外侧面9侧。上绝缘膜38形成为从外侧面9的周缘(第一～第四侧面5A～5D)向内侧隔开间隔，并覆盖外部接触区19、外部阱区20以及多个场区21。上绝缘膜38在与外侧面9的周缘之间划分切割道41。
切割道41在俯视图中形成为沿着外侧面9的周缘(第一～第四侧面5A～5D)延伸的带状。在本方式中，切割道41在俯视图中形成为包围第一主面3的内部(活性面8)的环状(具体而言为四边环状)。在本方式中，切割道41使层间绝缘膜27露出。
当然，在主面绝缘膜25及层间绝缘膜27使外侧面9露出时，切割道41也可以使外侧面9露出。切割道41可以具有1μm以上且200μm以下的宽度。切割道41的宽度是与切割道41的延展方向正交的方向的宽度。切割道41的宽度优选为5μm以上且50μm以下。
上绝缘膜38优选具有超过栅极电极30的厚度及源极电极32的厚度的厚度。上绝缘膜38的厚度优选小于芯片2的厚度。上绝缘膜38的厚度可以为3μm以上且35μm以下。上绝缘膜38的厚度优选为25μm以下。
在本方式中，上绝缘膜38具有：包含从芯片2侧依次层叠的无机绝缘膜42和有机绝缘膜43的层叠构造。上绝缘膜38只要包含无机绝缘膜42及有机绝缘膜43中的至少一个即可，不必需要同时包含无机绝缘膜42和有机绝缘膜43。无机绝缘膜42选择性地覆盖栅极电极30、源极电极32、多个栅极布线36A、36B及源极布线37，划分栅极开口39的一部分、源极开口40的一部分及切割道41的一部分。
无机绝缘膜42可以包含氧化硅膜、氮化硅膜和氮氧化硅膜中的至少一个。无机绝缘膜42优选包含与层间绝缘膜27不同的绝缘材料。无机绝缘膜42优选包含氮化硅膜。无机绝缘膜42优选具有小于层间绝缘膜27的厚度的厚度。无机绝缘膜42的厚度可以为0.1μm以上且5μm以下。
有机绝缘膜43选择性地覆盖无机绝缘膜42，划分栅极开口39的一部分、源极开口40的一部分以及切割道41的一部分。具体而言，有机绝缘膜43在栅极开口39的壁面使无机绝缘膜42部分地露出。另外，有机绝缘膜43在源极开口40的壁面使无机绝缘膜42部分地露出。另外，有机绝缘膜43在切割道41的壁面使无机绝缘膜42部分地露出。
当然，有机绝缘膜43也可以以无机绝缘膜42不从栅极开口39的壁面露出的方式覆盖无机绝缘膜42。有机绝缘膜43也可以以无机绝缘膜42不从源极开口40的壁面露出的方式覆盖无机绝缘膜42。有机绝缘膜43也可以以无机绝缘膜42不从切割道41的壁面露出的方式覆盖无机绝缘膜42。这些情况下，有机绝缘膜43也可以覆盖无机绝缘膜42的整个区域。
有机绝缘膜43优选由热固化性树脂以外的树脂膜构成。有机绝缘膜43可以由透光性树脂或透明树脂构成。有机绝缘膜43也可以由负型或正型的感光性树脂膜构成。有机绝缘膜43优选由聚酰亚胺膜、聚酰胺膜或聚苯并噁唑膜构成。在本方式中，有机绝缘膜43包含聚苯并噁唑膜。
有机绝缘膜43优选具有超过无机绝缘膜42的厚度的厚度。有机绝缘膜43的厚度优选超过层间绝缘膜27的厚度。有机绝缘膜43的厚度特别优选超过栅极电极30的厚度及源极电极32的厚度。有机绝缘膜43的厚度可以为3μm以上且30μm以下。有机绝缘膜43的厚度优选为20μm以下。
半导体装置1A包含：配置在栅极电极30之上的栅极端子电极50。栅极端子电极50在栅极电极30中呈柱状竖立设置于从栅极开口39露出的部分之上。栅极端子电极50在俯视图中具有小于栅极电极30的面积的面积，并从栅极电极30的周缘隔开间隔地配置在栅极电极30的内部之上。
栅极端子电极50具有栅极端子面51和栅极端子侧壁52。栅极端子面51沿着第一主面3平坦地延伸。栅极端子面51可以由具有磨削痕的磨削面构成。在本方式中，栅极端子侧壁52位于上绝缘膜38(具体而言为有机绝缘膜43)之上。
即，栅极端子电极50包含：与无机绝缘膜42和有机绝缘膜43相接的部分。栅极端子侧壁52在法线方向Z上大致铅垂地延伸。“大致铅垂”也包含一边弯曲(蜿蜒)一边在层叠方向上延伸的方式。栅极端子侧壁52包含隔着上绝缘膜38而与栅极电极30对置的部分。栅极端子侧壁52优选由不具有磨削痕的平滑面构成。
在本方式中，栅极端子电极50在栅极端子侧壁52的下端部具有朝向外侧突出的第一突出部53。第一突出部53形成于比栅极端子侧壁52的中间部靠上绝缘膜38(有机绝缘膜43)侧的区域。第一突出部53在剖视图中沿着上绝缘膜38的外表面延伸，形成为厚度从栅极端子侧壁52朝向前端部逐渐变小的尖细形状。由此，第一突出部53具有呈锐角的尖锐形状的前端部。当然，也可以形成不具有第一突出部53的栅极端子电极50。
栅极端子电极50优选具有超过栅极电极30的厚度的厚度。栅极端子电极50的厚度由栅极电极30与栅极端子面51之间的距离定义。栅极端子电极50的厚度特别优选超过上绝缘膜38的厚度。在本方式中，栅极端子电极50的厚度超过芯片2的厚度。当然，栅极端子电极50的厚度也可以小于芯片2的厚度。栅极端子电极50的厚度可以为10μm以上且300μm以下。栅极端子电极50的厚度优选为30μm以上。栅极端子电极50的厚度特别优选为80μm以上且200μm以下。
栅极端子电极50的平面面积根据第一主面3的平面面积来调整。栅极端子电极50的平面面积由栅极端子面51的平面面积定义。栅极端子电极50的平面面积优选为第一主面3的25％以下。栅极端子电极50的平面面积可以为第一主面3的10％以下。
在第一主面3具有1mm见方以上的平面面积时，栅极端子电极50的平面面积可以为0.4mm见方以上。栅极端子电极50也可以形成为具有0.4mm×0.7mm以上的平面面积的多边形状(例如长方形状)。在本方式中，栅极端子电极50在俯视图中形成为具有与第一～第四侧面5A～5D平行的4边的多边形状(具有切成矩形状的四角的四边形状)。当然，栅极端子电极50在俯视图下也可以形成为四边形状、四边形状以外的多边形状、圆形状或椭圆形状。
在本方式中，栅极端子电极50具有：包含从栅极电极30侧起依次层叠的第一栅极导体膜55及第二栅极导体膜56的层叠构造。第一栅极导体膜55可以包含Ti系金属膜。第一栅极导体膜55也可以具有由Ti膜或TiN膜构成的单层构造。第一栅极导体膜55也可以具有：包含以任意顺序层叠的Ti膜和TiN膜的层叠构造。
第一栅极导体膜55具有小于栅极电极30的厚度的厚度。第一栅极导体膜55在栅极开口39内呈膜状覆盖栅极电极30，呈膜状引出到上绝缘膜38之上。第一栅极导体膜55形成第一突出部53的一部分。不需要一定形成第一栅极导体膜55，也可以去除。
第二栅极导体膜56形成栅极端子电极50的主体。第二栅极导体膜56可以包含Cu系金属膜。Cu系金属膜可以是纯Cu膜(纯度为99％以上的Cu膜)或Cu合金膜。在本方式中，第二栅极导体膜56包含纯Cu镀膜。第二栅极导体膜56优选具有超过栅极电极30的厚度的厚度。第二栅极导体膜56的厚度特别优选超过上绝缘膜38的厚度。在本方式中，第二栅极导体膜56的厚度超过芯片2的厚度。
第二栅极导体膜56在栅极开口39内隔着第一栅极导体膜55而覆盖栅极电极30，隔着第一栅极导体膜55呈膜状引出到上绝缘膜38之上。第二栅极导体膜56形成第一突出部53的一部分。即，第一突出部53具有：包含第一栅极导体膜55以及第二栅极导体膜56的层叠构造。第二栅极导体膜56优选在第一突出部53内具有超过第一栅极导体膜55的厚度的厚度。
半导体装置1A包含：配置在源极电极32之上的源极端子电极60。源极端子电极60在源极电极32中呈柱状竖立设置于从源极开口40露出的部分之上。源极端子电极60在俯视图中具有小于源极电极32的面积的面积，从源极电极32的周缘隔开间隔地配置在源极电极32的内部之上。
在本方式中，源极端子电极60配置在源极电极32的主体电极部33之上，而不配置在源极电极32的引出电极部34A、34B之上。由此，削减了栅极端子电极50与源极端子电极60之间的对置面积。这样的构造在焊料、金属膏等导电粘接剂附着于栅极端子电极50和源极端子电极60时，在降低栅极端子电极50与源极端子电极60之间的短路风险方面是有效的。当然，导体板、导线(例如键合线)等导电接合构件也可以与栅极端子电极50和源极端子电极60连接。此时，可以降低栅极端子电极50侧的导电接合构件与源极端子电极60侧的导电接合构件之间的短路风险。
源极端子电极60具有源极端子面61和源极端子侧壁62。源极端子面61沿着第一主面3平坦地延伸。源极端子面61可以由具有磨削痕的磨削面构成。在本方式中，源极端子侧壁62位于上绝缘膜38(具体而言为有机绝缘膜43)之上。
即，源极端子电极60包含：与无机绝缘膜42和有机绝缘膜43相接的部分。源极端子侧壁62在法线方向Z上大致铅垂地延伸。“大致铅垂”也包含一边弯曲(蜿蜒)一边沿层叠方向延伸的方式。源极端子侧壁62包含隔着上绝缘膜38与源极电极32对置的部分。源极端子侧壁62优选由不具有磨削痕的平滑面构成。
在本方式中，源极端子电极60在源极端子侧壁62的下端部具有朝向外侧突出的第二突出部63。第二突出部63形成在比源极端子侧壁62的中间部靠上绝缘膜38(有机绝缘膜43)侧的区域。第二突出部63在剖视图中沿着上绝缘膜38的外表面延伸，形成为厚度从源极端子侧壁62朝向前端部逐渐变小的尖细形状。由此，第二突出部63具有呈锐角的尖锐形状的前端部。当然，也可以形成不具有第二突出部63的源极端子电极60。
源极端子电极60优选具有超过源极电极32的厚度的厚度。源极端子电极60的厚度由源极电极32与源极端子面61之间的距离定义。源极端子电极60的厚度特别优选超过上绝缘膜38的厚度。在本方式中，源极端子电极60的厚度超过芯片2的厚度。
当然，源极端子电极60的厚度也可以小于芯片2的厚度。源极端子电极60的厚度可以为10μm以上且300μm以下。源极端子电极60的厚度优选为30μm以上。源极端子电极60的厚度特别优选为80μm以上且200μm以下。源极端子电极60的厚度与栅极端子电极50的厚度大致相等。
源极端子电极60的平面面积根据第一主面3的平面面积进行调整。源极端子电极60的平面面积由源极端子面61的平面面积定义。源极端子电极60的平面面积优选超过栅极端子电极50的平面面积。源极端子电极60的平面面积优选为第一主面3的50％以上。源极端子电极60的平面面积特别优选为第一主面3的75％以上。
在第一主面3具有1mm见方以上的平面面积时，源极端子电极60的平面面积优选为0.8mm见方以上。此时，源极端子电极60的平面面积特别优选为1mm见方以上。源极端子电极60也可以形成为具有1mm×1.4mm以上的平面面积的多边形状。在本方式中，源极端子电极60在俯视图中形成为具有与第一～第四侧面5A～5D平行的四边的四边形状。当然，源极端子电极60在俯视图中也可以形成为四边形状以外的多边形状、圆形状或者椭圆形状。
在本方式中，源极端子电极60具有：包含从源极电极32侧依次层叠的第一源极导体膜67以及第二源极导体膜68的层叠构造。第一源极导体膜67可以包含Ti系金属膜。第一源极导体膜67也可以具有由Ti膜或TiN膜构成的单层构造。第一源极导体膜67也可以具有：包含以任意顺序层叠的Ti膜和TiN膜的层叠构造。第一源极导体膜67优选由与第一栅极导体膜55相同的导电材料构成。
第一源极导体膜67具有小于源极电极32的厚度的厚度。第一源极导体膜67在源极开口40内呈膜状覆盖源极电极32，呈膜状引出到上绝缘膜38之上。第一源极导体膜67形成第二突出部63的一部分。第一源极导体膜67的厚度与第一栅极导体膜55的厚度大致相等。不需要一定形成第一源极导体膜67，也可以去除。
第二源极导体膜68形成源极端子电极60的主体。第二源极导体膜68可以包含Cu系金属膜。Cu系金属膜也可以是纯Cu膜(纯度为99％以上的Cu膜)或Cu合金膜。在本方式中，第二源极导体膜68包含纯Cu镀膜。第二源极导体膜68优选由与第二栅极导体膜56相同的导电材料构成。
第二源极导体膜68优选具有超过源极电极32的厚度的厚度。第二源极导体膜68的厚度特别优选超过上绝缘膜38的厚度。在本方式中，第二源极导体膜68的厚度超过芯片2的厚度。第二源极导体膜68的厚度与第二栅极导体膜56的厚度大致相等。
第二源极导体膜68在源极开口40内隔着第一源极导体膜67覆盖源极电极32，隔着第一源极导体膜67呈膜状引出到上绝缘膜38之上。第二源极导体膜68形成第二突出部63的一部分。即，第二突出部63具有：包含第一源极导体膜67和第二源极导体膜68的层叠构造。第二源极导体膜68优选在第二突出部63内具有超过第一源极导体膜67的厚度的厚度。
半导体装置1A包含：覆盖第一主面3的密封绝缘体71(a sealing insulator)。密封绝缘体71在第一主面3之上以使栅极端子电极50的一部分和源极端子电极60的一部分露出的方式覆盖栅极端子电极50的周围和源极端子电极60的周围。具体而言，密封绝缘体71以使栅极端子电极50和源极端子电极60露出的方式覆盖活性面8、外侧面9和第一～第四连接面10A～10D。
密封绝缘体71使栅极端子面51和源极端子面61露出，并覆盖栅极端子侧壁52和源极端子侧壁62。在本方式中，密封绝缘体71覆盖栅极端子电极50的第一突出部53，隔着第一突出部53与上绝缘膜38对置。密封绝缘体71抑制栅极端子电极50的脱落。另外，密封绝缘体71覆盖源极端子电极60的第二突出部63，并隔着第二突出部63与上绝缘膜38对置。密封绝缘体71抑制源极端子电极60的脱落。
密封绝缘体71在外侧面9的周缘部覆盖切割道41。在本方式中，密封绝缘体71在切割道41直接覆盖层间绝缘膜27。当然，在芯片2(外侧面9)、主面绝缘膜25从切割道41露出时，密封绝缘体71也可以在切割道41直接覆盖芯片2、主面绝缘膜25。
密封绝缘体71具有绝缘主面72和绝缘侧壁73。绝缘主面72沿着第一主面3平坦地延伸。绝缘主面72与栅极端子面51和源极端子面61形成一个平坦面。绝缘主面72可以由具有磨削痕的磨削面构成。此时，绝缘主面72优选与栅极端子面51和源极端子面61形成一个磨削面。
绝缘侧壁73从绝缘主面72的周缘朝向芯片2延伸，并与第一～第四侧面5A～5D形成1个平坦面。绝缘侧壁73相对于绝缘主面72形成为大致直角。绝缘侧壁73在与绝缘主面72之间所成的角度可以为88°以上且92°以下。绝缘侧壁73可以由具有磨削痕的磨削面构成。绝缘侧壁73也可以与第一～第四侧面5A～5D形成一个磨削面。
密封绝缘体71优选具有超过栅极电极30的厚度以及源极电极32的厚度的厚度。密封绝缘体71的厚度特别优选超过上绝缘膜38的厚度。在本方式中，密封绝缘体71的厚度超过芯片2的厚度。当然，密封绝缘体71的厚度也可以小于芯片2的厚度。密封绝缘体71的厚度可以为10μm以上且300μm以下。密封绝缘体71的厚度优选为30μm以上。密封绝缘体71的厚度特别优选为80μm以上且200μm以下。密封绝缘体71的厚度与栅极端子电极50的厚度和源极端子电极60的厚度大致相等。
参照图2及图5，密封绝缘体71包含：第一基质树脂(matrix resin)74、多个第一填料(filler)75以及多个第一增韧粒子76(增韧剂)。在图5中，多个第一增韧粒子76分别由粗圆表示。密封绝缘体71构成为通过第一基质树脂74、多个第一填料75以及多个第一增韧粒子76来调节机械强度。
密封绝缘体71可以包含炭黑等对第一基质树脂74进行着色的色料。第一基质树脂74优选由热固化性树脂构成。第一基质树脂74也可以包含作为热固化性树脂的一例的环氧树脂、酚醛树脂和聚酰亚胺树脂中的至少一个。在本方式中，第一基质树脂74包含环氧树脂。
多个第一填料75通过由绝缘体构成的球体物和由绝缘体构成的不定形物中的某一方或双方而构成，并添加到第一基质树脂74中。不定形物具有粒状、碎片状、破碎片状等球体以外的随机形状。不定形物也可以具有棱角。在本方式中，从抑制填料侵蚀引起的损伤的观点出发，多个第一填料75分别由球体物构成。
多个第一填料75可以包含陶瓷、氧化物以及氮化物中的至少一个。在本方式中，多个第一填料75分别由氧化硅粒子(二氧化硅粒子)构成。多个第一填料75可以分别具有1nm以上且100μm以下的粒径。多个第一填料75的粒径优选为50μm以下。
密封绝缘体71优选包含粒径(particle sizes)不同的多个第一填料75。多个第一填料75可以包含：多个第一小径填料75a、多个第一中径填料75b以及多个第一大径填料75c。多个第一填料75优选以第一小径填料75a、第一中径填料75b和第一大径填料75c的顺序的含有率(密度)添加到第一基质树脂74中。
第一小径填料75a也可以具有小于源极电极32的厚度(栅极电极30的厚度)的厚度。第一小径填料75a的粒径可以为1nm以上且1μm以下。第一中径填料75b可以具有超过源极电极32的厚度且上绝缘膜38的厚度以下的厚度。第一中径填料75b的粒径可以为1μm以上且20μm以下。
第一大径填料75c可以具有超过上绝缘膜38的厚度的厚度。多个第一填料75可以包含超过第一半导体区6(外延层)的厚度、第二半导体区7(基板)的厚度以及芯片2的厚度中的任一个的至少一个第一大径填料75c。第一大径填料75c的粒径可以为20μm以上且100μm以下。第一大径填料75c的粒径优选为50μm以下。
多个第一填料75的平均粒径可以为1μm以上且10μm以下。多个第一填料75的平均粒径优选为4μm以上且8μm以下。当然，多个第一填料75无需同时包含第一小径填料75a、第一中径填料75b及第一大径填料75c的全部，可以通过第一小径填料75a及第一中径填料75b中的某一方或双方构成。例如，此时多个第一填料75(第一中径填料75b)的最大粒径可以为10μm以下。
密封绝缘体71可以包含：具有在绝缘主面72的表层部以及绝缘侧壁73的表层部断裂的粒形(particle shapes)的多个填料碎片75d(a plurality of filler fragments)。多个填料碎片75d可以分别由第一小径填料75a的一部分、第一中径填料75b的一部分以及第一大径填料75c的一部分中的任一个形成。
位于绝缘主面72侧的多个填料碎片75d具有以面向绝缘主面72的方式沿着绝缘主面72形成的断裂部。位于绝缘侧壁73侧的多个填料碎片75d具有以面向绝缘侧壁73的方式沿着绝缘侧壁73形成的断裂部。多个填料碎片75d的断裂部可以从绝缘主面72和绝缘侧壁73露出，也可以被第一基质树脂74部分地或整体地覆盖。多个填料碎片75d位于绝缘主面72以及绝缘侧壁73的表层部，因此，对芯片2侧的构造物没有影响。
多个第一填料75以第一总截面积在单位截面积中所占的比例高于第一基质树脂74的截面积在该单位截面积中所占的比例的方式添加到第一基质树脂74中。即，多个第一填料75在密封绝缘体71内所占的第一填料密度高于第一基质树脂74在密封绝缘体71内所占的第一树脂密度。
具体而言，多个第一填料75以第一总截面积在每单位截面积中所占的比例为60％以上且95％以下的方式添加到第一基质树脂74中。换言之，多个第一填料75以60重量％以上且95重量％以下的含有率添加到第一基质树脂74中。多个第一填料75的第一总截面积(第一填料密度)优选为75％以上且90％以下。第一总截面积(填料密度)特别优选为80％以上。
在将从密封绝缘体71露出的截面提取的任意的第一测定区的截面积设为1时，多个第一填料75的第一总截面积的比例是该第一测定区所包含的多个第一填料75的第一总截面积的比例。作为第一测定区，选择包含多个第一填料75的区域。例如，也可以选择包含10个以上且100个以下的第一填料75的第一测定区。
第一测定区只要包含第一小径填料75a、第一中径填料75b以及第一大径填料75c中的至少一种即可，不一定需要包含第一小径填料75a、第一中径填料75b以及第一大径填料75c的全部。当然，多个第一填料75的第一总截面积也可以根据包含第一小径填料75a、第一中径填料75b以及第一大径填料75c中的至少两种的第一测定区来求出。另外，多个第一填料75的第一总截面积也可以根据包含第一小径填料75a、第一中径填料75b以及第一大径填料75c的全部的第一测定区来求出。
第一测定区的截面积根据密封绝缘体71的厚度而调整为任意值。第一测定区的截面积例如可以在1μm见方以上且100μm见方以下(＝1μm2以上且10000μm2以下)的范围内调整。第一测定区的截面积例如可以在1μm见方以上且5μm见方以下、5μm见方以上且10μm见方以下、10μm见方以上且20μm见方以下、20μm见方以上且30μm见方以下、30μm见方以上且40μm见方以下、40μm见方以上且50μm见方以下、50μm见方以上且60μm见方以下、60μm见方以上且70μm见方以下、70μm见方以上且80μm见方以下、80μm见方以上且90μm见方以下、以及90μm见方以上且100μm见方以下中的任一范围内调整。
例如，在提取了10μm见方(＝100μm2)的第一测定区时，多个第一填料75的第一总截面积为60μm2以上且95μm2以下。这样计算出的多个第一填料75的第一总截面积的比例可以换算为每1mm2的比例、每100μm2的比例、每10μm2的比例等。
当然，多个第一填料75的第一总截面积的比例也可以根据从多个第一测定区求出的多个第一总截面积的比例的平均值来计算。在第一测定区中多个第一填料75露出的区域以外的区域中，第一基质树脂74及多个第一增韧粒子76露出。
多个第一增韧粒子76添加到第一基质树脂74中。多个第一增韧粒子76可以包含硅系增韧粒子、丙烯酸系增韧粒子和丁二烯系增韧粒子中的至少一种。密封绝缘体71优选包含硅系增韧粒子。多个第一增韧粒子76优选具有小于多个第一填料75的平均粒径的平均粒径。多个第一增韧粒子76的平均粒径优选为1nm以上且1μm以下。多个第一增韧粒子76的最大粒径优选为1μm以下。
在本方式中，多个第一增韧粒子76以总截面积在每单位截面积中所占的比例为0.1％以上且10％以下的方式添加到第一基质树脂74中。换言之，多个第一增韧粒子76以0.1重量％以上且10重量％以下的范围的含有率添加到第一基质树脂74中。多个第一增韧粒子76的平均粒径、含有率根据在制造时和/或制造后应赋予给密封绝缘体71的弹性模量而适当调节。例如，根据具有亚微米级(＝1μm以下)的平均粒径的多个第一增韧粒子76，能够有助于密封绝缘体71的低弹性模量、低固化收缩率。
半导体装置1A包含覆盖第二主面4的漏极电极77(第二主面电极)。漏极电极77与第二主面4电连接。漏极电极77与从第二主面4露出的第二半导体区7形成欧姆接触。漏极电极77可以以与芯片2的周缘(第一～第四侧面5A～5D)相连的方式覆盖第二主面4的整个区域。
漏极电极77可以从芯片2的周缘向内侧隔开间隔地覆盖第二主面4。漏极电极77构成为在与源极端子电极60之间施加500V以上且3000V以下的漏极源极电压。即，芯片2形成为在第一主面3和第二主面4之间施加500V以上且3000V以下的电压。
以上，半导体装置1A包含：芯片2、栅极电极30(源极电极32：主面电极)、栅极端子电极50(源极端子电极60)以及密封绝缘体71。芯片2具有第一主面3。栅极电极30(源极电极32)配置在第一主面3之上。栅极端子电极50(源极端子电极60)配置在栅极电极30(源极电极32)之上。密封绝缘体71以使栅极端子电极50(源极端子电极60)的一部分露出的方式在第一主面3之上覆盖栅极端子电极50(源极端子电极60)的周围。密封绝缘体71包含第一基质树脂74及多个第一填料75。
根据该构造，能够通过第一基质树脂74和多个第一填料75调节密封绝缘体71的强度。另外，根据该构造，能够利用密封绝缘体71保护密封对象物不受外力、湿气(水分)的影响。即，能够保护密封对象物不受起因于外力的损伤(包含剥离)、起因于湿气的劣化(包含腐蚀)。由此，能够抑制形状不良、电气特性的变动。因此，可以提供能够提高可靠性的半导体装置1A。
多个第一填料75优选以第一总截面积在单位截面积中所占的比例高于第一基质树脂74的截面积在该单位截面积中所占的比例的方式添加到第一基质树脂74中。根据该构造，能够提高密封绝缘体71的机械强度，抑制起因于密封绝缘体71的应力的芯片2的变形、电气特性的变动。另外，根据这样的构造，能够抑制密封绝缘体71的应力，因此，能够形成比较厚的密封绝缘体71。即，能够抑制起因于密封绝缘体71的应力的芯片2的变形、电气特性的变动，同时保护密封对象物。
多个第一填料75优选以第一总截面积在单位截面积中所占的比例为60％以上的方式添加到第一基质树脂74中。根据该构造，能够适当地提高密封绝缘体71的机械强度。第一总截面积优选为95％以下。多个第一填料75可以通过球体物和不定形物中的某一方或双方构成。多个第一填料75优选通过球体物构成。密封绝缘体71优选包含粒径不同的多个第一填料75。
半导体装置1A优选包含部分地覆盖栅极电极30(源极电极32)的上绝缘膜38。根据该构造，能够通过上绝缘膜38保护覆盖对象物不受外力、湿气的影响。即，根据该构造，能够通过上绝缘膜38和密封绝缘体71双方保护密封对象物。
在这样的构造中，密封绝缘体71优选具有直接覆盖上绝缘膜38的部分。密封绝缘体71优选具有隔着上绝缘膜38覆盖栅极电极30(源极电极32)的部分。栅极端子电极50(源极端子电极60)优选具有直接覆盖上绝缘膜38的部分。上绝缘膜38优选包含无机绝缘膜42和有机绝缘膜43中的某一方或双方。有机绝缘膜43优选由感光性树脂膜构成。
上绝缘膜38优选比栅极电极30(源极电极32)厚。上绝缘膜38优选比芯片2薄。密封绝缘体71优选比栅极电极30(源极电极32)厚。密封绝缘体71优选比上绝缘膜38厚。密封绝缘体71特别优选比芯片2厚。
密封绝缘体71优选使栅极端子电极50(源极端子电极60)的栅极端子面51(源极端子面61)露出，覆盖栅极端子侧壁52(源极端子侧壁62)。即，密封绝缘体71优选从栅极端子侧壁52(源极端子侧壁62)侧保护栅极端子电极50(源极端子电极60)。
该情况下，密封绝缘体71优选具有与栅极端子面51(源极端子面61)形成一个平坦面的绝缘主面72。密封绝缘体71优选具有与芯片2的第一～第四侧面5A～5D(侧面)形成1个平坦面的绝缘侧壁73。根据该构造，能够利用密封绝缘体71适当地保护位于第一主面3侧的密封对象物。
上述结构在对具有比较大的平面面积和/或比较小的厚度的芯片2应用具有比较大的平面面积和/或比较大的厚度的栅极端子电极50(源极端子电极60)时是有效的。具有比较大的平面面积和/或比较大的厚度的栅极端子电极50(源极端子电极60)在吸收芯片2侧所产生的热、并向外部扩散方面也是有效的。
例如，栅极端子电极50(源极端子电极60)优选比栅极电极30(源极电极32)厚。栅极端子电极50(源极端子电极60)优选比上绝缘膜38厚。栅极端子电极50(源极端子电极60)特别优选比芯片2厚。例如，也可以是，栅极端子电极50在俯视图中覆盖第一主面3的25％以下的区域，源极端子电极60在俯视图中覆盖第一主面3的50％以上的区域。
例如，芯片2在俯视图中也可以具有具备1mm见方以上的面积的第一主面3。芯片2在剖视图中也可以具有100μm以下的厚度。芯片2优选在剖视图中具有50μm以下的厚度。芯片2可以具有包含半导体基板及外延层的层叠构造。此时，外延层优选比半导体基板厚。
在上述结构中，芯片2优选包含宽带隙半导体的单晶。宽带隙半导体的单晶在提高电气特性方面是有效的。另外，根据宽带隙半导体的单晶，可以通过比较高的硬度来抑制芯片2的变形，同时达成芯片2的薄化以及芯片2的平面面积的增加。芯片2的薄化和芯片2的平面面积的扩展在提高电气特性方面也是有效的。
具有密封绝缘体71的结构在包含覆盖芯片2的第二主面4的漏极电极77的构造中也是有效的。漏极电极77在与源极电极32之间形成经由芯片2的电位差(例如500V以上且3000V以下)。在比较薄的芯片2时，源极电极32与漏极电极77之间的距离缩短，因此，第一主面3的周缘与源极电极32之间的放电现象的风险提高。关于这一点，在具有密封绝缘体71的构造中，能够提高第一主面3的周缘与源极电极32之间的绝缘性，能够抑制放电现象。
图8是表示搭载图1所示的半导体装置1A的半导体封装体201A的俯视图。图9是沿着图8所示的IX-IX线的剖视图。图10A是表示图9所示的区域X的第一方式例的放大剖视图。半导体封装体201A也可以称为“半导体模块”。
参照图8～图10A，半导体封装体201A包含金属板202。金属板202具有：一侧的第一板面203、另一侧的第二板面204、以及连接第一板面203和第二板面204的第一～第四板侧面205A～205D。第一板侧面205A和第二板侧面205B沿第一方向X延伸，并在第二方向Y上对置。第三板侧面205C以及第四板侧面205D沿第二方向Y延伸，并在第一方向X上对置。
在本方式中，金属板202一体地包含裸片焊盘206和散热器207。裸片焊盘206位于第一方向X的一侧(第二板侧面205B侧)，散热器207位于第一方向X的另一侧(第一板侧面205A侧)。裸片焊盘206在俯视图中形成为四边形状。第一板面203中的由裸片焊盘206形成的部分形成为半导体装置1A的配置面。
散热器207形成为从裸片焊盘206引出的引出部。散热器207在俯视图中从裸片焊盘206呈四边形状(具体而言，角部被切的多边形状)引出。散热器207在俯视图中具有圆形状的贯通孔208。
金属板202的厚度优选超过芯片2的厚度。金属板202的厚度特别优选超过密封绝缘体71的厚度。金属板202的厚度最优选超过芯片2的厚度及密封绝缘体71的总厚度(即半导体装置1A的厚度)。
半导体封装体201A包含多个(在本方式中为3个)引线端子209。多个引线端子209配置于第二板侧面205B侧。多个引线端子209分别形成为沿第二板侧面205B的正交方向(即第二方向Y)延伸的带状。多个引线端子209中的两侧的引线端子209配置成从裸片焊盘206隔开间隔，中央的引线端子209与裸片焊盘206一体地形成。与金属板202连接的引线端子209的配置是任意的。
半导体封装体201A包含配置在裸片焊盘206的第一板面203之上的半导体装置1A。半导体装置1A以使漏极电极77与裸片焊盘206对置的姿势配置在裸片焊盘206之上，并与裸片焊盘206电连接。
半导体封装体201A包含介于漏极电极77与裸片焊盘206之间且使半导体装置1A与裸片焊盘206电接合及机械接合的导电粘接剂210。导电粘接剂210可以包含焊料或金属膏。焊料可以是无铅焊料。金属膏可以包含Au、Ag以及Cu中的至少一个。Ag膏可以由Ag烧结膏构成。Ag烧结膏由在有机溶剂中添加了纳米尺寸或微尺寸的Ag粒子的膏构成。
半导体封装体201A包含使半导体装置1A与对应的引线端子209电连接的多个导线211(导电连接构件)。至少一个导线211将栅极端子电极50与对应的一个引线端子209的内端部电连接。至少一个导线211将源极端子电极60与对应的一个引线端子209电连接。
在本方式中，多个导线211分别由金属导线(即键合线)构成。多个导线211可以包含金导线、铜导线以及铝导线中的至少一个。当然，导线211也可以代替金属导线而由金属夹等金属板202构成。
半导体封装体201A包含大致长方体形状的封装体主体212。封装体主体212以使多个引线端子209部分地露出的方式将金属板202、多个引线端子209、半导体装置1A、导电粘接剂210以及多个导线211密封。
封装体主体212具有：一侧的第一面213、另一侧的第二面214、以及连接第一面213和第二面214的第一～第四侧壁215A～215D。第一面213位于金属板202的第一板面203侧，隔着多个导线211以及半导体装置1A而与第一板面203对置。第二面214位于金属板202的第二板面204侧。
第一侧壁215A位于金属板202的第一板侧面205A侧，沿着第一板侧面205A延伸。第二侧壁215B位于金属板202的第二板侧面205B侧，沿着第二板侧面205B延伸。第三侧壁215C位于金属板202的第三板侧面205C侧，沿着第三板侧面205C延伸。第四侧壁215D位于金属板202的第四板侧面205D侧，沿着第四板侧面205D延伸。
封装体主体212中的位于第一面213以及半导体装置1A的密封绝缘体71之间的部分的密封厚度优选超过芯片2的厚度。密封厚度特别优选超过密封绝缘体71的厚度。密封厚度最优选超过芯片2的厚度及密封绝缘体71的总厚度(即半导体装置1A的厚度)。
关于半导体装置1A侧的构造，封装体主体212具有：直接覆盖芯片2的第一～第四侧面5A～5D的部分、直接覆盖密封绝缘体71的绝缘主面72的部分、以及直接覆盖密封绝缘体71的绝缘侧壁73的部分。封装体主体212掩埋绝缘主面72的磨削痕和绝缘侧壁73的磨削痕而覆盖绝缘主面72和绝缘侧壁73。另外，封装体主体212具有直接覆盖栅极端子电极50的栅极端子面51中的从导线211露出的部分的部分、以及直接覆盖源极端子电极60的源极端子面61中的从导线211露出的部分的部分。
关于半导体装置1A外的构造，封装体主体212覆盖金属板202的裸片焊盘206，并使金属板202的散热器207(贯通孔208)从第一侧壁215A侧露出。封装体主体212具有直接覆盖金属板202的第一板面203的部分、以及直接覆盖金属板202的第一～第四板侧面205A～205D的部分。
在本方式中，封装体主体212使金属板202的第二板面204从第二面214露出。在本方式中，第二面214与第二板面204形成一个平坦面。当然，封装体主体212也可以覆盖第二板面204的一部分或全部。另外，封装体主体212也可以覆盖金属板202的整个区域。
封装体主体212使多个引线端子209从第二侧壁215B露出。封装体主体212覆盖多个引线端子209的内端部，使多个引线端子209的带部和外端部露出。封装体主体212覆盖多个导线211的整个区域。
在本方式中，封装体主体212包含：第二基质树脂216、多个第二填料217及多个第二增韧粒子218(增韧剂)。在图10A中，多个第二增韧粒子218分别由粗圆表示。封装体主体212构成为通过第二基质树脂216、多个第二填料217及多个第二增韧粒子218来调节机械强度。
封装体主体212可以包含炭黑等对第二基质树脂216进行着色的色料。第二基质树脂216优选由热固化性树脂构成。第二基质树脂216可以包含作为热固化性树脂的一例的环氧树脂、酚醛树脂和聚酰亚胺树脂中的至少一个。第二基质树脂216可以包含由与密封绝缘体71的第一基质树脂74相同种类或不同种类构成的热固化性树脂。在本方式中，第二基质树脂216包含与第一基质树脂74相同种类的热固化性树脂(即环氧树脂)。
多个第二填料217通过由绝缘体构成的球体物和由绝缘体构成的不定形物中的某一方或双方构成，添加到第二基质树脂216中。不定形物具有粒状、碎片状、破碎片状等球体以外的随机形状。不定形物可以具有棱角。在本方式中，从抑制填料侵蚀引起的对半导体装置1A(芯片2、栅极端子电极50、源极端子电极60、密封绝缘体71等)的损伤的观点出发，多个第二填料217与多个第一填料75一样，分别由球体物构成。
当然，也可以是密封绝缘体71的多个第一填料75由球体物构成，另一方面，多个第二填料217由不定形物构成。另外，也可以是多个第一填料75由不定形物构成，另一方面，多个第二填料217由球体物构成。另外，也可以是，多个第一填料75由不定形物构成，第二填料217由不定形物构成。
多个第二填料217可以包含陶瓷、氧化物以及氮化物中的至少一个。多个第二填料217可以包含由与多个第一填料75相同种类或不同种类构成的绝缘体。在本方式中，多个第二填料217分别由与多个第一填料75相同种类的绝缘体(即氧化硅粒子)构成。多个第二填料217可以分别具有1nm以上且100μm以下的粒径。多个第二填料217的粒径优选为50μm以下。
封装体主体212优选包含粒径不同的多个第二填料217。多个第二填料217可以包含：多个第二小径填料217a、多个第二中径填料217b以及多个第二大径填料217c。多个第二填料217优选以第二小径填料217a、第二中径填料217b和第二大径填料217c的顺序的含有率(密度)添加到第二基质树脂216中。
第二小径填料217a可以具有小于源极电极32的厚度(栅极电极30的厚度)的厚度。第二小径填料217a的粒径可以为1nm以上且1μm以下。第二中径填料217b也可以具有超过源极电极32的厚度且上绝缘膜38的厚度以下的厚度。第二中径填料217b的粒径也可以为1μm以上且20μm以下。
第二大径填料217c可以具有超过上绝缘膜38的厚度的厚度。多个第二填料217可以包含超过第一半导体区6(外延层)的厚度、第二半导体区7(基板)的厚度以及芯片2的厚度中的任一个的至少一个第二大径填料217c。第二大径填料217c的粒径也可以为20μm以上且100μm以下。第二大径填料217c的粒径优选为50μm以下。
多个第二填料217可以包含超过芯片2的厚度的至少一个第二填料217(第二大径填料217c)。多个第二填料217可以包含具有超过芯片2的厚度且小于密封绝缘体71的厚度的厚度的至少一个第二填料217(第二大径填料217c)。多个第二填料217可以包含超过密封绝缘体71的厚度的至少一个第二填料217(第二大径填料217c)。
多个第二填料217可以包含超过芯片2的厚度以及密封绝缘体71的厚度的总厚度的至少一个第二填料217(第二大径填料217c)。当然，在密封绝缘体71比芯片2薄时，多个第二填料217可以包含具有超过密封绝缘体71的厚度且小于芯片2的厚度的厚度的至少一个第二填料217(第二大径填料217c)。
多个第二填料217的平均粒径可以为多个第一填料75的平均粒径以上，也可以小于多个第一填料75的平均粒径。多个第二填料217的平均粒径可以为1μm以上且20μm以下。多个第二填料217的平均粒径优选为4μm以上且16μm以下。当然，多个第二填料217无需同时包含第二小径填料217a、第二中径填料217b及第二大径填料217c的全部，也可以通过第二小径填料217a及第二中径填料217b中的某一方或双方构成。例如，该情况下，多个第二填料217(第二中径填料217b)的最大粒径也可以为10μm以下。
多个第二填料217以第二总截面积在单位截面积中所占的比例高于第二基质树脂216的截面积在该单位截面积中所占的比例的方式添加到第二基质树脂216中。即，多个第二填料217在封装体主体212内所占的第二填料密度高于第二基质树脂216在封装体主体212内所占的第二树脂密度。
具体而言，多个第二填料217以第二总截面积在每单位截面积中所占的比例为60％以上且95％以下的方式添加到第二基质树脂216中。换言之，多个第二填料217以60重量％以上且95重量％以下的含有率添加到第二基质树脂216中。多个第二填料217的第二总截面积(第二填料密度)优选超过75％且为95％以下。
在将从封装体主体212露出的截面提取出的任意的第二测定区的截面积设为1时，多个第二填料217的第二总截面积的比例是该第二测定区所包含的多个第二填料217的总截面积的比例。作为第二测定区，选择包含多个第二填料217的区域。例如，可以选择包含10个以上且100个以下的第二填料217的第二测定区。
第二测定区只要包含第二小径填料217a、第二中径填料217b及第二大径填料217c中的至少一种即可，不需要一定包含第二小径填料217a、第二中径填料217b及第二大径填料217c的全部。当然，多个第二填料217的总截面积也可以根据包含第二小径填料217a、第二中径填料217b以及第二大径填料217c中的至少两种的第二测定区来求出。另外，多个第二填料217的总截面积也可以根据包含第二小径填料217a、第二中径填料217b以及第二大径填料217c的全部的第二测定区来求出。
第二测定区的截面积根据封装体主体212的厚度被调整为任意值。第二测定区的截面积例如可以在1μm见方以上且100μm见方以下(＝1μm2以上且10000μm2以下)的范围内调整。第一测定区的截面积例如可以在1μm见方以上且5μm见方以下、5μm见方以上且10μm见方以下、10μm见方以上且20μm见方以下、20μm见方以上且30μm见方以下、30μm见方以上且40μm见方以下、40μm见方以上且50μm见方以下、50μm见方以上且60μm见方以下、60μm见方以上且70μm见方以下、70μm见方以上且80μm见方以下、80μm见方以上且90μm见方以下、以及90μm见方以上且100μm见方以下中的任一范围内调整。
例如，在提取了10μm见方(＝100μm2)的第二测定区时，多个第二填料217的总截面积为80μm2以上且95μm2以下。这样计算出的多个第二填料217的总截面积的比例可以换算为每1mm2的比例、每100μm2的比例、每10μm2的比例等。
第二测定区的截面积优选与应用于密封绝缘体71的第一测定区的截面积相等。当然，多个第二填料217的第二总截面积的比例可以根据从多个第二测定区求出的多个总截面积的比例的平均值来计算。在第二测定区中多个第二填料217露出的区域以外的区域中，第二基质树脂216及多个第二增韧粒子218露出。
在本方式中，多个上述第二填料217以在单位截面积中成为与多个第一填料75的第一总截面积不同的第二总截面积的方式添加到第二基质树脂216中。即，第二总截面积的比例(第二填料密度)与第一总截面积的比例(第一填料密度)不同。第二总截面积优选超过第一总截面积。即，第二总截面积的比例优选超过第一总截面积的比例。
第二总截面积的比例可以设定为在0.1％以上且10％以下的比例范围内高于第一总截面积的比例。具体而言，第二总截面积的比例可以设定为比第一总截面积的比例高出属于0.1％以上且1％以下、1％以上且2％以下、2％以上且3％以下、3％以上且4％以下、4％以上且5％以下、5％以上且6％以下、6％以上且7％以下、7％以上且8％以下、8％以上且9％以下、以及9％以上且10％以下中的任一范围的比例。
例如，在第一总截面积的比例设定为75％以上且85％以下的范围时，在第二总截面积的比例高于第一总截面积的比例这样的条件下，第二总截面积的比例在超过75％且95％以下的范围内调节。第二总截面积的比例优选比第一总截面积的比例高出5％±2％的范围(即3％以上且7％以下)的比例。例如，在第一总截面积的比例设定为75％以上且85％以下的范围的情况下，第二总截面积的比例优选设定为超过78％且92％以下的范围。
多个第二增韧粒子218添加到第二基质树脂216中。多个第二增韧粒子218可以包含硅系增韧粒子、丙烯酸系增韧粒子和丁二烯系增韧粒子中的至少一种。多个第二增韧粒子218可以包含由与密封绝缘体71的多个第一增韧粒子76相同种类或不同种类构成的绝缘体。
在本方式中，多个第二增韧粒子218由与多个第一增韧粒子76相同种类的增韧粒子(即硅系增韧粒子)构成。多个第二增韧粒子218优选具有小于多个第二填料217的平均粒径的平均粒径。多个第二增韧粒子218的平均粒径优选为1nm以上且1μm以下。多个第二增韧粒子218的最大粒径优选为1μm以下。
在本方式中，多个第二增韧粒子218以总截面积在每单位截面积中所占的比例为0.1％以上且10％以下的方式添加到第二基质树脂216中。换言之，多个第二增韧粒子218以0.1重量％以上且10重量％以下的范围的含有率添加到第二基质树脂216中。多个第二增韧粒子218的平均粒径、含有率根据在制造时和/或制造后应赋予给封装体主体212的弹性模量而适当调节。例如，根据具有亚微米级(＝1μm以下)的平均粒径的多个第二增韧粒子218，能够有助于封装体主体212的低弹性模量、低固化收缩率。
这样，封装体主体212与密封绝缘体71分体构成，在与密封绝缘体71之间形成边界部219。封装体主体212与密封绝缘体71紧贴，但不与密封绝缘体71一体化。当然，封装体主体212可以包含以使边界部219部分地消失的方式与密封绝缘体71的一部分一体化的部分。
在本方式中，多个第一填料75以及多个第二填料217均由球体物构成，封装体主体212在边界部219的附近不具有填料碎片75d。因此，通过多个第一填料75中的形成于绝缘主面72的表层部以及绝缘侧壁73的表层部的多个填料碎片75d来观察边界部219。
边界部219也是从第一总截面积的比例(多个第一填料75)切换为第二总截面积的比例(多个第二填料217)的地点。另外，边界部219也是经过不同的制造方法而形成的制造工序过程经历。边界部219可以在密封绝缘体71与封装体主体212之间具有多个微细的空隙(空孔)。此时，多个微细的空隙可以为1nm以上且1μm以下。即，多个微细的空隙可以为第一小径填料75a(第二小径填料217a)的粒径以下。
封装体主体212包含：与芯片2的第一～第四侧面5A～5D抵接的第二基质树脂216、多个第二填料217以及多个第二增韧粒子218。另外，封装体主体212包含：与密封绝缘体71的绝缘主面72及绝缘侧壁73抵接的第二基质树脂216、多个第二填料217以及多个第二增韧粒子218。
至少第二基质树脂216掩埋绝缘主面72的磨削痕和绝缘侧壁73的磨削痕。至少第二基质树脂216优选与密封绝缘体71的多个填料碎片75d(具体而言为填料碎片75d的断裂部)抵接。此处提及的“抵接”除了包含第二基质树脂216与填料碎片75d直接接触(覆盖)的方式以外，还包含第二基质树脂216隔着第一基质树脂74与填料碎片75d间接地接触(覆盖)的方式。
当然，多个第二填料217(具体而言为第二小径填料217a)及多个第二增韧粒子218中的某一方或双方也可以掩埋绝缘主面72的磨削痕及绝缘侧壁73的磨削痕。当然，多个第二填料217及多个第二增韧粒子218中的某一方或双方也可以与多个填料碎片75d(具体而言为填料碎片75d的断裂部)抵接。此处提及的“抵接”除了包含第二填料217(第二增韧粒子218)与填料碎片75d直接接触(覆盖)的方式以外，还包含第二填料217(第二增韧粒子218)隔着第一基质树脂74与填料碎片75d间接地接触(覆盖)的方式。
第二基质树脂216在绝缘主面72和绝缘侧壁73分别与第一基质树脂74和/或第一填料75(包含填料碎片75d)抵接，不进入到第一基质树脂74内。另外，多个第二填料217在绝缘主面72和绝缘侧壁73分别与第一基质树脂74和/或第一填料75(包含填料碎片75d)抵接，不进入到第一基质树脂74内。另外，多个第二增韧粒子218在绝缘主面72及绝缘侧壁73分别与第一基质树脂74和/或第一填料75(包含填料碎片75d)抵接，不进入到第一基质树脂74内。
即，多个第二填料217及多个第二增韧粒子218未添加到密封绝缘体71(第一基质树脂74)内。在此提及的“未添加”是指如下构造：与密封绝缘体71抵接的第二填料217(第二增韧粒子218)的个数超过进入到密封绝缘体71内的第二填料217(第二增韧粒子218)的个数，上述的边界部219的一部分由多个第二填料217(第二增韧粒子218)的一部分形成的构造。在制造工序中意外地完全进入到密封绝缘体71内的第二填料217(第二增韧粒子218)可以视为第一填料75(第一增韧粒子76)之一。
另外，封装体主体212包含：与栅极端子面51及源极端子面61抵接的第二基质树脂216、多个第二填料217及多个第二增韧粒子218。至少第二基质树脂216掩埋栅极端子面51的磨削痕和源极端子面61的磨削痕。当然，多个第二填料217(具体而言为第二小径填料217a)及多个第二增韧粒子218中的某一方或双方也可以掩埋栅极端子面51的磨削痕及源极端子面61的磨削痕。
图10B是表示图9所示的区域X的第二方式例的放大剖视图。以下，对与第一方式例(参照图10A)不同的点进行说明，其他点应用第一方式例(参照图10A)的说明。
参照图10B，封装体主体212可以在包含密封绝缘体71和封装体主体212的任意截面中包含具有超过多个第一填料75的最大粒径的粒径的至少1个第二填料217。上述的任意截面可以是包含第一测定区和第二测定区的一个截面。上述的任意截面也可以是展现密封绝缘体71的截面形状的整体和封装体主体212的截面形状的整体的一个截面。
多个第二填料217可以包含具有超过多个第一填料75的最大粒径的最大粒径的第二填料217。此时，第二测定区中的多个第二填料217的平均粒径可以超过第一测定区中的多个第一填料75的平均粒径。
第二测定区中的第二填料217的最大粒径相对于第一测定区中的第一填料75的最大粒径的粒径比可以为1.5以上且20以下。上述粒径比可以是属于1.5以上且2以下、2以上且4以下、4以上且6以下、6以上且8以下、8以上且10以下、10以上且12以下、12以上且14以下、14以上且16以下、16以上且18以下、18以上且20以下中的任一范围的值。上述粒径比优选为2以上且10以下。这些数值范围是一个例子，上述粒径比成为20以上的值(例如20以上且100以下的值)也无妨。
在这样的结构中，多个第一填料75可以由第一小径填料75a、第一中径填料75b以及第一大径填料75c构成。此时，第二填料217的第二大径填料217c的最大粒径被调节为超过第一填料75(第一大径填料75c)的最大粒径。另外，多个第一填料75可以由第一小径填料75a以及第一中径填料75b构成。
另外，多个第一填料75可以仅由第一小径填料75a构成。这些情况下，多个第二填料217可以包含第二中径填料217b及第二大径填料217c中的某一方或双方。该情况下，第二中径填料217b、第二大径填料217c的最大粒径被调节为超过第一小径填料75a和/或第一中径填料75b的最大粒径。
图10C是表示图9所示的区域X的第三方式例的放大剖视图。以下，对与第一方式例(参照图10A)不同的点进行说明，其他点应用第一方式例(参照图10A)的说明。当然，第三方式例也可以应用于第二方式例(参照图10B)。
参照图10C，封装体主体212可以在边界部219在与密封绝缘体71之间形成间隙部219a。间隙部219a是不存在密封绝缘体71和封装体主体212的空隙部。间隙部219a可以沿着绝缘主面72及绝缘侧壁73中的某一方或双方形成。
绝缘侧壁73侧的间隙部219a的间隙宽度优选小于绝缘主面72侧的间隙部219a的间隙宽度。换言之，在剖视图中，封装体主体212(第二基质树脂216)相对于绝缘侧壁73(第一基质树脂74)的每单位长度的接触长度优选超过封装体主体212(第二基质树脂216)相对于绝缘主面72(第一基质树脂74)的每单位长度的接触长度。
间隙宽度在剖视图中由密封绝缘体71与封装体主体212之间的空隙距离定义。当然，间隙部219a也可以形成于绝缘主面72侧，而不形成于绝缘侧壁73侧。另外，间隙部219a也可以形成于绝缘侧壁73侧，而不形成于绝缘主面72侧。
间隙部219a的间隙宽度优选至少为第一中径填料75b(第二中径填料217b)的粒径以下。即，间隙部219a的间隙宽度可以为1μm以上且20μm以下。间隙部219a的间隙宽度特别优选为第一小径填料75a(第二小径填料217a)的粒径以下。即，间隙部219a的间隙宽度可以为1nm以上且1μm以下。当然，间隙部219a的间隙宽度也可以为第一小径填料75a(第二小径填料217a)的粒径以上。
封装体主体212可以在边界部219在与栅极端子电极50的栅极端子面51及源极端子电极60的源极端子面61的某一方或双方之间形成间隙部219a。即，形成于绝缘主面72之上的区域的间隙部219a可以延展至栅极端子面51及源极端子面61中的某一方或双方之上的区域。换言之，栅极端子面51(源极端子面61)侧的间隙部219a可以延展至绝缘主面72侧。
以上，半导体封装体201A包含：裸片焊盘206、半导体装置1A以及封装体主体212。半导体装置1A配置在裸片焊盘206之上。半导体装置1A包含：芯片2、栅极电极30(源极电极32：主面电极)、栅极端子电极50(源极端子电极60)以及密封绝缘体71。芯片2具有第一主面3。栅极电极30(源极电极32)配置在第一主面3之上。栅极端子电极50(源极端子电极60)配置在栅极电极30(源极电极32)之上。
密封绝缘体71以使栅极端子电极50(源极端子电极60)的一部分露出的方式在第一主面3之上覆盖栅极端子电极50(源极端子电极60)的周围。密封绝缘体71包含第一基质树脂74及多个第一填料75。封装体主体212以覆盖密封绝缘体71的方式将裸片焊盘206以及半导体装置1A密封。封装体主体212包含第二基质树脂216和多个第二填料217。
根据该构造，能够通过第二基质树脂216和多个第二填料217调节封装体主体212的机械强度。另外，根据该构造，能够利用封装体主体212保护半导体装置1A不受外力、湿气的影响。即，能够保护半导体装置1A不受起因于外力的损伤、起因于湿气的劣化。由此，能够抑制半导体装置1A等的形状不良、电气特性的变动。
另一方面，在半导体装置1A侧，能够利用密封绝缘体71保护密封对象物不受经由封装体主体212的外力、湿气的影响。即，能够保护密封对象物不受起因于经由封装体主体212的外力的损伤、起因于经由封装体主体212的湿气的劣化。由此，能够抑制半导体装置1A等的形状不良、电气特性的变动。因此，可以提供能够提高可靠性的半导体封装体201A。
优选的是，多个第一填料75以第一填料密度添加到第一基质树脂74中，多个第二填料217以与第一填料密度不同的第二填料密度添加到第二基质树脂216中。优选的是，多个第一填料75以在单位截面积中成为第一总截面积的方式添加到第一基质树脂74中，多个第二填料217以在该单位截面积中成为与第一总截面积不同的第二总截面积的方式添加到第二基质树脂216中。
换言之，第二总截面积在单位截面积中所占的比例优选与第一总截面积在单位截面积中所占的比例不同。根据这些构造，能够考虑半导体装置1A的机械强度来调节封装体主体212的机械强度。此时，第二总截面积的比例(第二填料密度)优选比第一总截面积的比例(第一填料密度)高。根据该构造，能够使封装体主体212的机械强度比密封绝缘体71的机械强度高。
还考虑将第二总截面积的比例调节为小于第一总截面积的比例，使封装体主体212的机械强度低于密封绝缘体71的机械强度。此时，由于起因于温度变化的密封绝缘体71的变形，密封绝缘体71可能从封装体主体212剥离。
另外，还存在起因于密封绝缘体71的变形使得芯片2变形，芯片2从封装体主体212剥离的可能性。密封绝缘体71、芯片2的变形也成为半导体装置1A的形状不良、电气特性的变动的一个主要原因。另外，在使封装体主体212的机械强度降低时，由于起因于温度变化的裸片焊盘206等的变形，裸片焊盘206等也可能从封装体主体212剥离。
因此，封装体主体212的机械强度优选比密封绝缘体71的机械强度高。根据该构造，能够抑制密封绝缘体71的变形，能够抑制密封绝缘体71从封装体主体212剥离。另外，通过提高封装体主体212的强度，能够抑制裸片焊盘206等的变形，也能够抑制裸片焊盘206等从封装体主体212剥离。
多个第一填料75优选以第一总截面积在单位截面积中所占的比例高于第一基质树脂74的截面积在单位截面积中所占的比例的方式添加到第一基质树脂74中。另外，多个第二填料217优选以第二总截面积在单位截面积中所占的比例高于第二基质树脂216的截面积在单位截面积中所占的比例的方式添加到第二基质树脂216中。此时，优选的是，第一总截面积的比例为60％以上，第二总截面积的比例为60％以上。
第一基质树脂74优选由热固化性树脂构成。第二基质树脂216优选由热固化性树脂构成。多个第一填料75优选由球体物和不定形物中的某一方或双方构成。多个第二填料217优选由球体物和不定形物中的某一方或双方构成。多个第一填料75特别优选由球体物构成。另外，多个第二填料217特别优选由球体物构成。
密封绝缘体71特别优选包含粒径不同的多个第一填料75。封装体主体212特别优选包含粒径不同的多个第二填料217。多个第一填料75优选分别具有1nm以上且100μm以下的粒径。多个第二填料217优选分别具有1nm以上且100μm以下的粒径。
图11是表示在图1所示的半导体装置1A的制造时使用的晶圆构造80的立体图。图12是表示图11所示的器件区86的剖视图。参照图11和图12，晶圆构造80包含形成为圆盘状的晶圆81。晶圆81成为芯片2的基体(base)。晶圆81具有：一侧的第一晶圆主面82、另一侧的第二晶圆主面83、以及将第一晶圆主面82及第二晶圆主面83连接的晶圆侧面84。
晶圆81在晶圆侧面84具有表示SiC单晶的晶体取向的标记85。在本方式中，标记85在俯视图中包含被切成直线状的定向平面(orientation flat)。在本方式中，定向平面沿第二方向Y延伸。定向平面不需要一定沿第二方向Y延伸，也可以沿第一方向X延伸。
当然，标记85可以包含沿第一方向X延伸的第一定向平面以及沿第二方向Y延伸的第一定向平面。另外，标记85也可以代替定向平面而具有朝向晶圆81的中央部被切的定向凹口(orientation notch)。定向凹口在俯视图中可以是被切成三角形状、四边形状等多边形状的切口部。
晶圆81在俯视图中可以具有50mm以上且300mm以下(即2英寸以上且12英寸以下)的直径。晶圆构造80的直径由在标记85外通过晶圆构造80的中心的弦的长度来定义。晶圆构造80可以具有100μm以上且1100μm以下的厚度。
晶圆构造80包含：在晶圆81的内部形成于第一晶圆主面82侧的区域的第一半导体区6、以及形成于第二晶圆主面83侧的区域的第二半导体区7。第一半导体区6由外延层形成，第二半导体区7由半导体基板形成。即，第一半导体区6通过利用外延生长法从第二半导体区7使半导体单晶外延生长而形成。第二半导体区7优选具有超过第一半导体区6的厚度的厚度。
晶圆构造80包含：设置于第一晶圆主面82的多个器件区86以及多条切断预定线87。多个器件区86是与半导体装置1A分别对应的区域。多个器件区86在俯视图中分别设定为四边形状。在本方式中，多个器件区86在俯视图中沿着第一方向X以及第二方向Y呈矩阵状排列。
多条切断预定线87是确定成为芯片2的第一～第四侧面5A～5D的部位的线(呈带状延伸的区域)。多条切断预定线87以划分多个器件区86的方式设定为沿着第一方向X及第二方向Y延伸的格子状。多条切断预定线87例如可以由设置于晶圆81的内部和/或外部的对准标记等确定。
在本方式中，晶圆构造80包含：分别形成于多个器件区86的台面部11、MISFET构造12、外部接触区19、外部阱区20、场区21、主面绝缘膜25、侧壁构造26、层间绝缘膜27、栅极电极30、源极电极32、多个栅极布线36A、36B、源极布线37以及上绝缘膜38。
晶圆构造80包含被划分在多个上绝缘膜38之间的区域的切割道41。即，切割道41以使切断预定线87露出的方式横穿切断预定线87而横跨多个器件区86。切割道41形成为沿着多条切断预定线87延伸的格子状。在本方式中，切割道41使层间绝缘膜27露出。当然，在形成有使第一晶圆主面82露出的层间绝缘膜27时，切割道41可以使第一晶圆主面82露出。
图13A～图13I是表示图1所示的半导体装置1A的制造方法例的剖视图。图13A～图13I所示的各工序中形成的各构造的具体特征的说明如上所述，因此，将其省略或简化。
参照图13A，准备晶圆构造80(参照图11和图12)。接着，在晶圆构造80之上形成作为第一栅极导体膜55及第一源极导体膜67的基体的第一基体导体膜88。第一基体导体膜88沿着层间绝缘膜27、栅极电极30、源极电极32、多个栅极布线36A、36B、源极布线37以及上绝缘膜38呈膜状形成。第一基体导体膜88包含Ti系金属膜。第一基体导体膜88可以通过溅射法和/或蒸镀法形成。
接下来，在第一基体导体膜88之上形成成为第二栅极导体膜56以及第二源极导体膜68的基体的第二基体导体膜89。第二基体导体膜89隔着第一基体导体膜88呈膜状覆盖层间绝缘膜27、栅极电极30、源极电极32、多个栅极布线36A、36B、源极布线37以及上绝缘膜38。第二基体导体膜89包含Cu系金属膜。第二基体导体膜89可以通过溅射法和/或蒸镀法形成。
接着，参照图13B，在第二基体导体膜89之上形成具有规定图案的抗蚀剂掩模90。抗蚀剂掩模90包含使栅极电极30露出的第一开口90a以及使源极电极32露出的第二开口90b。第一开口90a在栅极电极30上的区域使应形成栅极端子电极50的区域露出。第二开口90b在源极电极32上的区域使应形成源极端子电极60的区域露出。
该工序包含：使抗蚀剂掩模90相对于第二基体导体膜89的密合性降低的工序。抗蚀剂掩模90的密合性通过调节对抗蚀剂掩模90的曝光条件、曝光后的烘烤条件(烧结温度、时间等)来调整。由此，在第一开口90a的下端部形成第一突出部53的生长起点，在第二开口90b的下端部形成第二突出部63的生长起点。
接下来，参照图13C，在第二基体导体膜89之上形成成为第二栅极导体膜56以及第二源极导体膜68的基体的第三基体导体膜91。在本方式中，第三基体导体膜91通过利用电镀法(例如电解电镀法)使导电体(在本方式中为Cu系金属)堆积在第一开口90a和第二开口90b内而形成。第三基体导体膜91在第一开口90a和第二开口90b内与第二基体导体膜89一体化。由此，形成覆盖栅极电极30的栅极端子电极50。另外，形成覆盖源极电极32的源极端子电极60。
该工序包含：使电镀液进入到第一开口90a的下端部的第二基体导体膜89与抗蚀剂掩模90之间的工序。另外，该工序包含：使电镀液进入到第二开口90b的下端部的第二基体导体膜89与抗蚀剂掩模90之间的工序。由此，在第一开口90a的下端部，第三基体导体膜91的一部分(栅极端子电极50)呈突起状生长，形成第一突出部53。另外，在第二开口90b的下端部，第三基体导体膜91的一部分(源极端子电极60)呈突起状生长，形成第二突出部63。
接着，参照图13D，除去抗蚀剂掩模90。由此，栅极端子电极50和源极端子电极60向外部露出。
接着，参照图13E，除去第二基体导体膜89中的从栅极端子电极50和源极端子电极60露出的部分。可以通过蚀刻法除去第二基体导体膜89的不需要的部分。蚀刻法可以为湿式蚀刻法和/或干式蚀刻法。接着，除去第一基体导体膜88中的从栅极端子电极50和源极端子电极60露出的部分。可以通过蚀刻法除去第一基体导体膜88的不需要的部分。蚀刻法可以为湿式蚀刻法和/或干式蚀刻法。
接着，参照图13F，以覆盖栅极端子电极50及源极端子电极60的方式将密封剂92供给至第一晶圆主面82之上。密封剂92成为密封绝缘体71的基体。密封剂92覆盖栅极端子电极50的周围和源极端子电极60的周围，覆盖上绝缘膜38的整个区域、栅极端子电极50的整个区域及源极端子电极60的整个区域。
在本方式中，密封剂92包含：第一基质树脂74、多个第一填料75及多个第一增韧粒子76(增韧剂)。多个第一填料75以总截面积在单位截面积中所占的比例高于第一基质树脂74的截面积在该单位截面积中所占的比例的方式添加到第一基质树脂74中。即，通过多个第一填料75提高密封剂92的粘度。
多个第一填料75优选以第一总截面积在单位截面积中所占的比例为60％以上的方式添加到第一基质树脂74中。在密封剂92的供给工序后，密封剂92通过加热而固化，形成密封绝缘体71。密封绝缘体71具有将栅极端子电极50的整个区域及源极端子电极60的整个区域覆盖的绝缘主面72。
接着，参照图13G，部分地除去密封绝缘体71。在本方式中，密封绝缘体71通过磨削法被从绝缘主面72侧磨削。磨削法可以是机械研磨法，也可以是化学机械研磨法。绝缘主面72被磨削至栅极端子电极50和源极端子电极60露出。该工序包含栅极端子电极50和源极端子电极60的磨削工序。由此，形成在与栅极端子电极50(栅极端子面51)和源极端子电极60(源极端子面61)之间形成一个磨削面的绝缘主面72。
接着，参照图13H，从第二晶圆主面83侧部分地除去晶圆81，将晶圆81薄化至期望的厚度。晶圆81的薄化工序可以通过蚀刻法、磨削法来实施。蚀刻法可以是湿式蚀刻法，也可以是干式蚀刻法。磨削法可以是机械研磨法，也可以是化学机械研磨法。
该工序包含：利用密封绝缘体71作为支承晶圆81的支承构件，使晶圆81薄化的工序。由此，能够适当地处理晶圆81。另外，能够利用密封绝缘体71抑制晶圆81的变形(伴随薄化的翘曲)，因此，能够适当地使晶圆81薄化。
作为一例，在晶圆81的厚度小于密封绝缘体71的厚度时，晶圆81被进一步薄化。作为另一例，在晶圆81的厚度为密封绝缘体71的厚度以上时，晶圆81薄化至小于密封绝缘体71的厚度的厚度。这些情况下，优选的是，将晶圆81薄化至第二半导体区7(半导体基板)的厚度小于第一半导体区6(外延层)的厚度。
当然，第二半导体区7(半导体基板)的厚度也可以是第一半导体区6(外延层)的厚度以上。另外，也可以将晶圆81薄化至第一半导体区6从第二晶圆主面83露出。即，可以将第二半导体区7的全部除去。
接着，参照图13I，形成覆盖第二晶圆主面83的漏极电极77。漏极电极77可以通过溅射法和/或蒸镀法形成。然后，沿着切断预定线87将晶圆构造80和密封绝缘体71切断。晶圆构造80和密封绝缘体71可以由切割刀片(未图示)切断。经过包含以上的工序，从1片晶圆构造80制造多个半导体装置1A。
以上，半导体装置1A的制造方法包含：晶圆构造80的准备工序、栅极端子电极50(源极端子电极60)的形成工序、以及密封绝缘体71的形成工序。晶圆构造80包含晶圆81及栅极电极30(源极电极32：主面电极)。晶圆81具有第一晶圆主面82。栅极电极30(源极电极32)配置在第一晶圆主面82之上。
在栅极端子电极50(源极端子电极60)的形成工序中，在栅极电极30(源极电极32)之上形成栅极端子电极50(源极端子电极60)。在密封绝缘体71的形成工序中，以使栅极端子电极50(源极端子电极60)的一部分露出的方式在第一晶圆主面82之上形成覆盖栅极端子电极50(源极端子电极60)的周围的栅极端子电极50(源极端子电极60)。
在密封绝缘体71的形成工序中，以使栅极端子电极50(源极端子电极60)的一部分露出的方式在第一晶圆主面82之上形成覆盖栅极端子电极50(源极端子电极60)的周围的栅极端子电极50(源极端子电极60)。密封绝缘体71包含第一基质树脂74及多个第一填料75。
根据该制造方法，可以通过第一基质树脂74和多个第一填料75调节密封绝缘体71的强度。另外，采用该制造方法，可以利用密封绝缘体71保护密封对象物不受外力、湿气的影响。即，能够保护密封对象物不受起因于外力的损伤、起因于湿气的劣化。由此，能够抑制形状不良、电气特性的变动。因此，可以制造能够提高可靠性的半导体装置1A。
多个第一填料75优选以第一总截面积在单位截面积中所占的比例高于第一基质树脂74的截面积在该单位截面积中所占的比例的方式添加到第一基质树脂74中。根据该制造方法，能够提高密封绝缘体71的机械强度，能够抑制伴随温度上升的密封绝缘体71的应力。由此，能够抑制起因于密封绝缘体71的应力的晶圆81的变形、电气特性的变动。
此时，第一总截面积的比例优选为60％以上。根据该构造，能够适当地提高密封绝缘体71的机械强度。第一总截面积的比例优选为95％以下。多个第一填料75可以由球体物和不定形物中的某一方或双方构成。多个第一填料75优选由球体物构成。密封绝缘体71优选包含粒径不同的多个第一填料75。
密封绝缘体71的形成工序优选包含密封剂92的供给工序和密封剂92的热固化工序。在密封剂92的供给工序中，将包含由热固化性树脂构成的第一基质树脂74、及多个第一填料75的密封剂92供给至第一晶圆主面82之上。在密封剂92的热固化工序中，通过使密封剂92热固化而形成密封绝缘体71。
此时，密封剂92优选以覆盖栅极端子电极50(源极端子电极60)的整个区域的方式供给至第一晶圆主面82之上。此时，密封绝缘体71的形成工序优选包含：在密封剂92的热固化工序后，将密封绝缘体71部分地除去到栅极端子电极50(源极端子电极60)的一部分露出的工序。
栅极端子电极50(源极端子电极60)的形成工序优选包含：形成比栅极电极30(源极电极32)厚的栅极端子电极50(源极端子电极60)的工序。密封绝缘体71的形成工序优选包含：形成比栅极电极30(源极电极32)厚的密封绝缘体71的工序。
半导体装置1A的制造方法优选包含：在密封绝缘体71的形成工序后，将晶圆81薄化的工序。根据该制造方法，能够降低从密封绝缘体71对晶圆81的应力，因此，能够使晶圆81适当地薄化。此时，可以将密封绝缘体71用作支承构件而使晶圆81薄化。
晶圆81的薄化工序优选包含：将晶圆81薄化至小于密封绝缘体71的厚度的工序。晶圆81的薄化工序优选包含：使晶圆81薄化至比栅极端子电极50(源极端子电极60)薄的工序。晶圆81的薄化工序优选包含：通过磨削法将晶圆81薄化的工序。
优选的是，晶圆81具有包含基板及外延层的层叠构造，并具有由外延层形成的第一晶圆主面82。此时，晶圆81的薄化工序可以包含：除去基板的至少一部分的工序。例如，晶圆81的薄化工序可以包含：使基板薄化至比外延层薄的工序。晶圆81优选包含宽带隙半导体的单晶。
栅极端子电极50(源极端子电极60)的形成工序优选包含：形成覆盖栅极电极30(源极电极32)的第二基体导体膜89(导体膜)的工序、在第二基体导体膜89之上形成使第二基体导体膜89中的覆盖栅极电极30(源极电极32)的部分露出的抗蚀剂掩模90的工序、在第二基体导体膜89中的从抗蚀剂掩模90露出的部分之上堆积第三基体导体膜91(导电体)的工序、以及在第三基体导体膜91的堆积工序之后除去抗蚀剂掩模90的工序。
半导体装置1A的制造方法优选包含：在栅极端子电极50(源极端子电极60)的形成工序前，形成部分地覆盖栅极电极30(源极电极32)的上绝缘膜38的工序。此时，密封剂92的供给工序优选包含：以覆盖栅极端子电极50(源极端子电极60)及上绝缘膜38的方式将密封剂92向开口部95内供给的工序。
栅极端子电极50(源极端子电极60)的形成工序优选包含：形成具有直接覆盖上绝缘膜38的部分的栅极端子电极50(源极端子电极60)的工序。上绝缘膜38的形成工序优选包含：形成包含无机绝缘膜42及有机绝缘膜43中的至少一方的上绝缘膜38的工序。
在晶圆构造80的准备工序中，优选准备包含晶圆81、器件区86、切断预定线87和栅极电极30(源极电极32)的晶圆构造80。器件区86设定于晶圆81(第一晶圆主面82)。切断预定线87以划分器件区86的方式设定于晶圆81(第一晶圆主面82)。栅极电极30(源极电极32)在器件区86配置在第一晶圆主面82之上。此时，半导体装置1A的制造方法优选包含如下工序：在密封绝缘体71的形成工序后(具体而言，密封绝缘体71的除去工序后)，将晶圆81和密封绝缘体71沿着切断预定线87切断。
图14A～图14C是表示图8所示的半导体封装体201A的制造方法例的剖视图。图14A～图14C所示的各工序中形成的各构造的具体的特征的说明如上所述，因此，将其省略或简化。
参照图14A，半导体封装体201A的制造方法在半导体装置1A的制造工序后实施。在半导体封装体201A的制造方法中，首先，准备引线框220。引线框220包含：金属板202、多个引线端子209、以及支承金属板202和多个引线端子209的框部221，引线框220通过冲压成型等形成为规定的形状。
接着，参照图14B，半导体装置1A经由导电粘接剂210而与金属板202(裸片焊盘206)接合。接着，至少一个导线211与引线端子209及栅极端子电极50连接，至少一个导线211与引线端子209及源极端子电极60连接。
接着，参照图14C，实施使用了铸模222(模具)的模制成型法。在图14C中，表示了采用作为模制成型法的一例的传递成型法的例子。铸模222包含一侧的第一模223(下模)和另一侧的第二模224(上模)。第二模224在与第一模223之间划分铸模空间225。
引线框220以至少半导体装置1A位于铸模空间225内的方式配置于铸模222内。在配置引线框220后，将包含第二基质树脂216、多个第二填料217及多个第二增韧粒子218的模制树脂226供给至铸模空间225内。多个第二填料217以第二总截面积在单位截面积中所占的比例高于第二基质树脂216的截面积在该单位截面积中所占的比例的方式添加到第二基质树脂216中。
即，通过多个第二填料217提高模制树脂226的粘度。第二总截面积的比例优选为60％以上。第二总截面积优选与多个第一填料75的第一总截面积不同。即，第二总截面积的比例(第二填料密度)优选与第一总截面积(第一填料密度)不同。第二总截面积特别优选超过第一总截面积。
模制树脂226在铸模空间225内将金属板202、多个引线端子209、半导体装置1A、导电粘接剂210以及多个导线211密封。在模制树脂226的供给工序后，模制树脂226通过加热而固化，形成封装体主体212。之后，从铸模222取出引线框220，将金属板202和多个引线端子209与封装体主体212一起从框部221切离。
经过包含以上的工序，制造半导体封装体201A。在本方式中，表示了采用作为模制成型法的一例的传递成型法的例子。但是，也可以采用压缩成型法来代替传递成型法。
以上，半导体封装体201A的制造方法包含半导体装置1A的准备工序以及封装体主体212的形成工序。半导体装置1A包含：芯片2、栅极电极30(源极电极32：主面电极)、栅极端子电极50(源极端子电极60)及密封绝缘体71。
密封绝缘体71以使栅极端子电极50(源极端子电极60)的一部分露出的方式在第一主面3之上覆盖栅极端子电极50(源极端子电极60)的周围。密封绝缘体71包含第一基质树脂74及多个第一填料75。在封装体主体212的形成工序中，通过包含第二基质树脂216及多个第二填料217的模制树脂226将裸片焊盘206及半导体装置1A密封，形成封装体主体212。
根据该制造方法，可以通过第二基质树脂216和多个第二填料217调节封装体主体212的机械强度。另外，根据该制造方法，能够通过封装体主体212保护半导体装置1A不受外力、湿气的影响。即，能够保护半导体装置1A不受起因于外力的损伤、起因于湿气的劣化。由此，能够抑制半导体装置1A等的形状不良、电气特性的变动。
另一方面，在半导体装置1A侧，能够通过密封绝缘体71保护密封对象物不受经由封装体主体212的外力、湿气的影响。即，能够保护密封对象物不受起因于经由封装体主体212的外力的损伤、起因于经由封装体主体212的湿气的劣化。由此，能够抑制半导体装置1A等的形状不良、电气特性的变动。因此，可以制造能够提高可靠性的半导体封装体201A。
优选的是，多个第一填料75以第一填料密度添加到第一基质树脂74中，多个第二填料217以与第一填料密度不同的第二填料密度添加到第二基质树脂216中。优选的是，多个第一填料75以在单位截面积中成为第一总截面积的方式添加到第一基质树脂74中，多个第二填料217以在单位截面积中成为与第一总截面积不同的第二总截面积的方式添加到第二基质树脂216中。
换言之，第二总截面积在单位截面积中所占的比例优选与第一总截面积在单位截面积中所占的比例不同。根据这些制造方法，能够考虑半导体装置1A的机械强度来调节封装体主体212的机械强度。此时，第二总截面积的比例(第二填料密度)优选比第一总截面积的比例(第一填料密度)高。
根据具有比第一总截面积高的第二总截面积的多个第二填料217，能够使封装体主体212的机械强度比密封绝缘体71的机械强度高。由此，能够抑制半导体装置1A的变形，能够抑制半导体装置1A从封装体主体212剥离。另外，通过提高封装体主体212的强度，能够抑制引线框220(裸片焊盘206等)的变形，能够抑制引线框220(裸片焊盘206等)从封装体主体212剥离。
图15是表示第二实施方式的半导体装置1B的俯视图。参照图15，半导体装置1B具有使半导体装置1A变形后的方式。具体而言，半导体装置1B包含具有至少一个(在本方式中为多个)引出端子部100的源极端子电极60。具体而言，多个引出端子部100以在第二方向Y上与栅极端子电极50对置的方式分别引出到源极电极32的多个引出电极部34A、34B之上。即，多个引出端子部100在俯视图中从第二方向Y的两侧夹着栅极端子电极50。
以上，通过半导体装置1B也获得与半导体装置1A的效果一样的效果。另外，半导体装置1B经由与半导体装置1A的制造方法一样的制造方法来制造。因此，通过半导体装置1B的制造方法，也获得与半导体装置1A的制造方法的效果一样的效果。半导体装置1B能够搭载于半导体封装体201A。因此，通过包含半导体装置1B的半导体封装体201A也获得与包含半导体装置1A的半导体封装体201A一样的效果。
图16是表示第三实施方式的半导体装置1C的俯视图。图17是沿着图16所示的XVII-XVII线的剖视图。图18是表示图16所示的半导体装置1C的电气结构的电路图。参照图16～图18，半导体装置1C具有使半导体装置1A变形后的方式。
具体而言，半导体装置1C包含：在源极电极32之上隔开间隔地配置的多个源极端子电极60。在本方式中，半导体装置1C包含：配置在源极电极32的主体电极部33之上的至少一个(在本方式中为一个)源极端子电极60、以及配置在源极电极32的引出电极部34A、34B之上的至少一个(在本方式中为多个)源极端子电极60。
在本方式中，主体电极部33侧的源极端子电极60形成为使漏极源极电流IDS导通的主端子电极102。在本方式中，多个引出电极部34A、34B侧的多个源极端子电极60形成为使监视漏极源极电流IDS的监视电流IM导通的感测端子电极103。各感测端子电极103在俯视图中具有小于主端子电极102的面积的面积。
一个感测端子电极103配置在第一引出电极部34A之上，在俯视图中在第二方向Y上与栅极端子电极50对置。另一个感测端子电极103配置在第二引出电极部34B之上，在俯视图中在第二方向Y上与栅极端子电极50对置。由此，多个感测端子电极103在俯视图中从第二方向Y的两侧夹着栅极端子电极50。
参照图18，在半导体装置1C中，栅极驱动电路106与栅极端子电极50电连接，至少1个第一电阻R1与主端子电极102电连接，至少1个第二电阻R2与多个感测端子电极103连接。第一电阻R1构成为使半导体装置1C所生成的漏极源极电流IDS导通。第二电阻R2构成为使具有小于漏极源极电流IDS的值的监视电流IM导通。
第一电阻R1可以是具有第一电阻值的电阻器或导电接合构件。第二电阻R2可以是具有比第一电阻值大的第二电阻值的电阻器或导电接合构件。导电接合构件可以是导体板或导线(例如键合线)。即，具有第一电阻值的至少1个第一键合线可以与主端子电极102连接。
另外，具有超过第一电阻值的第二电阻值的至少一个第二键合线可以与至少一个感测端子电极103连接。第二键合线可以具有小于第一键合线的线宽的线宽。此时，第二键合线相对于感测端子电极103的接合面积可以小于第一键合线相对于主端子电极102的接合面积。
以上，通过半导体装置1C也获得与半导体装置1A的效果一样的效果。在半导体装置1C的制造方法中，在半导体装置1A的制造方法中形成具有使应形成源极端子电极60及感测端子电极103的区域分别露出的多个第二开口90b的抗蚀剂掩模90，实施与半导体装置1A的制造方法一样的工序。因此，通过半导体装置1C的制造方法，也获得与半导体装置1A的制造方法的效果一样的效果。
在本方式中，表示了感测端子电极103配置在引出电极部34A、34B之上的例子，但感测端子电极103的配置部位是任意的。因此，感测端子电极103也可以配置在主体电极部33之上。在本方式中，展示了感测端子电极103应用于半导体装置1A的例子。当然，感测端子电极103也可以应用于第二实施方式。
另外，半导体装置1C能够搭载于半导体封装体201A。此时，半导体封装体201A还包含与感测端子电极103对应的引线端子209、以及与感测端子电极103和引线端子209连接的导线211。通过包含半导体装置1C的半导体封装体201A，也获得与包含半导体装置1A的半导体封装体201A一样的效果。
图19是表示第四实施方式的半导体装置1D的俯视图。图20是沿着图19所示的XX-XX线的剖视图。参照图19及图20，半导体装置1D具有使半导体装置1A变形后的方式。具体而言，半导体装置1D包含形成于源极电极32的间隙部107。
间隙部107形成于源极电极32的主体电极部33。间隙部107在剖视图中贯通源极电极32，使层间绝缘膜27的一部分露出。在本方式中，间隙部107从源极电极32的壁部中的与栅极电极30在第一方向X上对置的部分朝向源极电极32的内部呈带状延伸。
在本方式中，间隙部107形成为沿第一方向X延伸的带状。在本方式中，间隙部107在俯视图中沿第一方向X横穿源极电极32的中央部。间隙部107在俯视图中在从源极电极32的第四侧面5D侧的壁部向内侧(栅极电极30侧)隔开间隔的位置具有端部。当然，间隙部107可以在第二方向Y上分割源极电极32。
半导体装置1D包含从栅极电极30引出到间隙部107内的栅极中间布线109。栅极中间布线109与栅极电极30(多个栅极布线36A、36B)一样，具有包含第一栅极导体膜55和第二栅极导体膜56的层叠构造。栅极中间布线109在俯视图中形成为从源极电极32隔开间隔，并沿着间隙部107呈带状延伸。
栅极中间布线109在活性面8(第一主面3)的内部贯通层间绝缘膜27而与多个栅极构造15电连接。栅极中间布线109可以与多个栅极构造15直接连接，也可以经由导体膜与多个栅极构造15电连接。
在本方式中，上述上绝缘膜38包含覆盖间隙部107的间隙覆盖部110。间隙覆盖部110在间隙部107内覆盖栅极中间布线109的整个区域。间隙覆盖部110可以以覆盖源极电极32的周缘部的方式从间隙部107内引出到源极电极32之上。
在本方式中，半导体装置1D包含在源极电极32之上隔开间隔地配置的多个源极端子电极60。多个源极端子电极60在俯视图中从间隙部107隔开间隔地分别配置在源极电极32之上，并在第二方向Y上相互对置。在本方式中，多个源极端子电极60以使间隙覆盖部110露出的方式配置。
在本方式中，多个源极端子电极60在俯视图中分别形成为四边形状(具体而言，沿第一方向X延伸的长方形状)。多个源极端子电极60的平面形状是任意的，也可以形成为四边形状以外的多边形状、圆形状或椭圆形状。多个源极端子电极60可以包含形成在上绝缘膜38的间隙覆盖部110之上的第二突出部63。
在本方式中，上述密封绝缘体71在多个源极端子电极60之间的区域覆盖间隙部107。密封绝缘体71在多个源极端子电极60之间的区域覆盖上绝缘膜38的间隙覆盖部110。即，密封绝缘体71隔着上绝缘膜38覆盖栅极中间布线109。
在本方式中，展示了上绝缘膜38具有间隙覆盖部110的例子。但是，间隙覆盖部110的有无是任意的，也可以形成不具有间隙覆盖部110的上绝缘膜38。此时，多个源极端子电极60以使栅极中间布线109露出的方式配置在源极电极32之上。密封绝缘体71直接覆盖栅极中间布线109，使栅极中间布线109与源极电极32电绝缘。密封绝缘体71直接覆盖在间隙部107内从源极电极32与栅极中间布线109之间的区域露出的层间绝缘膜27的一部分。
以上，通过半导体装置1D也获得与半导体装置1A的效果一样的效果。在半导体装置1D的制造方法中，准备在器件区86分别制作有与半导体装置1D对应的构造的晶圆构造80，实施与半导体装置1A的制造方法一样的工序。因此，通过半导体装置1D的制造方法，也获得与半导体装置1A的制造方法的效果一样的效果。
在本方式中，表示了将间隙部107、栅极中间布线109、间隙覆盖部110等应用于半导体装置1A的例子。当然，间隙部107、栅极中间布线109、间隙覆盖部110等也可以应用于第二～第三实施方式。另外，半导体装置1D能够搭载在半导体封装体201A。因此，通过包含半导体装置1D的半导体封装体201A也获得与包含半导体装置1A的半导体封装体201A一样的效果。
图21是表示第五实施方式的半导体装置1E的俯视图。参照图21，半导体装置1E具有将第四实施方式的半导体装置1D的特征(具有栅极中间布线109的构造)与第三实施方式的半导体装置1C的特征(具有感测端子电极103的构造)组合而成的方式。
通过具有这样的方式的半导体装置1E，也获得与半导体装置1A的效果一样的效果。另外，半导体装置1E能够搭载于半导体封装体201A。因此，通过包含半导体装置1E的半导体封装体201A也获得与包含半导体装置1A的半导体封装体201A一样的效果。
图22是表示第六实施方式的半导体装置1F的俯视图。参照图22，半导体装置1F具有使半导体装置1A变形后的方式。具体而言，半导体装置1F具有配置在沿着芯片2的任意角部区域的栅极电极30。
即，在设定了在第一方向X上横穿第一主面3的中央部的第一直线L1(参照双点划线部)、以及在第二方向Y上横穿第一主面3的中央部的第二直线L2(参照双点划线部)时，栅极电极30配置于从第一直线L1以及第二直线L2双方偏离的位置。在本方式中，栅极电极30在俯视图中配置于沿着连接第二侧面5B以及第三侧面5C的角部的区域。
上述的源极电极32的多个引出电极部34A、34B与第一实施方式的情况一样，在俯视图中从第二方向Y的两侧夹着栅极电极30。第一引出电极部34A以第一平面面积从主体电极部33引出。第二引出电极部34B以小于第一平面面积的第二平面面积从主体电极部33引出。当然，源极电极32也可以不具有第二引出电极部34B而仅包含主体电极部33以及第一引出电极部34A。
上述的栅极端子电极50与第一实施方式的情况一样，配置在栅极电极30之上。在本方式中，栅极端子电极50配置在沿着芯片2的任意角部区域。即，栅极端子电极50在俯视图下配置于从第一直线L1及第二直线L2双方偏离的位置。在本方式中，栅极端子电极50在俯视图中配置于沿着连接第二侧面5B及第三侧面5C的角部的区域。
在本方式中，上述的源极端子电极60具有引出到第一引出电极部34A之上的引出端子部100。在本方式中，源极端子电极60不具有引出到第二引出电极部34B之上的引出端子部100。因此，引出端子部100从第二方向Y的一侧与栅极端子电极50相对。源极端子电极60通过具有引出端子部100而具有从第一方向X及第二方向Y这两个方向与栅极端子电极50对置的部分。
以上，通过半导体装置1F也获得与半导体装置1A的效果一样的效果。在半导体装置1F的制造方法中，准备在器件区86分别制作有与半导体装置1F对应构造的晶圆构造80，实施与半导体装置1A的制造方法一样的工序。因此，通过半导体装置1F的制造方法，也获得与半导体装置1A的制造方法的效果一样的效果。
栅极电极30及栅极端子电极50配置在沿着芯片2的角部区域的构造也可以应用于第二～第五实施方式。另外，半导体装置1F能够搭载于半导体封装体201A。因此，通过包含半导体装置1F的半导体封装体201A也获得与包含半导体装置1A的半导体封装体201A一样的效果。
图23是表示第七实施方式的半导体装置1G的俯视图。参照图23，半导体装置1G具有使半导体装置1A变形后的方式。具体而言，半导体装置1G在俯视图中具有配置于第一主面3(活性面8)的中央部的栅极电极30。
即，栅极电极30配置为：在设定了沿第一方向X横穿第一主面3的中央部的第一直线L1(参照双点划线部)、以及沿第二方向Y横穿第一主面3的中央部的第二直线L2(参照双点划线部)时，覆盖第一直线L1与第二直线L2的交叉部Cr。在本方式中，上述的源极电极32在俯视图中形成为包围栅极电极30的环状(具体而言为四边环状)。
半导体装置1G包含形成于源极电极32的多个间隙部107A、107B。多个间隙部107A、107B包含第一间隙部107A和第二间隙部107B。第一间隙部107A在第二方向Y上横穿在源极电极32的一侧(第一侧面5A侧)的区域沿第一方向X延伸的部分。第一间隙部107A在俯视图中与栅极电极30在第二方向Y上对置。
第二间隙部107B在第二方向Y上横穿在源极电极32的另一侧(第二侧面5B侧)的区域沿第一方向X延伸的部分。第二间隙部107B在俯视图中与栅极电极30在第二方向Y上对置。在本方式中，第二间隙部107B在俯视图中隔着栅极电极30与第一间隙部107A对置。
上述的第一栅极布线36A从栅极电极30引出到第一间隙部107A内。具体而言，第一栅极布线36A具有在第一间隙部107A内在第二方向Y上呈带状延伸的部分、以及沿着第一侧面5A(第一连接面10A)在第一方向X上呈带状延伸的部分。上述的第二栅极布线36B从栅极电极30引出到第二间隙部107B内。具体而言，第二栅极布线36B具有在第二间隙部107B内沿第二方向Y呈带状延伸的部分、以及沿着第二侧面5B(第二连接面10B)在第一方向X上呈带状延伸的部分。
多个栅极布线36A、36B与第一实施方式的情况一样，与多个栅极构造15的两端部交叉(具体而言为正交)。多个栅极布线36A、36B贯通层间绝缘膜27而与多个栅极构造15电连接。多个栅极布线36A、36B可以与多个栅极构造15直接连接，也可以经由导体膜与多个栅极构造15电连接。
在本方式中，上述的源极布线37从源极电极32的多个部位引出，包围栅极电极30、源极电极32以及栅极布线36A、36B。当然，源极布线37也可以如第一实施方式那样从源极电极32的单个部位引出。
在本方式中，上述的上绝缘膜38包含分别覆盖多个间隙部107A、107B的多个间隙覆盖部110A、110B。多个间隙覆盖部110A、110B包含第一间隙覆盖部110A和第二间隙覆盖部110B。第一间隙覆盖部110A在第一间隙部107A内覆盖第一栅极布线36A的整个区域。第二间隙覆盖部110B在第二间隙部107B内覆盖第二栅极布线36B的整个区域。多个间隙覆盖部110A、110B以覆盖源极电极32的周缘部的方式从多个间隙部107A、107B内分别引出到源极电极32之上。
上述的栅极端子电极50与第一实施方式的情况一样，配置在栅极电极30之上。在本方式中，栅极端子电极50配置在第一主面3(活性面8)的中央部。即，栅极端子电极50配置为：在设定了在第一方向X上横穿第一主面3的中央部的第一直线L1(参照双点划线部)、以及在第二方向Y上横穿第一主面3的中央部的第二直线L2(参照双点划线部)时，覆盖第一直线L1以及第二直线L2的交叉部Cr。
在本方式中，半导体装置1G包含在源极电极32之上隔开间隔地配置的多个源极端子电极60。多个源极端子电极60在俯视图中从多个间隙部107A、107B隔开间隔地分别配置于源极电极32之上，并在第一方向X上相互对置。在本方式中，多个源极端子电极60以使多个间隙部107A、107B露出的方式配置。
在本方式中，多个源极端子电极60在俯视图中分别形成为沿着源极电极32延伸的带状(具体而言，沿着栅极端子电极50弯曲的C字形状)。多个源极端子电极60的平面形状是任意的，可以形成为四边形状、四边形状以外的多边形状、圆形状或椭圆形状。多个源极端子电极60可以包含形成于上绝缘膜38的间隙覆盖部110A、110B之上的第二突出部63。
在本方式中，上述的密封绝缘体71在多个源极端子电极60之间的区域覆盖多个间隙部107A、107B。在本方式中，密封绝缘体71在多个源极端子电极60之间的区域覆盖多个间隙覆盖部110A、110B。即，密封绝缘体71隔着多个间隙覆盖部110A、110B覆盖多个栅极布线36A、36B。
在本方式中，表示了上绝缘膜38具有间隙覆盖部110A、110B的例子。但是，多个间隙覆盖部110A、110B的有无是任意的，也可以形成不具有多个间隙覆盖部110A、110B的上绝缘膜38。此时，多个源极端子电极60以使栅极布线36A、36B露出的方式配置在源极电极32之上。
密封绝缘体71直接覆盖栅极布线36A、36B，使栅极布线36A、36B与源极电极32电绝缘。密封绝缘体71直接覆盖在多个间隙部107A、107B内从源极电极32与栅极布线36A、36B之间的区域露出的层间绝缘膜27的一部分。
以上，通过半导体装置1G也获得与半导体装置1A的效果一样的效果。在半导体装置1G的制造方法中，准备在器件区86分别制作有与半导体装置1G对应构造的晶圆构造80，实施与半导体装置1A的制造方法一样的工序。因此，通过半导体装置1G的制造方法，也获得与半导体装置1A的制造方法的效果一样的效果。
栅极电极30及栅极端子电极50配置在芯片2的中央部的构造也可以应用于第二～第六实施方式。另外，半导体装置1G能够搭载于半导体封装体201A。因此，通过包含半导体装置1G的半导体封装体201A也获得与包含半导体装置1A的半导体封装体201A一样的效果。
图24是表示第八实施方式的半导体装置1H的俯视图。图25是沿着图24所示的XXV-XXV线的剖视图。半导体装置1H包含上述的芯片2。在本方式中，芯片2不具有台面部11，而包含平坦的第一主面3。半导体装置1H包含作为形成于芯片2的二极管的一例的SBD(SchottkyBarrier Diode)构造120。
半导体装置1H包含形成于第一主面3的内部的n型的二极管区121。在本方式中，二极管区121利用第一半导体区6的一部分而形成。
半导体装置1H包含在第一主面3将二极管区121与其他区域划分开的p型的保护区122。保护区122从第一主面3的周缘向内侧隔开间隔地形成于第一半导体区6的表层部。在本方式中，保护区122在俯视图中形成为包围二极管区121的环状(在本方式中为四边环状)。保护区122具有二极管区121侧的内缘部以及第一主面3的周缘侧的外缘部。
半导体装置1H包含选择性地覆盖第一主面3的上述的主面绝缘膜25。主面绝缘膜25具有使二极管区121以及保护区122的内缘部露出的二极管开口123。主面绝缘膜25形成为从第一主面3的周缘向内侧隔开间隔，并使第一主面3(第一半导体区6)从第一主面3的周缘部露出。当然，主面绝缘膜25也可以覆盖第一主面3的周缘部。此时，主面绝缘膜25的周缘部可以与第一～第四侧面5A～5D相连。
半导体装置1H包含配置在第一主面3之上的第一极性电极124(主面电极)。在本方式中，第一极性电极124为“阳极电极”。第一极性电极124配置成从第一主面3的周缘向内侧隔开间隔。在本方式中，第一极性电极124在俯视图中形成为沿着第一主面3的周缘的四边形状。第一极性电极124从主面绝缘膜25之上进入到二极管开口123，与第一主面3以及保护区122的内缘部电连接。
第一极性电极124与二极管区121(第一半导体区6)形成肖特基结。由此，形成SBD构造120。第一极性电极124的平面面积优选为第一主面3的50％以上。第一极性电极124的平面面积特别优选为第一主面3的75％以上。第一极性电极124可以具有0.5μm以上且15μm以下的厚度。
第一极性电极124可以具有包含Ti系金属膜及Al系金属膜的层叠构造。Ti系金属膜可以具有由Ti膜或TiN膜构成的单层构造。Ti系金属膜也可以具有以任意顺序包含Ti膜和TiN膜的层叠构造。Al系金属膜优选比Ti系金属膜厚。Al系金属膜也可以包含纯Al膜(纯度为99％以上的Al膜)、AlCu合金膜、AlSi合金膜以及AlSiCu合金膜中的至少一个。
半导体装置1H包含选择性地覆盖主面绝缘膜25和第一极性电极124的上述的上绝缘膜38。上绝缘膜38与第一实施方式的情况一样，具有包含从芯片2侧起依次层叠的无机绝缘膜42及有机绝缘膜43的层叠构造。在本方式中，上绝缘膜38在俯视图中具有使第一极性电极124的内部露出的接触开口125，遍及整周地覆盖第一极性电极124的周缘部。在本方式中，接触开口125在俯视图中形成为四边形状。
上绝缘膜38形成为从第一主面3的周缘(第一～第四侧面5A～5D)向内侧隔开间隔，并在与第一主面3的周缘之间划分切割道41。切割道41在俯视图中形成为沿着第一主面3的周缘延伸的带状。在本方式中，切割道41在俯视图中形成为包围第一主面3的内部的环状(具体而言为四边环状)。
在本方式中，切割道41使第一主面3(第一半导体区6)露出。当然，在主面绝缘膜25覆盖第一主面3的周缘部时，切割道41也可以使主面绝缘膜25露出。上绝缘膜38优选具有超过第一极性电极124的厚度的厚度。上绝缘膜38的厚度也可以小于芯片2的厚度。
半导体装置1H包含配置在第一极性电极124之上的端子电极126。端子电极126在第一极性电极124中呈柱状竖立设置于从接触开口125露出的部分之上。也可以是，端子电极126在俯视图中具有小于第一极性电极124的面积的面积，从第一极性电极124的周缘隔开间隔地配置在第一极性电极124的内部之上。在本方式中，端子电极126在俯视图中形成为具有与第一～第四侧面5A～5D平行的四边的多边形状(在本方式中为四边形状)。
端子电极126具有端子面127和端子侧壁128。端子面127沿着第一主面3平坦地延伸。端子面127可以由具有磨削痕的磨削面构成。在本方式中，端子侧壁128位于上绝缘膜38(具体而言为有机绝缘膜43)之上。
即，端子电极126包含与无机绝缘膜42及有机绝缘膜43相接的部分。端子侧壁128在法线方向Z上大致铅垂地延伸。“大致铅垂”也包含一边弯曲(蜿蜒)一边沿层叠方向延伸的方式。端子侧壁128包含隔着上绝缘膜38与第一极性电极124相对的部分。端子侧壁128优选由不具有磨削痕的平滑面构成。
在本方式中，端子电极126在端子侧壁128的下端部具有朝向外侧突出的突出部129。突出部129形成于比端子侧壁128的中间部靠上绝缘膜38(有机绝缘膜43)侧的区域。突出部129沿着上绝缘膜38的外表面延伸，在剖视图中形成为厚度从端子侧壁128朝向前端部逐渐变小的尖细形状。由此，突出部129具有呈锐角的尖锐形状的前端部。当然，也可以形成不具有突出部129的端子电极126。
端子电极126优选具有超过第一极性电极124的厚度的厚度。特别优选端子电极126的厚度超过上绝缘膜38的厚度。在本方式中，端子电极126的厚度超过芯片2的厚度。当然，端子电极126的厚度也可以小于芯片2的厚度。
端子电极126的厚度可以为10μm以上且300μm以下。端子电极126的厚度优选为30μm以上。端子电极126的厚度特别优选为80μm以上且200μm以下。端子电极126优选具有第一主面3的50％以上的平面面积。端子电极126的平面面积特别优选为第一主面3的75％以上。
在本方式中，端子电极126具有包含从第一极性电极124侧起依次层叠的第一导体膜133和第二导体膜134的层叠构造。第一导体膜133也可以包含Ti系金属膜。第一导体膜133也可以具有由Ti膜或TiN膜构成的单层构造。
第一导体膜133可以具有包含以任意顺序层叠的Ti膜和TiN膜的层叠构造。第一导体膜133具有小于第一极性电极124的厚度的厚度。第一导体膜133在接触开口125内呈膜状覆盖第一极性电极124，呈膜状引出至上绝缘膜38之上。第一导体膜133形成突出部129的一部分。第一导体膜133不需要一定形成，也可以去除。
第二导体膜134形成端子电极126的主体。第二导体膜134可以包含Cu系金属膜。Cu系金属膜可以是纯Cu膜(纯度为99％以上的Cu膜)或Cu合金膜。在本方式中，第二导体膜134包含纯Cu镀膜。第二导体膜134优选具有超过第一极性电极124的厚度的厚度。第二导体膜134的厚度特别优选超过上绝缘膜38的厚度。在本方式中，第二导体膜134的厚度超过芯片2的厚度。
第二导体膜134在接触开口125内隔着第一导体膜133覆盖第一极性电极124，隔着第一导体膜133在上绝缘膜38之上呈膜状引出。第二导体膜134形成突出部129的一部分。即，突出部129具有包含第一导体膜133和第二导体膜134的层叠构造。第二导体膜134在突出部129内具有超过第一导体膜133的厚度的厚度。
半导体装置1H包含覆盖第一主面3的上述的密封绝缘体71。密封绝缘体71与第一实施方式的情况一样，包含：第一基质树脂74、多个第一填料75及多个第一增韧粒子76(增韧剂)。在本方式中，密封绝缘体71在第一主面3之上以使端子电极126的一部分露出的方式覆盖端子电极126的周围。具体而言，密封绝缘体71使端子面127露出，覆盖端子侧壁128。在本方式中，密封绝缘体71覆盖突出部129，隔着突出部129与上绝缘膜38对置。密封绝缘体71抑制端子电极126的脱落。
密封绝缘体71具有直接覆盖上绝缘膜38的部分。密封绝缘体71隔着上绝缘膜38覆盖第一极性电极124。密封绝缘体71在第一主面3的周缘部覆盖由上绝缘膜38划分的切割道41。在本方式中，密封绝缘体71在切割道41直接覆盖第一主面3(第一半导体区6)。当然，在主面绝缘膜25从切割道41露出时，密封绝缘体71也可以在切割道41直接覆盖主面绝缘膜25。
密封绝缘体71优选具有超过第一极性电极124的厚度的厚度。密封绝缘体71的厚度特别优选超过上绝缘膜38的厚度。在本方式中，密封绝缘体71的厚度超过芯片2的厚度。当然，密封绝缘体71的厚度也可以小于芯片2的厚度。密封绝缘体71的厚度可以为10μm以上且300μm以下。密封绝缘体71的厚度优选为30μm以上。密封绝缘体71的厚度特别优选为80μm以上且200μm以下。
密封绝缘体71具有绝缘主面72及绝缘侧壁73。绝缘主面72沿着第一主面3平坦地延伸。绝缘主面72与端子面127形成一个平坦面。绝缘主面72也可以由具有磨削痕的磨削面构成。该情况下，绝缘主面72优选与端子面127形成一个磨削面。
绝缘侧壁73从绝缘主面72的周缘朝向芯片2延伸，与第一～第四侧面5A～5D相连。绝缘侧壁73相对于绝缘主面72形成为大致直角。绝缘侧壁73在与绝缘主面72之间所成的角度可以为88°以上且92°以下。绝缘侧壁73也可以由具有磨削痕的磨削面构成。绝缘侧壁73可以与第一～第四侧面5A～5D形成一个磨削面。
半导体装置1H包含覆盖第二主面4的第二极性电极136(第二主面电极)。在本方式中，第二极性电极136为“阴极电极”。第二极性电极136与第二主面4电连接。第二极性电极136与从第二主面4露出的第二半导体区7形成欧姆接触。第二极性电极136可以以与芯片2的周缘(第一～第四侧面5A～5D)相连的方式覆盖第二主面4的整个区域。
第二极性电极136可以从芯片2的周缘向内侧隔开间隔地覆盖第二主面4。第二极性电极136构成为在与端子电极126之间施加500V以上且3000V以下的电压。即，芯片2形成为在第一主面3和第二主面4之间施加500V以上且3000V以下的电压。
以上，半导体装置1H包含：芯片2、第一极性电极124(主面电极)、端子电极126及密封绝缘体71。芯片2具有第一主面3。第一极性电极124配置在第一主面3之上。端子电极126配置在第一极性电极124之上。密封绝缘体71以使端子电极126的一部分露出的方式在第一主面3之上覆盖端子电极126的周围。密封绝缘体71包含第一基质树脂74及多个第一填料75。
根据该构造，能够通过第一基质树脂74和多个第一填料75调节密封绝缘体71的强度。另外，根据该构造，能够利用密封绝缘体71保护密封对象物不受外力、湿气的影响。即，能够保护密封对象物不受起因于外力的损伤、起因于湿气的劣化。由此，能够抑制形状不良、电气特性的变动。因此，可以提供能够提高可靠性的半导体装置1H。
这样，根据半导体装置1H，获得与半导体装置1A的效果一样的效果。在半导体装置1H的制造方法中，准备在器件区86分别制作有与半导体装置1H对应构造的晶圆构造80，实施与半导体装置1A的制造方法一样的工序。因此，通过半导体装置1H的制造方法，也获得与半导体装置1A的制造方法的效果一样的效果。
图27是表示搭载第八实施方式的半导体装置1H的半导体封装体201B的俯视图。半导体封装体201B也可以称为“半导体模块”。参照图27，半导体封装体201B与半导体封装体201A一样，包含：金属板202、多个(在本方式中为两个)引线端子209、导电粘接剂210、多个导线211(导电连接构件)以及封装体主体212。半导体封装体201B包含半导体装置1H来代替半导体装置1A。以下，对与半导体封装体201A不同的点进行说明。
多个引线端子209中的一个引线端子209配置成从金属板202隔开间隔，另一个引线端子209与裸片焊盘206一体地形成。半导体装置1H在封装体主体212内配置于裸片焊盘206之上。半导体装置1H以使第二极性电极136与裸片焊盘206对置的姿势配置在裸片焊盘206之上，并与裸片焊盘206电连接。
导电粘接剂210介于第二极性电极136以及裸片焊盘206之间，使半导体装置1H与裸片焊盘206接合。至少一个(在本方式中为四个)导线211与端子电极126以及引线端子209电连接。
封装体主体212与第一实施方式的情况一样，包含：第二基质树脂216、多个第二填料217及多个第二增韧粒子218。关于第二基质树脂216、多个第二填料217及多个第二增韧粒子218的说明，应用在第一实施方式中进行的说明。此外，封装体主体212的具体结构以及封装体主体212对半导体装置1H的覆盖方式与第一实施方式的封装体主体212的结构以及封装体主体212对半导体装置1A的覆盖方式一样，因此，省略对它们的说明。
以上，半导体封装体201B包含：裸片焊盘206、半导体装置1H以及封装体主体212。半导体装置1H配置在裸片焊盘206之上。半导体装置1H包含：芯片2、第一极性电极124(主面电极)、端子电极126及密封绝缘体71。芯片2具有第一主面3。第一极性电极124配置在第一主面3之上。端子电极126配置在第一极性电极124之上。
密封绝缘体71以使端子电极126的一部分露出的方式在第一主面3之上覆盖端子电极126的周围。密封绝缘体71包含第一基质树脂74及多个第一填料75。封装体主体212以覆盖密封绝缘体71的方式将裸片焊盘206以及半导体装置1H密封。封装体主体212包含第二基质树脂216和多个第二填料217。
根据该构造，能够通过第二基质树脂216和多个第二填料217调节封装体主体212的机械强度。另外，根据该构造，能够通过封装体主体212保护半导体装置1H不受外力、湿气的影响。即，能够保护半导体装置1H不受起因于外力的损伤、起因于湿气的劣化。由此，能够抑制半导体装置1H等的形状不良、电气特性的变动。
另一方面，在半导体装置1H侧，能够通过密封绝缘体71保护密封对象物不受经由封装体主体212的外力、湿气的影响。即，能够保护密封对象物不受起因于经由封装体主体212的外力的损伤、起因于经由封装体主体212的湿气的劣化。由此，能够抑制半导体装置1H等的形状不良、电气特性的变动。因此，可以提供能够提高可靠性的半导体封装体201B。
以下，表示应用于各实施方式的变形例。图27是表示搭载图1所示的半导体装置1A和图24所示的半导体装置1H的半导体封装体201C的立体图。图28是图27所示的半导体封装体201C的分解立体图。图29是沿着图27所示的XXIX-XXIX线的剖视图。半导体封装体201C也可以称为“半导体模块”。
参照图27～图29，半导体封装体201C包含第一金属板230。第一金属板230一体地包含第一裸片焊盘231及第一引线端子232。第一裸片焊盘231在俯视图中形成为长方形状。第一裸片焊盘231具有：一侧的第一板面233、另一侧的第二板面234、以及连接第一板面233和第二板面234的第一～第四板侧面235A～235D。
第一板面233是半导体装置1A以及半导体装置1H的配置面。第一板侧面235A和第二板侧面235B沿第一方向X延伸，在第二方向Y上对置。第三板侧面235C以及第四板侧面235D沿第二方向Y延伸，在第一方向X上对置。
第一引线端子232呈从第一裸片焊盘231的第一板侧面235A沿第二方向Y延伸的带状引出。第一引线端子232在俯视图中位于第一板侧面235A侧。第一引线端子232以位于比第一裸片焊盘231的第一板面233靠上方(第二板面234的相反侧)的位置的方式引出。
半导体封装体201C包含从第一金属板230在该第一金属板230(第一板面233)的法线方向Z上隔开间隔地配置的第二金属板240。第二金属板240包含第二裸片焊盘241及第二引线端子242。第二裸片焊盘241以与第一裸片焊盘231对置的方式配置成从第一裸片焊盘231在法线方向Z上隔开间隔。第二裸片焊盘241在俯视图中形成为长方形状。
第二裸片焊盘241具有：一侧的第一板面243、另一侧的第二板面244、以及连接第一板面243和第二板面244的第一～第四板侧面245A～245D。第一板面243与第一裸片焊盘231对置，是与半导体装置1A以及半导体装置1H电连接的连接面。第一板侧面245A和第二板侧面245B沿第一方向X延伸，在第二方向Y上对置。第三板侧面245C以及第四板侧面245D沿第二方向Y延伸，在第一方向X上对置。
第二引线端子242呈从第二裸片焊盘241的第一板侧面245A沿第二方向Y延伸的带状引出。第二引线端子242形成于从第一引线端子232向第一方向X偏移的位置。在本方式中，第二引线端子242在俯视图中位于第二板侧面245B侧，在法线方向Z上不与第一引线端子232对置。第二引线端子242以位于比第二裸片焊盘241的第一板面243靠下方(第一裸片焊盘231侧)的位置的方式引出。第二引线端子242在第二方向Y上具有与第一引线端子232不同的长度。
半导体封装体201C包含从第一金属板230和第二金属板240隔开间隔地配置的多个(在本方式中为5个)第三引线端子250。在本方式中，多个第三引线端子250在第一金属板230的第三板侧面235C侧(第二金属板240的第三板侧面245C侧)配置在第一金属板230(第一裸片焊盘231)与第二金属板240(第二裸片焊盘241)之间的范围内。
多个第三引线端子250分别形成为沿第二方向Y延伸的带状。多个第三引线端子250可以具有朝向法线方向Z的一侧或另一侧凹陷的弯曲部。多个第三引线端子250的配置是任意的。在本方式中，多个第三引线端子250在俯视图中配置为与第一引线端子232位于同一直线上。
半导体封装体201C包含在第一金属板230及第二金属板240之间的区域中配置在第一金属板230之上的半导体装置1A(第一半导体装置)。具体而言，半导体装置1A配置在第一裸片焊盘231的第一板面233之上。半导体装置1A在俯视图中配置在第一裸片焊盘231的第三板侧面235C侧。半导体装置1A以使漏极电极77与第一裸片焊盘231对置的姿势配置在第一裸片焊盘231之上，并与第一裸片焊盘231电连接。
半导体封装体201C包含：在第一金属板230与第二金属板240之间的区域中从半导体装置1A隔开间隔地配置在第一金属板230之上的半导体装置1H(第二半导体装置)。具体而言，半导体装置1H配置在第一裸片焊盘231的第一板面233之上。半导体装置1H在俯视图中配置于第一裸片焊盘231的第四板侧面235D侧。半导体装置1H以使第二极性电极136与第一裸片焊盘231对置的姿势配置在第一裸片焊盘231之上，并与第一裸片焊盘231电连接。
半导体封装体201C包含：介于半导体装置1A与第二金属板240之间的第一导体间隔件261(第一导电连接构件)、以及介于半导体装置1H与第二金属板240之间的第二导体间隔件262(第二导电连接构件)。第一导体间隔件261与半导体装置1A的源极端子电极60及第二裸片焊盘241电连接。第二导体间隔件262介于半导体装置1H及第二裸片焊盘241之间，并与半导体装置1H及第二裸片焊盘241电连接。
第一导体间隔件261及第二导体间隔件262可以分别包含金属板(例如Cu系金属板)。在本方式中，第二导体间隔件262与第一导体间隔件261分体构成，但也可以与第一导体间隔件261一体地形成。
半导体封装体201C包含第一～第六导电粘接剂271～276。第一～第六导电粘接剂271～276可以包含焊料或金属膏。焊料可以是无铅焊料。金属膏可以包含Au、Ag以及Cu中的至少一个。Ag膏可以由Ag烧结膏构成。Ag烧结膏由在有机溶剂中添加有纳米尺寸或微尺寸的Ag粒子的膏构成。
第一导电粘接剂271介于漏极电极77及第一裸片焊盘231之间，将半导体装置1A与第一裸片焊盘231电接合及机械接合。第二导电粘接剂272介于第二极性电极136及第二裸片焊盘241之间，将半导体装置1H与第一裸片焊盘231电接合及机械接合。
第三导电粘接剂273介于源极端子电极60及第一导体间隔件261之间，将第一导体间隔件261与源极端子电极60电接合及机械接合。第四导电粘接剂274介于端子电极126与第二导体间隔件262之间，将第二导体间隔件262与端子电极126电接合以及机械接合。
第五导电粘接剂275介于第二裸片焊盘241及第一导体间隔件261之间，使第一导体间隔件261与第二裸片焊盘241电接合及机械接合。第六导电粘接剂276介于第二裸片焊盘241及第二导体间隔件262之间，使第二导体间隔件262与第二裸片焊盘241电接合及机械接合。
半导体封装体201C包含：使半导体装置1A的栅极端子电极50与至少一个(在本方式中为多个)第三引线端子250电连接的至少一个(在本方式中为多个)上述的导线211。
半导体封装体201C包含：大致长方体形状的上述的封装体主体212。在本方式中，封装体主体212以使第一引线端子232的一部分、第二引线端子242的一部分以及多个第三引线端子250的一部分露出的方式，将第一金属板230(第一裸片焊盘231)、第二金属板240(第二裸片焊盘241)、半导体装置1A、半导体装置1H、第一导体间隔件261、第二导体间隔件262、第一～第六导电粘接剂271～276以及多个导线211密封。
封装体主体212与第一实施方式的情况一样，具有：第一面213、第二面214以及第一～第四侧壁215A～215D。第一面213位于第一金属板230的第一板面233侧。第二面214位于第二金属板240的第二板面244侧。
第一侧壁215A位于第一金属板230的第一板侧面235A侧，沿着第一板侧面235A延伸。第二侧壁215B位于第一金属板230的第二板侧面235B侧，沿着第二板侧面235B延伸。第三侧壁215C位于第一金属板230的第三板侧面235C侧，沿着第三板侧面235C延伸。第四侧壁215D位于第一金属板230的第四板侧面235D侧，沿着第四板侧面235D延伸。
关于半导体装置1A侧的构造，封装体主体212具有：直接覆盖芯片2的第一～第四侧面5A～5D的部分、直接覆盖密封绝缘体71的绝缘主面72的部分、以及直接覆盖密封绝缘体71的部分。封装体主体212掩埋绝缘主面72的磨削痕和绝缘侧壁73的磨削痕而覆盖绝缘主面72和绝缘侧壁73。另外，封装体主体212具有直接覆盖栅极端子电极50的栅极端子面51中的从导线211露出的部分的部分、以及直接覆盖源极端子电极60的源极端子面61中的从导线211露出的部分的部分。
另外，关于半导体装置1H侧的构造，封装体主体212具有：直接覆盖芯片2的第一～第四侧面5A～5D的部分、直接覆盖密封绝缘体71的绝缘主面72的部分、以及直接覆盖密封绝缘体71的部分。封装体主体212掩埋绝缘主面72的磨削痕和绝缘侧壁73的磨削痕而覆盖绝缘主面72和绝缘侧壁73。另外，封装体主体212具有直接覆盖端子电极126的端子面127中的从导线211露出的部分的部分。
关于半导体装置1A以及半导体装置1H外的构造，封装体主体212覆盖第一金属板230的第一裸片焊盘231，并使第一引线端子232露出。封装体主体212具有直接覆盖第一裸片焊盘231的第一板面233的部分、以及直接覆盖第一裸片焊盘231的第一～第四板侧面235A～235D的部分。
在本方式中，封装体主体212使第一裸片焊盘231的第二板面234从第一面213露出。在本方式中，第一面213与第一裸片焊盘231的第二板面234形成1个平坦面。当然，封装体主体212可以覆盖第一裸片焊盘231的第二板面234的一部分或全部。另外，封装体主体212也可以覆盖第一裸片焊盘231的整个区域。
封装体主体212覆盖第二金属板240的第二裸片焊盘241，并使第二引线端子242露出。封装体主体212具有直接覆盖第二裸片焊盘241的第一板面243的部分、以及直接覆盖第二裸片焊盘241的第一～第四板侧面245A～245D的部分。
在本方式中，封装体主体212使第二裸片焊盘241的第二板面244从第二面214露出。在本方式中，第二面214与第二裸片焊盘241的第二板面244形成1个平坦面。当然，封装体主体212可以覆盖第二裸片焊盘241的第二板面244的一部分或全部。另外，封装体主体212也可以覆盖第二裸片焊盘241的整个区域。
封装体主体212与第一实施方式的情况一样，包含：第二基质树脂216、多个第二填料217及多个第二增韧粒子218。关于第二基质树脂216、多个第二填料217及多个第二增韧粒子218的说明，应用在第一实施方式中进行的说明。此外，封装体主体212的具体结构、封装体主体212对半导体装置1A的覆盖方式、以及封装体主体212对半导体装置1H的覆盖方式如上所述，因此，将其省略。
以上，根据半导体封装体201C，获得与半导体封装体201A的效果以及与半导体封装体201B的效果一样的效果。在本方式中，对包含半导体装置1A的半导体封装体201C进行了说明。但是，半导体封装体201C也可以包含第二～第七实施方式的半导体装置1B～1G中的任一个来代替半导体装置1A。
另外，在本方式中，表示了源极端子电极60经由第一导体间隔件261与第一裸片焊盘231连接的例子。但是，源极端子电极60也可以不经由第一导体间隔件261而是通过第三导电粘接剂273与第一裸片焊盘231连接。另外，在本方式中，表示了端子电极126经由第二导体间隔件262与第一裸片焊盘231连接的例子。但是，端子电极126也可以不经由第二导体间隔件262而是通过第四导电粘接剂274与第一裸片焊盘231连接。
图30是表示应用于各实施方式的芯片2的变形例的剖视图。在图30中，作为一例，表示了将变形例的芯片2应用于半导体装置1A的方式。但是，变形例的芯片2也可以应用于第二～第八实施方式。参照图30，半导体装置1A也可以在芯片2的内部不具有第二半导体区7而仅包含第一半导体区6。
该情况下，第一半导体区6从芯片2的第一主面3、第二主面4以及第一～第四侧面5A～5D露出。即，在本方式中，芯片2不具有半导体基板，而具有由外延层构成的单层构造。通过在上述的图13H的工序中完全除去第二半导体区7(半导体基板)来形成这样的芯片2。
图31是表示应用于各实施方式的密封绝缘体71的变形例的剖视图。在图31中，作为一例，表示了将变形例的密封绝缘体71应用于半导体装置1A的方式。但是，变形例的密封绝缘体71也可以应用于第二～第十实施方式。参照图31，半导体装置1A可以包含覆盖上绝缘膜38的整个区域的密封绝缘体71。
此时，在第一～第七实施方式中，形成不与上绝缘膜38相接的栅极端子电极50以及不与上绝缘膜38相接的源极端子电极60。此时，密封绝缘体71可以具有直接覆盖栅极电极30及源极电极32的部分。另一方面，在第八实施方式中，形成不与上绝缘膜38相接的端子电极126。此时，密封绝缘体71可以具有直接覆盖第一极性电极124的部分。
上述的各实施方式还能够以其他方式实施。例如，上述的第一～第八实施方式中公开的特征能够在它们之间适当组合。即，可以采用同时包含上述的第一～第八实施方式中公开的特征中的至少两个特征的方式。
在上述的各实施方式中，表示了具有台面部11的芯片2。但是，也可以采用不具有台面部11而具有平坦地延伸的第一主面3的芯片2。此时，侧壁构造26被去除。
在上述的各实施方式中，表示了具有源极布线37的方式。但是，也可以采用不具有源极布线37的方式。在上述的各实施方式中，表示了在芯片2的内部控制沟道的沟槽栅极型的栅极构造15。但是，也可以采用从第一主面3之上控制沟道的平面栅极型的栅极构造15。
在上述的各实施方式中，表示了MISFET构造12以及SBD构造120形成于不同的芯片2的方式。但是，MISFET构造12和SBD构造120也可以在同一芯片2中形成于第一主面3的不同区域。该情况下，SBD构造120可以形成为MISFET构造12的续流二极管。
在上述的各实施方式中，表示了“第一导电型”为“n型”、“第二导电型”为“p型”的方式。但是，在上述的各实施方式中，也可以采用“第一导电型”为“p型”、“第二导电型”为“n型”的方式。此时的具体结构通过在上述的说明以及附图中将“n型”置换为“p型”的同时将“p型”置换为“n型”来得到。
在上述的各实施方式中，表示了“n型”的第二半导体区7。但是，第二半导体区7也可以是“p型”。此时，形成IGBT(Insulated Gate Bipolar Transistor)构造来代替MISFET构造12。此时，在上述说明中，MISFET构造12的“源极”被置换为IGBT构造的“发射极”，MISFET构造12的“漏极”被置换为IGBT构造的“集电极”。当然，在芯片2具有由外延层构成的单层构造时，“p型”的第二半导体区7可以具有通过离子注入法而导入到芯片2(外延层)的第二主面4的表层部的p型杂质。
在上述的各实施方式中，第一方向X和第二方向Y由第一～第四侧面5A～5D的延展方向规定。但是，第一方向X及第二方向Y只要维持相互交叉(具体而言为正交)的关系，则也可以是任意的方向。例如，也可以是，第一方向X为与第一～第四侧面5A～5D交叉的方向，第二方向Y为与第一～第四侧面5A～5D交叉的方向。
以下，表示从本说明书以及附图提取的特征例。以下，括号内的字母数字等表示上述实施方式中的对应构成要素等，但并非旨在将各项目的范围限定于实施方式。以下项目有关的“半导体装置”可以根据需要置换为“宽带隙半导体装置”、“SiC半导体装置”、“半导体开关装置”或“半导体整流装置”。
[A1]一种半导体装置(1A～1H)，包含：芯片(2)，其具有主面(3)；主面电极(30、32、124)，其配置于所述主面(3)之上；端子电极(50、60、126)，其配置于所述主面电极(30、32、124)之上；以及密封绝缘体(71)，其包含第一基质树脂(74)和多个第一填料(75)，并以使所述端子电极(50、60、126)的一部分露出的方式在所述主面(3)之上覆盖所述端子电极(50、60、126)的周围。
[A2]根据A1所述的半导体装置(1A～1H)，其中，多个所述第一填料(75)以第一总截面积在单位截面积中所占的比例高于所述第一基质树脂(74)的截面积在所述单位截面积中所占的比例的方式添加到所述第一基质树脂(74)中。
[A3]根据A2所述的半导体装置(1A～1H)，其中，所述第一总截面积的比例为60％以上。
[A4]根据A1～A3中任一项所述的半导体装置(1A～1H)，其中，所述端子电极(50、60、126)比所述主面电极(30、32、124)厚，所述密封绝缘体(71)比所述主面电极(30、32、124)厚。
[A5]根据A1～A4中任一项所述的半导体装置(1A～1H)，其中，所述端子电极(50、60、126)比所述芯片(2)厚，所述密封绝缘体(71)比所述芯片(2)厚。
[A6]根据A1～A5中任一项所述的半导体装置(1A～1H)，其中，所述第一基质树脂(74)由热固化性树脂构成。
[A7]根据A1～A6中任一项所述的半导体装置(1A～1H)，其中，多个所述第一填料(75)由球体物和不定形物中的某一方或双方构成。
[A8]根据A7所述的半导体装置(1A～1H)，其中，多个所述第一填料(75)由所述球体物构成。
[A9]根据A1～A8中任一项所述的半导体装置(1A～1H)，其中，多个所述第一填料(75)包含陶瓷、氧化物以及氮化物中的至少一个。
[A10]根据A1～A9中任一项所述的半导体装置(1A～1H)，其中，所述密封绝缘体(71)包含粒径不同的多个所述第一填料(75)。
[A11]根据A1～A10中任一项所述的半导体装置(1A～1H)，其中，多个所述第一填料(75)分别具有1nm以上且100μm以下的粒径。
[A12]根据A1～A11中任一项所述的半导体装置(1A～1H)，其中，多个所述第一填料(75)包含比所述主面电极(30、32、124)薄的多个填料(75a)和比所述主面电极(30、32、124)厚的多个填料(75b、75c)。
[A13]根据A1～A12中任一项所述的半导体装置(1A～1H)，其中，所述端子电极(50、60、126)具有端子面(51、61、127)和端子侧壁(52、62、128)，所述密封绝缘体(71)使所述端子面(51、61、127)露出，并覆盖所述端子侧壁(52、62、128)。
[A14]根据A13所述的半导体装置(1A～1H)，其中，所述密封绝缘体(71)具有与所述端子面(51、61、127)形成一个平坦面的绝缘主面(72)。
[A15]根据A1～A14中任一项所述的半导体装置(1A～1H)，其中，所述芯片(2)具有侧面(5A～5D)，所述密封绝缘体(71)具有与所述侧面(5A～5D)形成一个平坦面的绝缘侧壁(73)。
[A16]根据A1～A15中任一项所述的半导体装置(1A～1H)，其中，所述半导体装置(1A～1H)还包含部分地覆盖所述主面电极(30、32、124)的绝缘膜(38)，所述密封绝缘体(71)具有直接覆盖所述绝缘膜(38)的部分。
[A17]根据A16所述的半导体装置(1A～1H)，其中，所述端子电极(50、60、126)具有直接覆盖所述绝缘膜(38)的部分。
[A18]根据A16或A17所述的半导体装置(1A～1H)，其中，所述绝缘膜(38)包含无机绝缘膜(42)及有机绝缘膜(43)中的至少一个。
[A19]根据A16～A18中任一项所述的半导体装置(1A～1H)，其中，所述绝缘膜(38)比所述主面电极(30、32、124)厚，所述密封绝缘体(71)比所述绝缘膜(38)厚。
[A20]根据A16～A19中任一项所述的半导体装置(1A～1H)，其中，多个所述第一填料(75)包含比所述绝缘膜(38)厚的多个填料(75c)。
[A21]根据A1～A20中任一项所述的半导体装置(1A～1H)，其中，所述芯片(2)包含宽带隙半导体的单晶。
[A22]根据A1～A21中任一项所述的半导体装置(1A～1H)，其中，所述芯片(2)包含SiC的单晶。
[A23]一种半导体模块(201A、201B、201C)，包含：电极(206、231)；以及A1～A21中任一项所述的半导体装置(1A～1H)，其配置在所述电极(206、231)之上。
[B1]一种半导体封装体(201A、201B、201C)，包含：裸片焊盘(206、231)；A1～A22中任一项所述的半导体装置(1A～1H)，其配置在所述裸片焊盘(206、231)之上；以及封装体主体(212)，其包含第二基质树脂(216)和多个第二填料(217)，并以覆盖所述密封绝缘体(71)的方式密封所述裸片焊盘(206、231)和所述半导体装置(1A～1H)。
[B2]根据B1所述的半导体封装体(201A、201B、201C)，其中，多个所述第一填料(75)以第一密度添加到所述第一基质树脂(74)中，多个所述第二填料(217)以与所述第一密度不同的第二密度添加到所述第二基质树脂(216)中。
[B3]根据B2所述的半导体封装体(201A、201B、201C)，其中，多个所述第二填料(217)以比所述第一密度高的所述第二密度添加到所述第二基质树脂(216)中。
[B4]根据B1～B3中任一项所述的半导体封装体(201A、201B、201C)，其中，多个所述第一填料(75)以在单位截面积中成为第一总截面积的方式添加到所述第一基质树脂(74)中，多个所述第二填料(217)以在所述单位截面积中成为与所述第一总截面积不同的第二总截面积的方式添加到所述第二基质树脂(216)中。
[B5]根据B4所述的半导体封装体(201A、201B、201C)，其中，多个所述第二填料(217)以成为超过所述第一总截面积的所述第二总截面积的方式添加到所述第二基质树脂(216)中。
[B6]根据B4或B5所述的半导体封装体(201A、201B、201C)，其中，多个所述第一填料(75)以所述第一总截面积在所述单位截面积中所占的比例高于所述第一基质树脂(74)的截面积在所述单位截面积中所占的比例的方式添加到所述第一基质树脂(74)中，多个所述第二填料(217)以所述第二总截面积在所述单位截面积中所占的比例高于所述第二基质树脂(216)的截面积在所述单位截面积中所占的比例的方式添加到所述第二基质树脂(216)中。
[B7]根据B4～B6中任一项所述的半导体封装体(201A、201B、201C)，其中，所述第一总截面积的比例为60％以上，所述第二总截面积的比例为60％以上。
[B8]根据B1～B7中任一项所述的半导体封装体(201A、201B、201C)，其中，所述第一基质树脂(74)由热固化性树脂构成，所述第二基质树脂(216)由热固化性树脂构成。
[B9]根据B1～B8中任一项所述的半导体封装体(201A、201B、201C)，其中，多个所述第一填料(75)由球体物和不定形物中的某一方或双方构成，多个所述第二填料(217)由球体物和不定形物中的某一方或双方构成。
[B10]根据B9所述的半导体封装体(201A、201B、201C)，其中，多个所述第一填料(75)由所述球体物构成，多个所述第二填料(217)由所述球体物构成。
[B11]根据B1～B10中任一项所述的半导体封装体(201A、201B、201C)，其中，多个所述第一填料(75)包含陶瓷、氧化物及氮化物中的至少一个，多个所述第二填料(217)包含陶瓷、氧化物及氮化物中的至少一个。
[B12]根据B1～B11中任一项所述的半导体封装体(201A、201B、201C)，其中，所述密封绝缘体(71)包含粒径不同的多个所述第一填料(75)，所述封装体主体(212)包含粒径不同的多个所述第二填料(217)。
[B13]根据B1～B12中任一项所述的半导体封装体(201A、201B、201C)，其中，多个所述第一填料(75)分别具有1nm以上且100μm以下的粒径，多个所述第二填料(217)分别具有1nm以上且100μm以下的粒径。
[B14]根据B1～B13中任一项所述的半导体封装体(201A、201B、201C)，其中，所述密封绝缘体(71)包含从外表面露出的至少一个填料碎片(75d)。
[B15]根据B14所述的半导体封装体(201A、201B、201C)，其中，所述第二基质树脂(216)包含在所述密封绝缘体(71)的外表面直接覆盖所述填料碎片(75d)的部分。
[B16]根据B1～B15中任一项所述的半导体封装体(201A、201B、201C)，其中，所述密封绝缘体(71)包含在外表面被所述第一基质树脂(74)覆盖的至少一个填料碎片(75d)。
[B17]根据B16所述的半导体封装体(201A、201B、201C)，其中，所述第二基质树脂(216)包含在所述密封绝缘体(71)的外表面隔着所述第一基质树脂(74)间接地覆盖所述填料碎片(75d)的部分。
[B18]根据B14～B17中任一项所述的半导体封装体(201A、201B、201C)，其中，所述填料碎片(75d)具有沿着所述密封绝缘体(71)的外表面形成的断裂部。
[B19]根据B1～B18中任一项所述的半导体封装体(201A、201B、201C)，其中，多个所述第二填料(217)包含：在包含所述密封绝缘体(71)和所述封装体主体(212)的任意截面中，具有超过多个所述第一填料(75)的最大粒径的粒径的第二填料(217)。
[B20]根据B19所述的半导体封装体(201A、201B、201C)，其中，所述第二填料(217)的最大粒径为所述第一填料(75)的所述最大粒径的2倍以上。
[B21]根据B20所述的半导体封装体(201A、201B、201C)，其中，所述第二填料(217)的所述最大粒径为所述第一填料(75)的所述最大粒径的5倍以上。
[B22]根据B1～B21中任一项所述的半导体封装体(201A、201B、201C)，其中，所述封装体主体(212)在与所述密封绝缘体(71)之间形成沿着所述密封绝缘体(71)的外表面延伸的间隙部(219a)。
[B23]根据B22所述的半导体封装体(201A、201B、201C)，其中，所述间隙部(219a)从所述密封绝缘体(71)之上的区域延展到所述端子电极(50、60、126)之上的区域。
[B24]根据B1～B21中任一项所述的半导体封装体(201A、201B、201C)，其中，所述封装体主体(212)在与所述端子电极(50、60、126)之间形成沿着所述端子电极(50、60、126)的外表面延伸的间隙部(219a)。
[B25]根据B1～B24中任一项所述的半导体封装体(201A、201B、201C)，其中，所述半导体封装体(201A、201B、201C)还包含：引线端子(209、250)，其配置成从所述裸片焊盘(206、231)隔开间隔；以及导线(211)，其与所述端子电极(50、60、126)和所述引线端子(209、250)连接，所述封装体主体(212)以使所述引线端子(209、250)部分地露出的方式密封所述裸片焊盘(206、231)、所述引线端子(209、250)、所述半导体装置(1A～1H)和所述导线(211)。
[C1]一种半导体封装体(201A、201B、201C)，包含：裸片焊盘(206、231)；半导体装置(1A～1H)，其配置在所述裸片焊盘(206、231)之上，并具有：芯片(2)，其具有主面(3)；主面电极(30、32、124)，其配置在所述主面(3)之上；端子电极(50、60、126)，其配置在所述主面电极(30、32、124)之上；以及密封绝缘体(71)，其包含第一基质树脂(74)和多个第一填料(75)，并以使所述端子电极(50、60、126)的一部分露出的方式在所述主面(3)之上覆盖所述端子电极(50、60、126)的周围；以及封装体主体(212)，其包含第二基质树脂(216)和多个第二填料(217)，并以覆盖所述密封绝缘体(71)的方式密封所述裸片焊盘(206、231)和所述半导体装置(1A～1H)。
[C2]根据C1所述的半导体封装体(201A、201B、201C)，其中，所述芯片(2)具有包含基板(7)和外延层(6)的层叠构造，并具有由所述外延层(6)形成的所述主面(3)。
[C3]根据C2所述的半导体封装体(201A、201B、201C)，其中，多个所述第一填料(75)包含比所述基板(7)厚的至少一个填料(75c)。
[C4]根据C2或C3所述的半导体封装体(201A、201B、201C)，其中，多个所述第二填料(217)包含比所述基板(7)厚的至少一个填料(217c)。
[C5]根据C2～C4中任一项所述的半导体封装体(201A、201B、201C)，其中，多个所述第一填料(75)包含比所述外延层(6)厚的至少一个填料(75c)。
[C6]根据C2～C5中任一项所述的半导体封装体(201A、201B、201C)，其中，多个所述第二填料(217)包含比所述外延层(6)厚的至少一个填料(217c)。
[C7]根据C2～C6中任一项所述的半导体封装体(201A、201B、201C)，其中，所述外延层(6)比所述基板(7)厚。
[C8]根据C1所述的半导体封装体(201A、201B、201C)，其中，所述芯片(2)具有由外延层(6)构成的层叠构造，并具有由所述外延层(6)形成的所述主面(3)。
[C9]根据C8所述的半导体封装体(201A、201B、201C)，其中，多个所述第一填料(75)包含比所述外延层(6)厚的至少一个第一填料(75c)。
[C10]根据C8或C9所述的半导体封装体(201A、201B、201C)，其中，多个所述第二填料(217)包含比所述外延层(6)厚的至少一个第二填料(217c)。
[C11]根据C1～C10中任一项所述的半导体封装体(201A、201B、201C)，其中，多个所述第一填料(75)包含比所述芯片(2)厚的至少一个填料(75c)。
[C12]根据C1～C11中任一项所述的半导体封装体(201A、201B、201C)，其中，多个所述第二填料(217)包含比所述芯片(2)厚的至少一个填料(217c)。
上述的[C1]是以独立形式表现了引用上述的[A1]的上述的[B1]的项目，上述的[C2]～[C12]引用上述的[C1]。因此，上述的[A2]～[A22]以及上述的[B2]～[B24]可以构成为适当调整引用形式或表现，并引用上述的[C1]～[C12]。
[D1]一种半导体装置(1A～1H)的制造方法，包含以下工序：准备晶圆构造(80)的工序，所述晶圆构造(80)包含具有主面(82)的晶圆(81)以及配置在所述主面(82)之上的主面电极(30、32、124)；在所述主面电极(30、32、124)之上形成端子电极(50、60、126)的工序；以及形成密封绝缘体(71)的工序，所述密封绝缘体(71)包含第一基质树脂(74)以及多个第一填料(75)，并以使所述端子电极(50、60、126)的一部分露出的方式在所述主面(82)之上覆盖所述端子电极(50、60、126)的周围。
[D2]根据D1所述的半导体装置(1A～1H)的制造方法，其中，多个所述第一填料(75)以第一总截面积在单位截面积中所占的比例高于所述第一基质树脂(74)的截面积在所述单位截面积中所占的比例的方式添加到所述第一基质树脂(74)中。
[D3]根据D1或D2所述的半导体装置(1A～1H)的制造方法，其中，所述第一总截面积的比例为60％以上。
[D4]根据D1～D3中任一项所述的半导体装置(1A～1H)的制造方法，其中，所述密封绝缘体(71)的形成工序包含以下工序：将包含由热固化性树脂构成的所述第一基质树脂(74)和多个所述第一填料(75)的密封剂(92)，供给到所述主面(82)之上的工序；以及通过使所述密封剂(92)热固化来形成所述密封绝缘体(71)的工序。
[D5]根据D4所述的半导体装置(1A～1H)的制造方法，其中，所述密封绝缘体(71)的形成工序包含以下工序：以覆盖所述端子电极(50、60、126)的整个区域的方式将所述密封剂(92)供给到所述主面(82)之上的工序；以及在所述密封剂(92)的所述热固化工序后，将所述密封绝缘体(71)部分地除去到所述端子电极(50、60、126)的一部分露出的工序。
[D6]根据D1～D5中任一项所述的半导体装置(1A～1H)的制造方法，其中，所述端子电极(50、60、126)的形成工序包含：形成比所述主面电极(30、32、124)厚的所述端子电极(50、60、126)的工序，所述密封绝缘体(71)的形成工序包含：形成比所述主面电极(30、32、124)厚的所述密封绝缘体(71)的工序。
[D7]根据D1～D6中任一项所述的半导体装置(1A～1H)的制造方法，其中，还包含以下工序：在所述密封绝缘体(71)的形成工序之后，将所述晶圆(81)薄化的工序。
[D8]根据D7所述的半导体装置(1A～1H)的制造方法，其中，所述晶圆(81)的薄化工序包含：将所述晶圆(81)薄化至小于所述密封绝缘体(71)的厚度的厚度的工序。
[D9]根据D1～D8中任一项所述的半导体装置(1A～1H)的制造方法，其中，多个所述第一填料(75)由球体物和不定形物中的某一方或双方构成。
[D10]根据D9所述的半导体装置(1A～1H)的制造方法，其中，多个所述第一填料(75)由所述球体物构成。
[D11]根据D1～D10中任一项所述的半导体装置(1A～1H)的制造方法，其中，多个所述第一填料(75)包含陶瓷、氧化物以及氮化物中的至少一个。
[D12]根据D1～D11中任一项所述的半导体装置(1A～1H)的制造方法，其中，所述密封绝缘体(71)包含粒径不同的多个所述第一填料(75)。
[D13]根据D1～D12中任一项所述的半导体装置(1A～1H)的制造方法，其中，多个所述第一填料(75)分别具有1nm以上且100μm以下的粒径。
[D14]根据D1～D13中任一项所述的半导体装置(1A～1H)的制造方法，其中，多个所述第一填料(75)包含比所述主面电极(30、32、124)薄的多个填料(75a)和比所述主面电极(30、32、124)厚的多个填料(75d、75c)。
[D15]根据D1～D14中任一项所述的半导体装置(1A～1H)的制造方法，其中，所述端子电极(50、60、126)的形成工序包含以下工序：形成覆盖所述主面电极(30、32、124)的导体膜(89)的工序；在所述导体膜(89)之上形成掩模(90)的工序，该掩模(90)使所述导体膜(89)中的覆盖所述主面电极(30、32、124)的部分露出；在所述导体膜(89)中的从所述掩模(90)露出的部分之上堆积导电体(91)的工序；以及在所述导电体(91)的堆积工序之后，除去所述掩模(90)的工序。
[D16]根据D1～D15中任一项所述的半导体装置(1A～1H)的制造方法，其中，还包含以下工序：准备所述晶圆构造(80)的工序，该晶圆构造(80)包含：所述晶圆(81)，其具有设定了器件区(86)和划分所述器件区(86)的切断预定线(87)的所述主面(82)；以及所述主面电极(30、32、124)，其在所述器件区(86)中配置于所述主面(82)之上；以及在所述密封绝缘体(71)的形成工序后，沿着所述切断预定线(87)切断所述晶圆(81)的工序。
[D17]根据D1～D16中任一项所述的半导体装置(1A～1H)的制造方法，其中，所述半导体装置(1A～1H)的制造方法还包含：在所述端子电极(50、60、126)的形成工序前形成部分地覆盖所述主面电极(30、32、124)的绝缘膜(38)的工序，所述密封绝缘体(71)的形成工序包含：形成覆盖所述端子电极(50、60、126)以及所述绝缘膜(38)的所述密封绝缘体(71)的工序。
[D18]根据D17所述的半导体装置(1A～1H)的制造方法，其中，所述端子电极(50、60、126)的形成工序包含：形成具有直接覆盖所述绝缘膜(38)的部分的所述端子电极(50、60、126)的工序。
[D19]根据D17或D18所述的半导体装置(1A～1H)的制造方法，其中，所述绝缘膜(38)的形成工序包含：形成包含无机绝缘膜(42)以及有机绝缘膜(43)的某一方或双方的所述绝缘膜(38)的工序。
[D20]根据D1～D19中任一项所述的半导体装置(1A～1H)的制造方法，其中，所述晶圆(81)具有包含基板(7)和外延层(6)的层叠构造，并具有由所述外延层(6)形成的所述主面(82)。
[D21]根据D1～D20中任一项所述的半导体装置(1A～1H)的制造方法，其中，所述晶圆(81)包含宽带隙半导体的单晶。
[D22]根据D1～D21中任一项所述的半导体装置(1A～1H)的制造方法，其中，所述晶圆(81)包含SiC的单晶。
[E1]一种半导体封装体(201A、201B、201C)的制造方法，包含以下工序：将经过D1～D22中任一项所述的半导体装置(1A～1H)的制造方法制造出的半导体装置(1A～1H)配置在裸片焊盘(206、231)之上的工序；以及利用包含第二基质树脂(216)和多个第二填料(217)的树脂(226)来密封所述半导体装置(1A～1H)和裸片焊盘(206、231)的工序。
[E2]根据E1所述的半导体封装体(201A、201B、201C)的制造方法，其中，多个所述第一填料(75)以第一密度添加到所述第一基质树脂(74)中，多个所述第二填料(217)以与所述第一密度不同的第二密度添加到所述第二基质树脂(216)中。
[E3]根据E2所述的半导体封装体(201A、201B、201C)的制造方法，其中，多个所述第二填料(217)以比所述第一密度高的所述第二密度添加到所述第二基质树脂(216)中。
[E4]根据E1～E3中任一项所述的半导体封装体(201A、201B、201C)的制造方法，其中，多个所述第一填料(75)以在单位截面积中成为第一总截面积的方式添加到所述第一基质树脂(74)中，多个所述第二填料(217)以在所述单位截面积中成为与所述第一总截面积不同的第二总截面积的方式添加到所述第二基质树脂(216)中。
[E5]根据E4所述的半导体封装体(201A、201B、201C)的制造方法，其中，多个所述第二填料(217)以成为超过所述第一总截面积的所述第二总截面积的方式添加到所述第二基质树脂(216)中。
[E6]根据E4或E5所述的半导体封装体(201A、201B、201C)的制造方法，其中，多个所述第一填料(75)以所述第一总截面积在所述单位截面积中所占的比例高于所述第一基质树脂(74)的截面积在所述单位截面积中所占的比例的方式添加到所述第一基质树脂(74)中，多个所述第二填料(217)以所述第二总截面积在所述单位截面积中所占的比例高于所述第二基质树脂(216)的截面积在所述单位截面积中所占的比例的方式添加到所述第二基质树脂(216)中。
[E7]根据E4～E6中任一项所述的半导体封装体(201A、201B、201C)的制造方法，其中，所述第一总截面积的比例为60％以上，所述第二总截面积的比例为60％以上。
[E8]根据E1～E7中任一项所述的半导体封装体(201A、201B、201C)的制造方法，其中，所述第一基质树脂(74)由热固化性树脂构成，所述第二基质树脂(216)由热固化性树脂构成。
[E9]根据E1～E8中任一项所述的半导体封装体(201A、201B、201C)的制造方法，其中，多个所述第一填料(75)由球体物和不定形物中的某一方或双方构成，多个所述第二填料(217)由球体物和不定形物中的某一方或双方构成。
[E10]根据E9所述的半导体封装体(201A、201B、201C)的制造方法，其中，多个所述第一填料(75)由所述球体物构成，多个所述第二填料(217)由所述球体物构成。
[E11]根据E1～E10中任一项所述的半导体封装体(201A、201B、201C)的制造方法，其中，多个所述第一填料(75)包含陶瓷、氧化物和氮化物中的至少一个，多个所述第二填料(217)包含陶瓷、氧化物和氮化物中的至少一个。
[E12]根据E1～E11中任一项所述的半导体封装体(201A、201B、201C)的制造方法，其中，所述密封绝缘体(71)包含粒径不同的多个所述第一填料(75)，所述封装体主体(212)包含粒径不同的多个所述第二填料(217)。
[E13]根据E1～E12中任一项所述的半导体封装体(201A、201B、201C)的制造方法，其中，多个所述第一填料(75)分别具有1nm以上且100μm以下的粒径，多个所述第二填料(217)分别具有1nm以上且100μm以下的粒径。
[F1]一种半导体封装体(201A、201B、201C)的制造方法，包含以下工序：在裸片焊盘(206、231)之上配置[A1]～[A22]中任一项所述的半导体装置(1A～1H)的工序；以及利用包含第二基质树脂(216)和多个第二填料(217)的树脂(226)将所述裸片焊盘(206、231)和所述半导体装置(1A～1H)密封的工序。
上述的[F1]是变更了上述的[E1]的表现的项目。因此，上述的[E2]～[E13]可以构成为适当调整引用形式或表现，并引用上述的[F1]。
以上，对实施方式进行了详细说明，但它们只不过是为了使技术内容明确而使用的具体例，本发明不应解释为限定于这些具体例，本发明的范围由所附的权利要求书所限定。
符号说明
1A半导体装置
1B 半导体装置
1C 半导体装置
1D 半导体装置
1E 半导体装置
1F 半导体装置
1G 半导体装置
1H 半导体装置
2 芯片
3 第一主面
5A第一侧面
5B 第二侧面
5C 第三侧面
5D 第四侧面
6第一半导体区(外延层)
7第二半导体区(基板)
30栅极电极(主面电极)
32源极电极(主面电极)
38 上绝缘膜
42 无机绝缘膜
43 有机绝缘膜
50 栅极端子电极
51 栅极端子面
52 栅极端子侧壁
60 源极端子电极
61 源极端子面
62 源极端子侧壁
71 密封绝缘体
72 绝缘主面
73 绝缘侧壁
74 第一基质树脂
75 第一填料
75a 第一小径填料
75b 第一中径填料
75c 第一大径填料
75d 填料碎片
80 晶圆构造
81 晶圆
82 第一晶圆主面
86 器件区
87 切断预定线
89 第二基体导体膜
90 抗蚀剂掩模
91第三基体导体膜(导电体)
92密封剂
124第一极性电极(主面电极)
126 端子电极
127 端子面
128 端子侧壁
201A半导体封装体
201B 半导体封装体
201C 半导体封装体
206 裸片焊盘
209 引线端子
211 导线
212 封装体主体
216 第二基质树脂
217 第二填料
217a 第二小径填料
217b 第二中径填料
217c 第二大径填料
219a 间隙部
231 第一裸片焊盘
250第三引线端子。
Claims (20)
1.一种半导体封装体，包含：
裸片焊盘；
半导体装置，其配置在所述裸片焊盘之上，并具有：芯片，其具有主面；主面电极，其配置在所述主面之上；端子电极，其配置在所述主面电极之上；以及密封绝缘体，其包含第一基质树脂和多个第一填料，并以使所述端子电极的一部分露出的方式在所述主面之上覆盖所述端子电极的周围；以及
封装体主体，其包含第二基质树脂和多个第二填料，并以覆盖所述密封绝缘体的方式密封所述裸片焊盘和所述半导体装置。
2.根据权利要求1所述的半导体封装体，其中，
多个所述第一填料以第一密度添加到所述第一基质树脂中，
多个所述第二填料以与所述第一密度不同的第二密度添加到所述第二基质树脂中。
3.根据权利要求2所述的半导体封装体，其中，
多个所述第二填料以比所述第一密度高的所述第二密度添加到所述第二基质树脂中。
4.根据权利要求1～3中任一项所述的半导体封装体，其中，
多个所述第一填料以在单位截面积中成为第一总截面积的方式添加到所述第一基质树脂中，
多个所述第二填料以在所述单位截面积中成为与所述第一总截面积不同的第二总截面积的方式添加到所述第二基质树脂中。
5.根据权利要求4所述的半导体封装体，其中，
多个所述第二填料以成为超过所述第一总截面积的所述第二总截面积的方式添加到所述第二基质树脂中。
6.根据权利要求4或5所述的半导体封装体，其中，
多个所述第一填料以所述第一总截面积在所述单位截面积中所占的比例高于所述第一基质树脂的截面积在所述单位截面积中所占的比例的方式添加到所述第一基质树脂中，
多个所述第二填料以所述第二总截面积在所述单位截面积中所占的比例高于所述第二基质树脂的截面积在所述单位截面积中所占的比例的方式添加到所述第二基质树脂中。
7.根据权利要求4～6中任一项所述的半导体封装体，其中，
所述第一总截面积的比例为60％以上，
所述第二总截面积的比例为60％以上。
8.根据权利要求1～7中任一项所述的半导体封装体，其中，
所述第一基质树脂由热固化性树脂构成，
所述第二基质树脂由热固化性树脂构成。
9.根据权利要求1～8中任一项所述的半导体封装体，其中，
多个所述第一填料由球体物和不定形物中的某一方或双方构成，
多个所述第二填料由球体物和不定形物中的某一方或双方构成。
10.根据权利要求9所述的半导体封装体，其中，
多个所述第一填料由所述球体物构成，
多个所述第二填料由所述球体物构成。
11.根据权利要求1～10中任一项所述的半导体封装体，其中，
多个所述第一填料包含陶瓷、氧化物以及氮化物中的至少一个，
多个所述第二填料包含陶瓷、氧化物以及氮化物中的至少一个。
12.根据权利要求1～11中任一项所述的半导体封装体，其中，
所述密封绝缘体包含粒径不同的多个所述第一填料，
所述封装体主体包含粒径不同的多个所述第二填料。
13.根据权利要求1～12中任一项所述的半导体封装体，其中，
多个所述第一填料分别具有1nm以上且100μm以下的粒径，
多个所述第二填料分别具有1nm以上且100μm以下的粒径。
14.根据权利要求1～13中任一项所述的半导体封装体，其中，
所述端子电极比所述主面电极厚，
所述密封绝缘体比所述主面电极厚。
15.根据权利要求1～14中任一项所述的半导体封装体，其中，
所述端子电极比所述芯片厚，
所述密封绝缘体比所述芯片厚。
16.根据权利要求1～15中任一项所述的半导体封装体，其中，
所述端子电极具有端子面和端子侧壁，
所述密封绝缘体具有与所述端子面形成一个平坦面的绝缘主面，所述密封绝缘体覆盖所述端子侧壁。
17.根据权利要求1～16中任一项所述的半导体封装体，其中，
所述芯片具有侧面，
所述密封绝缘体具有与所述侧面形成一个平坦面的绝缘侧壁。
18.根据权利要求1～17中任一项所述的半导体封装体，其中，
所述半导体装置还包含部分地覆盖所述主面电极的绝缘膜，
所述密封绝缘体具有直接覆盖所述绝缘膜的部分。
19.根据权利要求1～18中任一项所述的半导体封装体，其中，
所述芯片包含宽带隙半导体的单晶。
20.根据权利要求1～19中任一项所述的半导体封装体，其中，
所述半导体封装体还包含：
引线端子，其配置成从所述裸片焊盘隔开间隔；以及
导线，其与所述端子电极和所述引线端子连接，
所述封装体主体以使所述引线端子部分地露出的方式密封所述裸片焊盘、所述引线端子、所述半导体装置以及所述导线。
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