CN118155685A - 存储器装置及其操作方法、存储器***、计算机*** - Google Patents
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Abstract
本公开实施例提供了存储器装置及其操作方法、存储器***、计算机***，其中，所述存储器装置包括：第一半导体结构，至少包括存储单元阵列；第二半导体结构，至少包括***电路及编程逻辑单元；所述第一半导体结构与所述第二半导体结构层叠设置且通过键合的方式电连接；所述编程逻辑单元用于对所述存储单元阵列中存储的数据实现正常访问操作之外的逻辑运算。
Description
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种存储器装置及其操作方法、存储器***、计算机***。
背景技术
随着人工智能(Artificial Intelligence，AI)技术的发展，对计算能力的要求越来越高。如何在不增大面积的前提下提高存储器装置的计算能力成为本领域现阶段亟需解决的技术问题之一。
发明内容
本公开实施例提出一种存储器装置及其操作方法、存储器***、计算机***。
第一方面，本公开实施例提供一种存储器装置，所述存储器装置包括：
第一半导体结构，至少包括存储单元阵列；
第二半导体结构，至少包括***电路及编程逻辑单元；所述第一半导体结构与所述第二半导体结构层叠设置且通过键合的方式电连接；所述编程逻辑单元用于对所述存储单元阵列中存储的数据实现正常访问操作之外的逻辑运算。
上述方案中，所述存储单元阵列包括多个存储库；每一存储库包括多个存储块；
所述第二半导体结构还包括：每一存储库对应的存储库控制电路、每一存储块对应的感测放大电路及字线驱动电路。
上述方案中，所述编程逻辑单元包括多个编程逻辑子单元；
每一编程逻辑子单元与每一存储块对应的感测放大电路及字线驱动电路均位于一个相应的存储块在所述第二半导体结构所在平面的正投影的位置处。
上述方案中，所述每一存储块对应的感测放大电路包括第一感测放大电路及第二感测放大电路；每一存储块对应的字线驱动电路包括第一字线驱动电路及第二字线驱动电路；
第一感测放大电路及第二感测放大电路分别位于所述编程逻辑子单元沿第一方向相对设置的第一侧和第二侧，与所述每一存储块中的位线连接；所述第一字线驱动电路及所述第二字线驱动电路分别位于所述编程逻辑子单元沿第二方向相对设置的第三侧和第四侧，与所述每一存储块中的字线连接；所述第一方向和所述第二方向相交且均与所述第一半导体结构与所述第二半导体结构层叠的方向垂直。
上述方案中，每一存储库对应的存储库控制电路位于一个相应的存储库在所述第二半导体结构所在平面的正投影的侧边；
所述***电路位于所述多个存储库在所述第二半导体结构所在平面的正投影的侧边。
上述方案中，所述存储单元阵列包括多个存储库；每一存储库包括多个存储块；
所述第一半导体结构还包括：每一存储库对应的存储库控制电路、每一存储块对应的感测放大电路及字线驱动电路。
上述方案中，所述存储库控制电路位于相应存储库的侧边；所述感测放大电路及字线驱动电路位于相应存储块的侧边；
所述***电路与所述编程逻辑单元并列设置。
上述方案中，所述编程逻辑单元包括：
接口，被配置为对所述编程逻辑单元进行编程；
显示查找表，被配置为将输入的信号作为地址进行查表，找出地址对应的计算结果；
输出寄存器，被配置为输出所述计算结果。
上述方案中，所述第一半导体结构还包括：虚设存储单元阵列，所述虚设存储单元阵列与所述存储单元阵列并列设置。
上述方案中，所述存储装置还包括：
键合界面，位于所述第一半导体结构和所述第二半导体结构之间；
第一互连层，位于所述第一半导体结构和与所述键合界面之间；
第二互连层，位于所述第二半导体结构和与所述键合界面之间；
所述第一半导体结构和所述第二半导体结构通过所述第一互连层和所述键合界面以及所述第二互连层电连接。
上述方案中，所述第一半导体结构位于所述第二半导体结构的上方。
上述方案中，所述存储器装置包括动态随机存取存储器(Dynamic Random AccessMemory，DRAM)。
第二方面，本公开实施例提供一种存储器***，包括：
一个或多个如上述任一方案所述的存储器装置；以及
存储器控制器，其与所述存储器装置耦接并控制所述存储器装置。
第三方面，本公开实施例提供一种计算机***，包括：
一个或多个如上述方案所述的存储器***；以及
图形处理器，其与所述存储器***耦接并控制所述存储器***。
上述方案中，所述图形处理器与所述存储器控制器集成在同一管芯上，所述管芯和所述存储器装置集成在同一印制电路板上。
第四方面，本公开实施例提供了一种存储器装置的操作方法，所述存储器装置包括一个或多个如上述任一方案所述的存储器装置，所述方法包括：
所述存储器装置对所述编程逻辑单元的操作指令与所述存储器装置对所述存储单元阵列的操作指令共用同一协议。
上述方案中，所述方法还包括：
通过存储器装置中模式寄存器，使能或者禁用所述编程逻辑单元。
上述方案中，所述方法还包括：
接收写入命令；
响应于所述写入命令，在所述编程逻辑单元中加载显示查找表信息。
上述方案中，所述方法还包括：
接收读取命令；
响应于所述读取命令，获取所述编程逻辑单元中的计算结果。
本公开实施例提供了一种存储器装置及其操作方法、存储器***、计算机***，所述存储器装置包括：第一半导体结构，至少包括存储单元阵列；第二半导体结构，至少包括***电路及编程逻辑单元；所述第一半导体结构与所述第二半导体结构层叠设置且通过键合的方式电连接；所述编程逻辑单元用于对所述存储单元阵列中存储的数据实现正常访问操作之外的逻辑运算。本公开实施例中，在存储器装置中集成了编程逻辑单元，使得存储器装置具有较好的计算能力；同时，所述存储装置的存储单元阵列与***电路和编程逻辑单元层叠设置且以键合的方式电连接，即在存储器装置存储单元阵列与***电路层叠的方向增加了编程逻辑单元，这样的结构布置不会因为编程逻辑单元的集成带来存储器装置总面积的增加。此外，存储单元阵列与***电路层以键合的方式连接时，连接距离较短，从而可以减少存储单元阵列与***电路层之间的延迟，进而提高存储器装置的性能；存储单元阵列与***电路层分别形成在不同的衬底上有利于降低制造复杂性和制造成本。
附图说明
图1为本公开一实施例具有存储器***的示例性***的示意图；
图2为本公开一实施例具有存储器***的示例性计算机***的示意图；
图3为本公开一实施例的示例性存储器装置的组成原理示意图；
图4a为本公开一实施例的示例性存储器装置中存储单元阵列和***电路的分布示意图；
图4b为本公开一实施例的示例性存储器装置中存储单元阵列和***电路的分布俯视示意图；
图5a为本公开另一实施例的示例性存储器装置中存储单元阵列和***电路的分布示意图；
图5b为本公开另一实施例的示例性存储器装置中存储单元阵列和***电路的分布俯视示意图一；
图5c为本公开另一实施例的示例性存储器装置中存储单元阵列和***电路的分布俯视示意图二；
图6为本公开一实施例中的示例性存储器装置中编程逻辑单元的组成框图示意图；
图7为本公开又一实施例的示例性存储器装置中存储单元阵列和***电路的分布示意图；
图8为本公开一实施例中的示例性存储器装置中编程逻辑单元的操作时序示意图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了能够更加详尽地了解本公开实施例的特点与技术内容，下面结合附图对本公开实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本公开实施例。
本公开实施例中的存储器装置包括但不限于动态随机存储器，为了便于理解，以下主要以动态随机存储器为例进行说明。
图1示出了根据本公开的一些方面的具有存储器装置的示例性***100的块图。***100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。如图1中所示，***100可以包括主机108和存储器***102，存储器***102具有一个或多个存储器装置104和存储器控制器106。主机108可以是电子设备的处理器(例如，中央处理单元(CPU)或者图像处理器(GPU))。主机108可以被配置为将数据发送到存储器装置104或从存储器装置104接收数据。存储器控制器106耦合到存储器装置104和主机108，并且被配置为控制存储器装置104。存储器控制器106可以管理存储在存储器装置104中的数据，并且与主机108通信。
存储器控制器106可以被配置为控制存储器装置104的操作，例如读取、擦除、写入和刷新操作。在一些实施方式中，存储器控制器106还被配置为处理关于从存储器装置104读取的或者被写入到存储器装置104的数据的纠错码(ECC)。存储器控制器106还可以执行任何其他合适的功能，例如，格式化存储器装置104。存储器控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。
在一些具体实施例中，一个或多个存储器装置104、存储器控制器106均可以集成到各种类型的存储设备中，例如，多个存储器装置104可以集成到内存条中；存储器控制器106可以集成在主板的北桥或者直接集成到CPU里面。也就是说，存储器***102可以实施并且封装到不同类型的终端电子产品中。
在如图2中所示的一个***示例中，所述***包括***级芯片(System on Chip，SoC)及一个或多个存储器装置；所述存储器装置包括DRAM 204，所述SoC中包括：图像处理器(GPU)208、DRAM控制器206以及DRAM物理层210；其中，DRAM控制器206负责读写指令调度以及DRAM 204的时序控制；DRAM物理层210负责将完成调度后的指令按照DRAM 204的要求完成编码，并将相应的写入数据并发送给DRAM 204，以及接受从DRAM 204读取的数据。
图3为本公开一实施例的示例性存储器装置DRAM的示意图；图3的右边展示了DRAM中存储单元的电路。每一个DRAM芯片304(Die)包括存储单元阵列，存储单元阵列中包括多个呈阵列排布的存储单元301，每个存储单元301包括一个晶体管T(Transistor)和一个电容C(Capacitor)，存储单元主要的作用原理是利用电容内存储电荷的多少来代表一个二进制比特是l还是0。存储单元呈阵列排布，可将其看作是典型的网状结构。存储单元阵列采用行(Row)和列(Column)指定地址。通过指定行与列的交点(通过指定DRAM的行地址和列地址)，内存控制器可以独立地访问DRAM芯片中的各个存储单元，并对其存储的数据进行读取或者写入的操作。
在一些实施例中，存储器装置包括存储单元阵列和互补金属氧化物半导体((Complementary Metal-Oxide-Semiconductor，CMOS)控制电路；其中，所述存储单元阵列包括多个存储库(Bank)，每个存储库包括多个存储块(Block)或者称为存储体，每个存储块包括多个存储单元行和多个存储单元列，每个存储单元行与对应的一条字线耦接，每个存储单元列与对应的一条位线耦接；所述CMOS控制电路包括：对应每一存储块的控制电路，例如，感测放大电路(Sensing Amplifier，SA)及字线驱动电路(Word-Line Driver WLD)等，对应每一存储库的控制电路，例如，行解码器、列解码器等，以及对应所有存储库的***电路，例如，命令缓存器、命令解码器、地址缓存器、数据缓存器、模式寄存器等。
在一些实施例中，存储单元阵列和CMOS控制电路并列设置在同一衬底上。图4a为本公开一实施例的示例性存储器装置中存储单元阵列和***电路的分布示意图；图4b为本公开一实施例的示例性存储器装置中存储单元阵列和***电路的分布俯视示意图。如图4a所示，存储单元阵列401和CMOS控制电路中的***电路402并列设置，更具体地，所述存储单元阵列包括M个存储库(Bank)，每个存储库包括N个存储块(Block)，每个存储块至少一侧设置有对应该存储块的控制电路，每个存储库的至少一侧设置有对应该存储库的控制电路，M个存储库中每K个存储库形成一个存储库行，M个存储库形成M/K个存储库行，中间的两个存储库行之间设置有对应所有存储库的***电路。需要说明的是，这里M、N、K均为正整数，且M为K的整数倍。
示例性地，如图4b所示，所述存储单元阵列401包括16个存储库(Bank)401-1，每个存储库包括多个存储块(Block)，每个存储块的四周相对设置有对应该存储块SA及WLD，每个存储库的两侧设置有对应该存储库的列解码器403和行解码器404，每4个存储库形成一个存储库行，16个存储库形成4个存储库行，中间的两个存储库行之间设置有***电路402。需要说明的是，图4b中存储库的数量仅用于示例，不用来限制本公开中存储器装置中存储库的数量。
在前述图2中示出的基于GPU的计算机***中，GPU主要处理计算，DRAM主要处理数据存储，基于AI技术等需求，GPU需要与DRAM进行密集通信，在这种情况下，计算机***需要高带宽并会产生高功耗。此时，如果能够提高DRAM的计算能力，则能够减少GPU与DRAM的通信密度，降低计算机***对带宽的要求，并能减少功耗。然而，在前述图4a所展示的存储单元阵列和***电路并列排布的存储器装置中，如果将用于提高计算能力的计算模块与存储单元阵列和***电路并列排布放在DRAM中，会增加DRAM芯片尺寸，这将不利于适应小型化的需求。
发明人发现，由于DRAM中存储单元阵列比***电路所占的面积更大，如果将DRAM中存储单元阵列与***电路采用层叠设置且通过键合的方式电连接，***电路所在的半导体层还会存在一些空闲空间，这些空闲空间可以用来放置前述的用于提高DRAM计算能力的计算模块。本公开的实施例在存储器装置，例如，DRAM的存储单元阵列与***电路层叠的方向增加新的计算模块，本公开实施例提供的存储器装置将具有与前述存储单元阵列与***电路并列的架构相当的裸片尺寸以及更佳的计算能力。
基于此，本公开实施例又提供另一种存储器装置，如图5a所示，所述存储器装置包括：
第一半导体结构100，至少包括存储单元阵列501；
第二半导体结构200，至少包括***电路502及编程逻辑单元505；所述第一半导体结构100与所述第二半导体结构200层叠设置且通过键合的方式电连接。
这里，第一半导体结构100可以形成在第一衬底上，第一衬底包括但不限于硅衬底。第一半导体结构100至少可以包括存储单元阵列501，在后文中，第一半导体结构100还可以包括虚设存储单元阵列。存储单元阵列501可以包括多个存储库(Bank)，多个存储库呈阵列排布，每个存储库包括多个存储块(Block)或者称为存储体，多个存储块呈阵列排布，每个存储块包括多个存储单元行和多个存储单元列，每个存储单元行和每个存储单元列均包括多个存储单元，存储单元阵列501还可以包括多条字线和多条位线，每个存储单元行与对应的一条字线耦接，每个存储单元列与对应的一条位线耦接。
这里，第二半导体结构200可以形成在第二衬底上，第二衬底与第一衬底为不同的衬底，第二衬底包括但不限于硅衬底。在后文中，第二半导体结构200还可以包括存储块对应的控制电路和/或存储库对应的控制电路。这里，***电路502对应存储器装置包含的所有存储库的控制电路，例如，命令缓存器、命令解码器、地址缓存器、数据缓存器、模式寄存器等。
需要说明的是，在本公开实施例中，***电路502、存储库对应的控制电路及存储块对应的控制电路共同用于实现对所述存储单元阵列中存储的数据的正常访问操作，这里的正常访问操作可以包括对存储器装置执行的写入操作、读取操作、刷新操作等用于维持存储器装置正常工作的操作。所述编程逻辑单元505为存储器装置在已经实现正常工作的前提下用于进一步提升存储器装置计算能力的逻辑元件。也就是说，在拿掉这里的编程逻辑单元505的情况下，存储器装置仍能够维持正常的工作，仅是计算能力会有所下降。
这里，编程逻辑单元505是用于构建可重新配置的数字电路的电子组件，其在制造时具有未定义的功能，并且在制造后通过使用程序来进行编程(重新配置)。在一些具体实施例中，编程逻辑单元505可以包括但不限于可编程逻辑阵列(PLA)、可编程阵列逻辑(PAL)、通用阵列逻辑(GAL)、复杂可编程逻辑器件(CPLD)或现场可编程逻辑门(FPGA)中的一种或几种。
这里，FPGA是一种集成电路，其可以由消费者或设计人员在制造后使用硬件描述语言(HDL)进行配置，即“现场可编程”。根据一些实施例，FPGA包括可编程逻辑块的阵列和可重新配置的互连的层次结构，该可重新配置的互连允许可编程逻辑块以不同的配置连接以实现不同的逻辑功能。可编程逻辑块，也称为可配置逻辑块(CLB)、片或逻辑单元，是FPGA的基本逻辑单元，可以由两个基本组件组成：触发器和显示查找表(Look-Up-Table，LUT)。一些FPGA还包括固定功能逻辑块(例如，乘法器)、存储器(例如，嵌入式RAM)和输入/输出(I/O)块。
在一些实施例中，如图6所示，所述编程逻辑单元505包括：
接口601，被配置为对所述编程逻辑单元进行编程；
显示查找表602，被配置为将输入的信号作为地址进行查表，找出地址对应的计算结果；
输出寄存器603，被配置为输出所述计算结果。
这里，所述编程逻辑单元505包含对自身进行编程的接口601、用于计算的显示查找表602和用于输出结果的输出寄存器603。显示查找表602本质上就是一个随机存取存储器(Random Access Memory，RAM)，显示查找表602把数据事先写入RAM后，每当输入一个信号就等于输入一个地址进行查表，找出地址对应的内容，然后输出。
在一些实施例中，所述存储装置还包括：
键合界面，位于所述第一半导体结构和所述第二半导体结构之间；
第一互连层，位于所述第一半导体结构和与所述键合界面之间；
第二互连层，位于所述第二半导体结构和与所述键合界面之间；
所述第一半导体结构和所述第二半导体结构通过所述第一互连层和所述键合界面以及所述第二互连层电连接。
这里，存储装置还可以包括键合界面，第一互连层及第二互连层。第一互连层及第二互连层均可以包括多个键合触点和将键合触点电隔离的电介质。在一些具体实施例中，键合触点可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合；电介质可以包括但不限于氧化硅、氮化硅、氮氧化硅、低k(介电常数小于3.9)电介质或其任意组合。在一些具体实施例中，在第一衬底上形成第一半导体结构，然后在第一半导体结构上形成第一互连层；在第二衬底上形成第二半导体结构，然后在第二半导体结构上形成形成第二互连层；之后将第一衬底和第二衬底进行键合，键合触点和周围的电介质可以采用混合键合实现连接。
可以理解的是，在存储器装置，如DRAM的垂直方向增加了编程逻辑单元，可以在不增加面积的前提下提升存储器装置的计算能力；并且，除了提升计算能力的好处外，由于第一半导体结构和第二结构采用键合的方式进行电连接，编程逻辑单元可以直接访问存储单元阵列，与以并列的布设方式相比，将减少延迟，从而还可以通过减少延迟来提高存储器装置的性能。
下面将重点介绍第一半导体结构100和第二半导体结构200中包含的各器件的几种具体布设方式。
一种布设方式是将每一存储库对应的存储库控制电路、每一存储块对应的感测放大电路及字线驱动电路均放置在第二半导体结构中。
在一些实施例中，所述存储单元阵列包括多个存储库；每一存储库包括多个存储块；
所述第二半导体结构还包括：每一存储库对应的存储库控制电路、每一存储块对应的感测放大电路及字线驱动电路。
在一些实施例中，所述编程逻辑单元包括多个编程逻辑子单元；
每一编程逻辑子单元与每一存储块对应的感测放大电路及字线驱动电路均位于一个相应的存储块在所述第二半导体结构所在平面的正投影的位置处。
这里，所述编程逻辑子单元的数量可以与存储器装置所包含的存储块的数量相同，每个编程逻辑子单元布设在相应的一个存储块在所述第二半导体结构所在平面的正投影的位置处。同时，该相应存储块对应的感测放大电路及字线驱动电路设置在相应编程逻辑子单元的周围。需要说明的是，每个编程逻辑子单元及周围感测放大电路及字线驱动电路所占的面积小于或等于存储块所占的面积。
在一些实施例中，所述每一存储块对应的感测放大电路包括第一感测放大电路及第二感测放大电路；每一存储块对应的字线驱动电路包括第一字线驱动电路及第二字线驱动电路；
第一感测放大电路及第二感测放大电路分别位于所述编程逻辑子单元沿第一方向相对设置的第一侧和第二侧，与所述每一存储块中的位线连接；所述第一字线驱动电路及所述第二字线驱动电路分别位于所述编程逻辑子单元沿第二方向相对设置的第三侧和第四侧，与所述每一存储块中的字线连接；所述第一方向和所述第二方向相交且均与所述第一半导体结构与所述第二半导体结构层叠的方向垂直。
在一些具体实施例中，感应放大器连接在位线BL和互补位线BLB之间，用于检测和放大一对位线BL和互补位线BLB上的电压差，感测放大电路包括第一感测放大电路及第二感测放大电路，其中，第一感测放大电路可以连接对应存储块中对应的所有的位线，第二感测放大电路可以连接对应存储块对应所有互补位线，第一感测放大电路与第二感测放大电路的位置可以互换。字线驱动电路用于驱动相应的字线，每一存储块对应的字线驱动电路包括第一字线驱动电路及第二字线驱动电路，第一字线驱动电路可以连接对应存储块中所有奇数字线，第二字线驱动电路可以连接对应存储块中所有偶数数字线，第一字线驱动电路与第二字线驱动电路的位置可以互换。
这里，第一方向、第二方向均与第一半导体结构与第二半导体结构层叠的方向垂直。在一些具体实施例中，第一方向与第二方向垂直，第一方向与位线延伸的方向相同，第二方向与字线延伸的方向相同。
在一些实施例中，每一存储库对应的存储库控制电路位于一个相应的存储库在所述第二半导体结构所在平面的正投影的侧边；
所述***电路位于所述多个存储库在所述第二半导体结构所在平面的正投影的侧边。
这里，存储库在所述第二半导体结构所在平面的正投影可以理解为存储库在第二衬底顶面的正投影，侧边可以理解为与相应器件并列的旁边的位置。
图5b为本公开另一实施例的示例性存储器装置中存储单元阵列和***电路的分布俯视示意图一。需要说明的是，图5b中第一半导体结构100位于第二半导体结构200的上方，且图5b中实线对应的结构为位于第一半导体结构100中的结构，虚线对应的结构为位于第二半导体结构200中的结构，为了便于理解，对第二半导体结构200中的结构进行了透视。也就是说，在图5b中每个存储块(Block)对应的放大图中，实线表示的是存储块(Block)放大的部分，虚线表示的是存储块(Block)正下方的位置处的第二半导体结构200中的结构。
示例性地，如图5b所示，所述存储单元阵列501包括16个存储库(Bank)501-1，每个存储库包括多个存储块(Block)，每个存储块的正下方设置有一个编程逻辑子单元以及对应该存储块沿第一方向相对设置的第一SA、第二SA及沿第二方向相对设置的第一WLD、第二WLD，每个存储库的两侧的下方设置有对应该存储库的列解码器503和行解码器504，每4个存储库形成一个存储库行，16个存储库形成4个存储库行，中间的两个存储库行之间的下方设置有***电路502。
需要说明的是，图5b中存储库的数量仅用于示例，不用来限制本公开中存储器装置中存储库的数量。第一半导体结构中原来用于放置对应每一存储块的控制电路，对应每一存储库的控制电路的空间可以空余出来，从而为存储单元、字线及位线提供更大的布设空间。
需要说明的是，图5b中示出的一个存储块的尺寸与一个编程逻辑子单元及周围SA和字线驱动器的尺寸之间的大小关系仅用于示例，不用来限制本公开中存储器装置中一个存储块的尺寸与一个编程逻辑子单元及周围SA和字线驱动器的尺寸之间的大小关系。
另一种布设方式是将每一存储库对应的存储库控制电路、每一存储块对应的感测放大电路及字线驱动电路均放置在第一半导体结构中。
在一些实施例中，所述存储单元阵列包括多个存储库；每一存储库包括多个存储块；
所述第一半导体结构还包括：每一存储库对应的存储库控制电路、每一存储块对应的感测放大电路及字线驱动电路。
在一些实施例中，所述存储库控制电路位于相应存储库的侧边；所述感测放大电路及字线驱动电路位于相应存储块的侧边；
所述***电路与所述编程逻辑单元并列设置。
图5c为本公开另一实施例的示例性存储器装置中存储单元阵列和***电路的分布俯视示意图二。需要说明的是，图5c中第一半导体结构100位于第二半导体结构200的上方，且图5c中实线对应的结构为位于第一半导体结构100中的结构，虚线对应的结构为位于第二半导体结构200中的结构，为了便于理解，对第二半导体结构200中的结构进行了透视。
示例性地，如图5c所示，所述存储单元阵列501包括16个存储库(Bank)501-1，每个存储库包括多个存储块(Block)，每个存储块的四周相对设置有对应该存储块SA及WLD，每个存储库的两侧设置有对应该存储库的列解码器503和行解码器504，每4个存储库形成一个存储库行，16个存储库形成4个存储库行，中间的两个存储库行之间的下方设置有***电路502，存储库行的下方设置有编程逻辑单元505，编程逻辑单元505可以根据存储库行的划分进行设置，如分为相应的两个部分。
需要说明的是，图5c中存储库的数量仅用于示例，不用来限制本公开中存储器装置中存储库的数量。第一半导体结构中中间的两个存储库行之间原来用于放置***电路的空间可以补齐，从而，本公开实施例在一定程度上节省存储器装置所占的面积。
需要说明的是，图5c中示出存储块的尺寸与编程逻辑单元的尺寸之间的大小关系仅用于示例，不用来限制本公开中存储器装置中存储块的尺寸与编程逻辑单元的尺寸之间的大小关系。
在一些实施例中，再一种布设方式是将每一存储库对应的存储库控制电路放置在第一半导体结构中、将每一存储块对应的感测放大电路及字线驱动电路放置在第二半导体结构中。
在一些实施例中，又一种布设方式是将每一存储库对应的存储库控制电路放置在第二半导体结构中、将每一存储块对应的感测放大电路及字线驱动电路放置在第一半导体结构中。
后面的两种布设方式可以参照前面的布设方式进行理解，这里不再赘述。
在一些实施例中，所述第一半导体结构还包括：虚设存储单元阵列，所述虚设存储单元阵列与所述存储单元阵列并列设置。
这里，如图7所示，所述第一半导体结构100中还可以包括：虚设存储单元阵列506，虚设存储单元阵列506的结构可以与存储单元阵列501的结构相同，并且在同一制程中形成，虚设存储单元阵列506与存储单元阵列501并列设置，虚设存储单元阵列506作为冗余的存储单元阵列，不用来存储实际的数据。
在一些实施例中，所述第一半导体结构位于所述第二半导体结构的上方。
在一些实施例中，所述存储器装置包括动态随机存取存储器。
但本公开实施例中的存储器装置并不限于动态随机存储器。本公开实施例中，存储器装置可以是半导体存储器，包括但不限于铁电随机存储器(Ferroelectric RandomAccess Memory，FRAM)、磁性随机存储器(Magnetoresistive Random Access Memory，MRAM)、相变随机存储器(Phase Change Random Access Memory，PCRAM)、阻变随机存储器(Resistive Random Access Memory，RRAM)等。
本公开实施例提供的一种存储器装置包括：第一半导体结构，至少包括存储单元阵列；第二半导体结构，至少包括***电路及编程逻辑单元；所述第一半导体结构与所述第二半导体结构层叠设置且通过键合的方式电连接；所述编程逻辑单元用于对所述存储单元阵列中存储的数据实现正常访问操作之外的逻辑运算。本公开实施例中，在存储器装置中集成了编程逻辑单元，使得存储器装置具有较好的计算能力；同时，所述存储装置的存储单元阵列与***电路和编程逻辑单元层叠设置且以键合的方式电连接，即在存储器装置存储单元阵列与***电路层叠的方向增加了编程逻辑单元，这样的结构布置不会因为编程逻辑单元的集成带来存储器装置总面积的增加；此外，存储单元阵列与***电路层以键合的方式连接时，连接距离较短，从而可以减少存储单元阵列与***电路层之间的延迟，进而提高存储器装置的性能；存储单元阵列与***电路层分别形成在不同的衬底上有利于降低制造复杂性和成本。
本公开实施例还提供了一种存储器***，所述存储器***包括：
一个或多个如上述任一实施例中所述的存储器装置；以及
存储器控制器，其与所述存储器装置耦接并控制所述存储器装置。
这里，关于存储器***的具体结构及组成可以参照前述图1中的存储器***102的相关结构及组成。为了简洁，这里不再赘述。
本公开实施例还提供了一种计算机***，所述计算机***包括：
一个或多个如上述实施例中所述的存储器***；以及
图形处理器，其与所述存储器***耦接并控制所述存储器***。
在一些实施例中，所述图形处理器与所述存储器控制器集成在同一管芯上，所述管芯和所述存储器装置集成在同一印制电路板(Printed Circuit Board，PCB)上。
这里，图形处理器(GPU)，又称显示核心、视觉处理器、显示芯片，是一种专门在个人电脑、工作站、游戏机和一些移动设备(如平板电脑、智能手机等)上做图像和图形相关运算工作的微处理器。关于计算机***的具体结构及组成可以参照前述图2中的计算机***的相关结构及组成。为了简洁，这里不再赘述。
基于上述存储器装置，本公开实施例还提供了一种存储器装置的操作方法，本公开实施例提供了一种存储器装置的操作方法，所述存储器装置包括一个或多个如上述任一方案所述的存储器装置，所述方法包括：
所述存储器装置对所述编程逻辑单元的操作指令与所述存储器装置对所述存储单元阵列的操作指令共用同一协议。
这里，编程逻辑单元可以采用当前的存储器装置协议。示例性地，存储装置包括DRAM，存储器装置的协议可以包括但不限于DDR4协议、DDR5协议、LPDDR4协议或LPDDR5协议等。
其中，在一些实施例中，所述方法还包括：
通过存储器装置中模式寄存器，使能或者禁用所述编程逻辑单元。
在一些实施例中，所述方法还包括：
接收写入命令；
响应于所述写入命令，在所述编程逻辑单元中加载显示查找表信息。
在一些实施例中，所述方法还包括：
接收读取命令；
响应于所述读取命令，获取所述编程逻辑单元中的计算结果。
图8为本公开一实施例中的示例性存储器装置中编程逻辑单元的操作时序示意图。图8中CMD为命令序列，DQ为数据序列。
这里，如图8所示，模式寄存器访问可用于启用/禁用编程逻辑单元(ProgrammingLogic Cell，PLC)，写入时序可用于在编程逻辑单元中加载LUT信息，读取时序可用于获取编程逻辑单元的计算结果或者说查表结果。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
Claims (19)
1.一种存储器装置，其特征在于，包括：
第一半导体结构，至少包括存储单元阵列；
第二半导体结构，至少包括***电路及编程逻辑单元；所述第一半导体结构与所述第二半导体结构层叠设置且通过键合的方式电连接；所述编程逻辑单元用于对所述存储单元阵列中存储的数据实现正常访问操作之外的逻辑运算。
2.根据权利要求1所述的存储器装置，其特征在于，所述存储单元阵列包括多个存储库；每一存储库包括多个存储块；
所述第二半导体结构还包括：每一存储库对应的存储库控制电路、每一存储块对应的感测放大电路及字线驱动电路。
3.根据权利要求2所述的存储器装置，其特征在于，所述编程逻辑单元包括多个编程逻辑子单元；
每一编程逻辑子单元与每一存储块对应的感测放大电路及字线驱动电路均位于一个相应的存储块在所述第二半导体结构所在平面的正投影的位置处。
4.根据权利要求3所述的存储器装置，其特征在于，所述每一存储块对应的感测放大电路包括第一感测放大电路及第二感测放大电路；每一存储块对应的字线驱动电路包括第一字线驱动电路及第二字线驱动电路；
第一感测放大电路及第二感测放大电路分别位于所述编程逻辑子单元沿第一方向相对设置的第一侧和第二侧，与所述每一存储块中的位线连接；所述第一字线驱动电路及所述第二字线驱动电路分别位于所述编程逻辑子单元沿第二方向相对设置的第三侧和第四侧，与所述每一存储块中的字线连接；所述第一方向和所述第二方向相交且均与所述第一半导体结构与所述第二半导体结构层叠的方向垂直。
5.根据权利要求3所述的存储器装置，其特征在于，
每一存储库对应的存储库控制电路位于一个相应的存储库在所述第二半导体结构所在平面的正投影的侧边；
所述***电路位于所述多个存储库在所述第二半导体结构所在平面的正投影的侧边。
6.根据权利要求1所述的存储器装置，其特征在于，所述存储单元阵列包括多个存储库；每一存储库包括多个存储块；
所述第一半导体结构还包括：每一存储库对应的存储库控制电路、每一存储块对应的感测放大电路及字线驱动电路。
7.根据权利要求6所述的存储器装置，其特征在于，所述存储库控制电路位于相应存储库的侧边；所述感测放大电路及字线驱动电路位于相应存储块的侧边；
所述***电路与所述编程逻辑单元并列设置。
8.根据权利要求1所述的存储器装置，其特征在于，所述编程逻辑单元包括：
接口，被配置为对所述编程逻辑单元进行编程；
显示查找表，被配置为将输入的信号作为地址进行查表，找出地址对应的计算结果；
输出寄存器，被配置为输出所述计算结果。
9.根据权利要求1所述的存储器装置，其特征在于，所述第一半导体结构还包括：虚设存储单元阵列，所述虚设存储单元阵列与所述存储单元阵列并列设置。
10.根据权利要求1所述的存储器装置，其特征在于，所述存储装置还包括：
键合界面，位于所述第一半导体结构和所述第二半导体结构之间；
第一互连层，位于所述第一半导体结构和与所述键合界面之间；
第二互连层，位于所述第二半导体结构和与所述键合界面之间；
所述第一半导体结构和所述第二半导体结构通过所述第一互连层和所述键合界面以及所述第二互连层电连接。
11.根据权利要求1所述的存储器装置，其特征在于，所述第一半导体结构位于所述第二半导体结构的上方。
12.根据权利要求1所述的存储器装置，其特征在于，所述存储器装置包括动态随机存取存储器。
13.一种存储器***，其特征在于，包括：
一个或多个如权利要求1至12中任一项所述的存储器装置；以及
存储器控制器，其与所述存储器装置耦接并控制所述存储器装置。
14.一种计算机***，其特征在于，包括：
一个或多个如权利要求13所述的存储器***；以及
图形处理器，其与所述存储器***耦接并控制所述存储器***。
15.根据权利要求14所述的计算机***，其特征在于，所述图形处理器与所述存储器控制器集成在同一管芯上，所述管芯和所述存储器装置集成在同一印制电路板上。
16.一种存储器装置的操作方法，其特征在于，所述存储器装置包括权利要求1至12中任一项所述的存储器装置，所述方法包括：
所述存储器装置对所述编程逻辑单元的操作指令与所述存储器装置对所述存储单元阵列的操作指令共用同一协议。
17.根据权利要求16所述的操作方法，其特征在于，所述方法还包括：
通过存储器装置中模式寄存器，使能或者禁用所述编程逻辑单元。
18.根据权利要求16所述的操作方法，其特征在于，所述方法还包括：
接收写入命令；
响应于所述写入命令，在所述编程逻辑单元中加载显示查找表信息。
19.根据权利要求16所述的操作方法，其特征在于，所述方法还包括：
接收读取命令；
响应于所述读取命令，获取所述编程逻辑单元中的计算结果。
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