CN118151484A - 掩模与框架的连接体及其制造方法 - Google Patents

Abstract

本发明涉及掩模与框架的连接体及其制造方法。根据本发明的掩模与框架的连接体，该连接体在半导体晶片上形成OLED像素的工艺中使用，该连接体包括：支撑部，其包括边缘部和栅格部；掩模，其连接在所述支撑部上且包括掩模图案；以及紧贴支撑部，其连接在所述支撑部的下部且包括辅助边缘部和辅助栅格部；所述紧贴支撑部包括磁性材料。

Description

掩模与框架的连接体及其制造方法

技术领域

本发明涉及掩模与框架的连接体及其制造方法。更具体地，涉及一种在半导体晶片上形成像素时使用且能够精确地形成超高分辨率的掩模图案的掩模与框架的连接体及其制造方法。

背景技术

作为OLED制造工艺中形成像素的技术，主要使用FMM(Fine Metal Mask，精细金属掩模)方法，该方法将薄膜形式的金属掩模(Shadow Mask，阴影掩模)紧贴到基板且在所需位置上沉积有机物。

现有OLED制造工序中在制造掩模薄膜之后，通过将掩模焊接到OLED像素沉积框架并使用，但是固定的过程中存在很难对大面积掩模进行对准的问题。此外，在焊接固定到框架的过程中由于掩模膜的厚度过薄且为大面积，因此存在掩模基于荷重下垂或者扭曲的问题。

在超高画质的OLED制造工序中，1μm以下细微的对准误差也会导致像素沉积失败，因此需要开发能够防止掩模的下垂或者扭曲等变形并使对准精确的技术等。

另外，最近VR(virtual reality，虚拟现实)机器中使用的微显示器(microdisplay)被受关注。为了在VR机器中将图像呈现在使用者眼前，微显示器画面尺寸不仅要明显小于现有的显示器，而且要在微小的画面内实现高画质。因此，需要制造出一种掩模图案，其尺寸明显小于现有超高画质OLED制造工序中使用的掩模，以及在进行像素沉积工序之前需要对掩模进行更细微的对准作业。

发明内容

技术问题

因此，本发明是为了解决如上所述的现有技术中的诸多问题而提出的，目的在于提供一种能够实现微显示器(micro display)的超高画质像素的掩模与框架的连接体及其制造方法。

此外，本发明的目的在于，提供一种通过使掩模准确地对准从而能够提高像素沉积的稳定性的掩模与框架的连接体及其制造方法。

此外，本发明的目的在于，提供一种使掩模的所有部分中具有均匀的压力水准的掩模与框架的连接体及其制造方法。

此外，本发明的目的在于，提供一种在OLED像素形成过程中掩模和框架基于荷重不发生下垂且能够紧贴于目标基板的掩模与框架的连接体及其制造方法。

但是，上述技术问题仅为示例性的，本发明的范围并不受限于此。

技术方案

本发明的上述目的可通过掩模与框架的连接体实现，该连接体在半导体晶片上形成OLE像素的工艺中使用，该连接体包括：支撑部，其包括边缘部和栅格部；掩模，其连接在所述支撑部上且包括掩模图案；以及紧贴支撑部，其连接在所述支撑部的下且包括辅助边缘部和辅助栅格部；所述紧贴支撑部包括磁性材料。

所述紧贴支撑部的厚度可大于所述支撑部的厚度。

所述辅助栅格部可具有小于所述辅助边缘部的厚度，所述紧贴支撑部的所述辅助边缘部的厚度可大于所述支撑部的厚度。

所述紧贴支撑部与所述支撑部可以焊珠为媒介互相连接。

从所述辅助边缘部的露出表面朝向所述支撑部侧可形成有焊接槽，所述焊接槽内形成有所述焊珠。

所述焊珠可朝向所述辅助栅格部的露出表面凸出地形成。

所述支撑部的所述边缘部可以为圆形形状，所述掩模可以为圆形形状，所述紧贴支撑部可以为与所述支撑部对应的形状。

所述栅格部可包括：多个第一栅格部，其朝向第一方向延伸形成且两端连接在所述边缘部；多个第二栅格部，其朝向垂直于所述第一方向的第二方向延伸形成并与所述第一栅格部形成交叉，且两端连接在所述边缘部。

所述支撑部可由硅晶片形成，所述掩模在所述硅晶片上可通过电铸(electroforming)形成。

所述掩模可包括：虚设部，其连接在所述边缘部上；多个单元部，其布置于所述掩模的中心部而非所述虚设部，且包括多个掩模图案；以及划分部，其布置于所述掩模的中心部而非所述虚设部，且布置于所述多个单元部之间，所述虚设部包括多个虚设单元部，所述多个虚设单元部包括多个虚设图案，其以贯穿所述虚设部地形成或者在所述虚设部上以预设深度形成。

包括所述多个掩模图案的各所述单元部为四边形形状，包括所述多个虚设图案的各所述虚设单元部可为至少一部分边具有曲率的形状。

所述支撑部与所述紧贴支撑部之间夹设有粘合部，所述粘合部可包括Cu、Au、Ag、Al、Sn、In、Bi、Zn、Sb、Ge、Cd中至少一种材料。

所述支撑部与所述掩模之间可夹设有连接部，所述连接部可包括Fe，Ni，Si中至少一种材料。

所述支撑部的表面电阻可为5×10^-4ohm·cm至1×10^-2ohm·cm。

此外，本发明的上述目的可通过掩模与框架的连接体实现，该连接体在半导体晶片上形成OLE像素的工艺中使用，该方法包括以下步骤：

(a)准备层叠体，所述层叠体包括支撑部和掩模，所述支撑部包括边缘部和栅格部；所述掩模在支撑部上通过电铸(electroforming)方式形成；(b)准备紧贴支撑部，所述紧贴支撑部包括辅助边缘部和辅助栅格部；以及(c)在连接有所述掩模的所述支撑部的面的相反面上连接所述紧贴支撑部，所述紧贴支撑部包括磁性材料。

所述(a)步骤包括以下步骤：(a1)准备导电性基板；(a2)在所述导电性基板的第一面上形成包括掩模图案的掩模；以及(a3)在所述导电性基板的第一面的相反面即第二面上蚀刻所述导电性基板，并形成包括所述边缘部和所述栅格部的支撑部。

在所述(a2)步骤与所述(a3)步骤之间，可在所述掩模上形成保护部。

在所述(a2)步骤与所述(a3)步骤之间，可进一步包括以下步骤：(a2′)在所述导电性基板的第一面的相反面即第二面上可形成包括Cu、Au、Ag、Al、Sn、In、Bi、Zn、Sb、Ge、Cd中至少一种材料的粘合部，在所述(a3)步骤中可对所述导电性基板和所述粘合部进行蚀刻。

在所述(c)步骤中，通过对所述支撑部、所述粘合部和所述紧贴支撑部进行热处理，从而能够以所述粘合部为媒介连接所述支撑部与所述紧贴支撑部。

在所述(a2)步骤与所述(a2′)步骤之间或者在所述(c)步骤之后，可进一步包括以下步骤：通过对所述掩模和所述支撑部进行热处理，从而在所述掩模与所述支撑部之间形成包括Fe、Ni、Si中至少一种材料的连接部。

有益效果

根据如上所述构成的本发明，具有能够实现微显示器(micro display)的超高画质像素的效果。

此外，根据本发明，具有通过使掩模准确对准来提高像素沉积的稳定性的效果。

此外，根据本发明，具有掩模的所有部分保持均匀的压力水准的效果。

此外，根据本发明，本发明具有在OLED像素形成过程中掩模和框架基于荷重不发生下垂且能够紧贴于目标基板的效果。

当然，本发明的范围不受上述效果的限制。

附图说明

图1是根据本发明第一实施例的掩模与框架的连接体的示意图。

图2是图1的A-A′的侧截面示意图。

图3是根据本发明另一实施例的掩模的俯视示意图和E-E′/F-F′的侧截面示意图。

图4是根据本发明一实施例的支撑部的俯视示意图。

图5是根据本发明另一实施例的掩模的俯视示意图和G-G′的侧截面示意图。

图6至图10是示出根据本发明一实施例的掩模与框架的连接体的制造过程的示意图。

图11至图13是根据本发明一实施例的掩模与框架的连接体的制造过程中支撑部与紧贴支撑部的连接过程的具体示意图。

图14至图15是根据本发明第二实施例的掩模与框架的连接体的制造过程的示意图。

图16至图17是根据本发明第三实施例的掩模与框架的连接体的制造过程的示意图。

图18是根据本发明一实施例的采用掩模与框架的连接体的OLED像素沉积装置的示意图。

图19是根据本发明第四实施例的掩模与框架的连接体的侧向截面示意图。

图20至图22是根据本发明第四实施例的掩模与框架的连接体的制造过程的示意图。

图23至图24是根据本发明第五实施例的掩模与支框架的连接体的制造过程的示意图。

图25至图26是根据本发明第六实施例的掩模与框架的连接体的制造过程的示意图。

图27至图29是根据本发明第六实施例的掩模与框架的连接体的制造过程中支撑部与紧贴支撑部的连接过程的具体示意图。

图30至图31是根据本发明第七实施例的掩模与框架的连接体的制造过程的示意图。

图32是根据本发明另一实施例的采用掩模与框架的连接体的OLED像素沉积装置的示意图。

【附图标记说明】

10：掩模与框架的连接体

20：掩模

30：支撑部

31：边缘部

33、35：第一栅格部、第二栅格部

40：连接部

50：粘合部

60：紧贴支撑部

61：辅助边缘部

62：焊接槽

63、65：第一辅助栅格部、第二辅助栅格部

200：OLED像素沉积装置

C、SR、DM：单元部、划分部、虚设部

DC：虚设单元部

DP：虚设图案

P：掩模图案

SL：缝隙线

WB1、WB2：焊珠

具体实施方式

下面，参照附图详细说明本发明，所述附图用于图示作为本发明可实施的特定实施例的示例。对这些实施例进行详细说明，以使本领域技术人员能够充分地实施本发明。本发明的各种实施例应理解为互为不同但不相排斥。例如，在此记载的特定形状、结构及特性可将一实施例在不超出本发明的精神及范围的情况下实现为其他实施例。另外，公开的每一个实施例中的个别组成要素的位置或布置应理解为在不超出本发明精神及范围情况下可进行变更。因此，以下详细说明并非用于限定本发明，只要能适当地说明，本发明的范围仅由所附的权利要求和与其等同的所有范围限定。附图中类似的附图标记通过各个方面指代相同或类似的功能，为了方便起见，长度、面积及厚度等及其形态还可夸大表示。

下面，为了能够使本领域技术人员容易实施本发明，参照附图对本发明涉及的优选实施例进行详细说明。

图1是根据本发明一实施例的掩模与框架的连接体10：10-1的示意图。图2是图1的A-A′的侧截面示意图。图3是根据本发明一实施例的掩模20的俯视示意图和E-E′/F-F′的侧截面示意图。图4是根据本发明一实施例的支撑部30的俯视示意图。

最近，VR(virtual reality，虚拟现实)机器中使用的微显示器可对半导体晶片、硅晶片等目标基板900(参照图18)而非大面积的基板进行像素沉积工艺。微显示器由于画面位于使用者眼前，因此相较于大面积尺寸具有约1至2英寸尺寸的画面。此外，由于与使用者眼精靠得比较近，因此有必要实现为更高的分辨率。

因此，本发明的目的在于，提供一种掩模与框架的连接体10及其制造方法，该连接体并非在对一边的长度超过1000m的大面积的目标基板进行像素形成工艺中使用，而是在200mm、300mm、450mm级的半导体晶片目标基板900上进行像素形成工艺中使用且可形成超高画质的像素。

例如，目前QHD画质为500-600PPI，像素尺寸达到约30～50μm，而4KUHD、8KUHD高画质具有比之更高的-860PPI、-1600PPI等的分辨率。直接适用于VR机器上的微显示器或者***到VR机器而使用的微显示器以约2000PPI以上级别的超高画质为目标，像素的尺寸约为5-10μm。对于半导体晶片、硅晶片，通过利用半导体工序中开发的技术，可进行相较于玻璃基板细微且精密的工序，从而可作为高分辨率微显示器的基板而使用。本发明的特征在于，提供一种可在这些半导体晶片上形成的掩模与支撑部的连接体10。

参照图1和图2，本发明的特征是，为了将半导体晶片作为目标基板900(参照图18)执行像素沉积工艺，掩模20具有与半导体晶片(或者硅晶片)对应的形状。需要指出的是，掩模20的形状与半导体晶片对应是指，掩模20与半导体晶片具有相同的大小和形状，或者虽然与半导体晶片具有不同的大小和形状但是至少形成同轴，甚至包括掩模图案P布置于半导体晶片的形状内的状态。另一特征是，对应半导体晶片形状的掩模20与起到框架作用的支撑部30连接，从而使掩模准确地对准。

掩模与框架的连接体10：10-1可包括掩模20、支撑部30和紧贴支撑部60。紧贴支撑部60的一面可连接有支撑部30，支撑部30的一面可连接有掩模20。支撑部30与紧贴支撑部60可起到用于支撑掩模20的框架的作用。

参照图1至图3，掩模20可包括单元部C、划分部SR、虚设部DM。掩模20中与支撑部30不接触且形成有掩模图案P的部分表示为单元部C，布置于单元部C之间的部分表示为划分部SR，附着在支撑部30的部分表示为虚设部DM。单元部C，划分部SR、圆形虚设部DM根据形成的位置用不同的名称和不同的附图标记表示，但是单元部C、划分部SR及虚设部DM并不是相互分开的区域，而具有相同的材质且一体连接而成。换而言之，单元部C、划分部SR、圆形虚设部DM是电铸(electroforming)工艺中同时形成的掩模20的各部分。以下说明中，单元部C、划分部SR、虚设部DM可与掩模20混用。

掩模20优选包括因瓦合金(invar)或者超因瓦合金(super invar)的材质。或者，掩模20还可以包括镍(Ni)、钴(Co)、钛(Ti)、铬(Cr)、钨(W)、钼(Mo)等可电铸且可形成支撑部30的硅成分和硅化物的金属材质。或者，掩模20还可包括包含三元系以上的Co的超因瓦合金材质。掩模20可以是圆形形状以对应圆形的半导体晶片。掩模20可具有等于或者大于200mm、300mm、450mm等的半导体晶片的尺寸。

为了对应大型面积基板，现有的掩模具有四边形、多边形等形状。此外，为了与该掩模对应，框架也同样具有四边形、多边形等形状，由于掩模包括呈棱角状的角部，因此存在压力(stress)集中于角部的问题。压力集中导致掩模的仅一部分被施以不同的力，从而可使掩模扭曲或者变形，这将进一步导致像素对准失败。特别是，在2000PPI以上的超高画质中应该避免压力集中在掩模角部。

因此，本发明的特征是，掩模20为圆形形状，不包括角部。即，掩模20的虚设部DM为圆形形状，不包括角部。由于不具有角部，因此能够解决掩模20的特定部分被施加不同的力度的问题，可使压力沿着圆形边缘均匀地分散。因此，掩模20不发生扭曲或者变形，有助于像素准确地对准，具有能够实现2000PPI以上的掩模图案P的优点。掩模20的边缘可相较于支撑部30的边缘位于内侧，或者掩模20和支撑部30的边缘保持一致，或者掩模20以围住支撑部30的边缘侧形成。本发明通过将热膨胀系数低的圆形半导体晶片(或者硅晶片)与压力沿着边缘均匀分散的圆形掩模20进行对应并执行像素沉积工艺，从而可沉积约5至10μm的像素。

单元部C可形成有多个掩模图案P。掩模图案P具有对应R、G、B的多个像素图案P。掩模图案P的侧部可为倾斜形状、锥状(Taper)形状，或者从上而下图案宽度逐渐变宽的形状。大量的掩模图案P群集在一起以形成一个显示单元部C。显示单元部C为对角线的长度约为1至2英寸左右的一个显示对应区域。或者显示单元部C也可以是对应多个显示的区域。

掩模图案P可大致具有锥状形状，图案宽度可以为数至数十μm的尺寸，优选地可以约为5至10μm的尺寸(2000PPI以上的分辨率)。

掩模20可包括多个单元部C。多个单元部C可以第一方向(x轴方向)及垂直于第一方向的第二方向(y轴方向)相距预设间隔地布置。图1图示了沿着第一方向和第二方向布置的二十一个单元部C，但不限于此。单元部C之间可布置有划分部SR。单元部C和划分部SR是布置于掩模20的中心部而非虚设部DM的部分。

参照图1、图2和图4，支撑部30可包括边缘部31、多个第一栅格部33、多个第二栅格部35。边缘部31、第一栅格部33、第二栅格部35虽然用不同的名称和不同的附图标记表示，但是边缘部31、第一栅格部33、第二栅格部35并非分开的区域，而是具有相同的材质且一体连接而成。以下说明中，边缘部31、第一栅格部33、第二栅格部35可与支撑部30混用。

支撑部30优选为硅材质，更优选地，支撑部30可以是由硅晶片形成且可以是硅材质。为了与作为目标基板900(参照图18)的圆形半导体晶片对应，支撑部30的边缘部31可以是圆形形状。为了使掩模20连接到上部，支撑部30可以是至少大于或者等于掩模20的形状。

边缘部3l可以以边缘对应掩模20的形状定义支撑部30的外廓形状。边缘部31可以是圆形形状。

多个第一栅格部33以第一方向延伸形成，两端可连接至边缘部31。此外，多个第二栅格部35以垂直于第一方向的第二方向延伸形成且与第一栅格部33交叉，两端可连接至边缘部31。第一栅格部33相互间形成间隔且平行地布置，第二栅格部35相互间形成间隔且平行地布置。此外，第一栅格部33与第二栅格部35形成交叉，交叉部分呈现网状空闲空间CR。该空闲空间CR作为用于布置掩模20的单元部C的空间，称之为单元区域CR(参照图4)。

支撑部30的厚度可大于掩模20的厚度。为了实现分辨率高于2000PPI(pixel perinch)的掩模图案P，掩模20能够以约2μm至12μm的厚度形成。掩模20的厚度如果大于该厚度，则可能会使整体上具有锥形形状的掩模图案P的宽度或者掩模图案P的间距很难符合所述分辨率。支撑部30可以以数十μm至mm尺寸形成，以具有支撑掩模20的刚性。

另外，掩模20的单元部C为四边形形状，且掩模20上只形成单元部C时，单元部C和边缘在圆形形状的虚设部DM的各区域中可能会产生压力水准不均匀的问题。此外，只形成有单元部C时，虚设部DM无额外的贯通开口，因此虚设部DM基于压力变形较小，而单元部C不可避免地基于相同的压力变形较大，掩模与框架的连接体10为了实现超高画质的OLED像素，需要单元部C的边缘具有准确的位置且保持该位置不变。因此，需要对作用于单元部C和虚设部DM的压力水准调控均匀。这同样适用于支撑部30的单元区域CR和虚设单元区域DCR。

重新参照图1至图3，本发明的掩模20可形成有多个虚设单元部DC。虚设单元部DC可沿着单元部C的第一方向(x轴方向)和垂直于第一方向的第二方向(y轴方向)布置且相距预设间隔。虚设单元部DC与单元部C的预设间隔可与单元部C与单元部C之间的预设间隔对应。虚设单元部DC与单元部C之间也可布置划分部SR。

虚设单元部DC的至少一边DC1、DC2的长度可与单元部C的一边C1、C2的长度对应。单元部C为四边形状，单元部C的边缘边Cl、C2可由相互垂直的直线构成。虚设单元部DC在单元部C的延伸方向上沿着第一方向、第二方向布置，但是考虑到布置在掩模20的边缘的特性，不可能为四边形状。虚设单元部DC可以是至少一部分边DC3具有曲率的形状。从另一观点来看，虚设单元部DC的边缘边中两边至四边可以为直线，部分边可为曲线。如图3所示，位于左上侧的虚设单元部的两边DC1、DC2具有与单元部C的边缘边C1、C2相同的长度且为直线状，剩余的边DC3为具有长度小于单元部C的边缘的两个直线和一个曲线。再例如，位于最右侧或者左侧的虚设单元部DC和位于最上侧或者下侧的虚设单元部DC由三边大致为′匚′形状的直线构成，一边由曲线构成。

此外，虚设单元部DC中可形成有多个虚设图案DP。如图2和图3所示，虚设图案DP的形状可与掩模图案P的形状相同。例如，可具有侧部倾斜的形状、锥形(Taper)形状或者由上至下图案宽度逐渐变宽的形状。多个虚设图案DP通过形成群集，可构成一个虚设单元部DC。虚设图案DP可具有大致锥形形状，图案宽度可由数μm至数十μm的尺寸，优选约为5μm至10μm的尺寸(2000PPI以上的分辨率)形成。

另外，虚设图案DP只要在掩模20的整个区域中保持压力均匀度的目的范围内，即使在厚度方向上不贯通掩模20，也能够以预设深度形成。此外，虚设图案DP只要在掩模20的整个区域中保持压力的均匀度的目的范围内，不必与掩模图案P具有相同的形状、尺寸，也可以具有大于掩模图案P且具有除锥形形状以外的形状。只是，形状越是与掩模图案P相同，压力水平的均匀度则会越高。

参照图4，支撑部30上可形成有多个虚设单元区域DCR。虚设单元区域DCR可沿着单元区域CR的第一方向(x轴方向)及垂直于第一方向的第二方向(y轴方向)布置且相距预设间隔。虚设单元区域DCR与单元区域CR的预设间隔可对应单元区域CR与单元区域CR之间的预设间隔。虚设单元区域DCR与单元区域CR之间也可以布置第一栅格部33、第二栅格部35。虚设单元区域DCR起到与上述的虚设单元部DC相同的作用，因此可用上述的虚设单元部DC的说明来替代。

参照图1和图2，紧贴支撑部60可包括辅助边缘部61、多个第一辅助栅格部63、多个第二辅助栅格部65。辅助边缘部6l、第一辅助栅格部63和第二辅助栅格部65虽然用不同的名称和不同的附图标记表示，但是辅助边缘部61、第一辅助栅格部63和第二辅助栅格部65并非分开的区域，而是具有相同的材质且一体连接而成。以下说明中，辅助边缘部61、第一栅辅助格部63和第二辅助栅格部65可与紧贴支撑部60混用。

紧贴支撑部60优选包括磁性材料。相反地，支撑部30作为硅晶片，可以不包括磁性材料。作为一例，紧贴支撑部60可包括Fe、Ni中任意一种。此外，作为一例，紧贴支撑部60可以是因瓦金属(invar)材料。如果紧贴支撑部60包括磁性材料，则在后述的图18中基于磁体310的磁场施加，可向目标基板900方向拉拽紧贴支撑部60，从而使位于紧贴支撑部60上部的掩模20和支撑部30也能够紧贴在目标基板900上。由此，可防止掩模20和支撑部30基于荷重或者张力发生扭曲和下垂。

紧贴支撑部60可具有与支撑部30对应的形状。紧贴支撑部60可具有与图3所示的支撑部30相同的形状。但是，只要紧贴支撑部60连接在支撑部30的下部，且基于磁体310[参照图18]的磁场施加能够向上部的掩模20和支撑部30传递紧贴力，则形状不同也无妨。此时，掩模20的单元部C和支撑部30的单元区域CR同样不能被紧贴支撑部60遮挡应保持开放状态。

辅助边缘部61可以是对应于支撑部30的边缘部31的圆形形状。

多个第辅助一栅格部63以第一方向延伸形成，两端可连接至边缘部61。此外，多个第辅助二栅格部65以垂直于第一方向的第二方向延伸形成且与第一辅助栅格部63交叉，两端可连接至辅助边缘部61。多个第一辅助栅格部63间相互形成间隔且平行地布置，多个第二辅助栅格部65间相互形成间隔且平行地布置。

第一辅助栅格部63、第二栅格部65形成交叉，交叉部分呈现网状单元区域CR。很显然，辅助边缘部61与第一辅助栅格部63和第二辅助栅格部65之间可露出虚设单元区域DCR。

紧贴支撑部60应基于磁体310的磁场施加向上部传递充分的紧贴力，同时需要较好地进行支撑以防止掩模20和支撑部30发生变形。由此，为了使紧贴支撑部60生成大量的磁力且具有较强的刚性，紧贴支撑部60的厚度T2[参照图9]优选大于支撑部30的厚度T1。例如，支撑部30的厚度T1可约为50μm至1000μm，紧贴支撑部60的厚度T2可大于支撑部30的厚度T1。支撑部30直接采用硅晶片时，其厚度可约为800μm至1000μm，当对硅晶片的一面进行减薄(thinning)时可约为50μm至300μm左右。如果紧贴支撑部60的厚度T2过薄，则刚性弱且不能生成大量的磁力，相反地，如果紧贴支撑部60的厚度T2大于5mm，则会耗费大量的制造成本，且发生加工困难的问题。紧贴支撑部60的厚度T2优选可约为0.1mm至5mm，更优选可约为2mm至3mm。

紧贴支撑部60中辅助栅格部63、65的厚度T3可小于辅助边缘部61的厚度T2。上述的紧贴支撑部60的厚度T2可对应于辅助边缘部61的厚度T2。辅助栅格部63、65之间需具有供有机物600通过的单元区域CR，因此厚度T3较小为宜。作为一例，辅助栅格部63、65的厚度T3可对应于支撑部30的厚度，优选地可约为50μm至200μm。但是，并非一定受限于此，辅助边缘部61的厚度T2和辅助栅格部63、65的厚度T3也可以相同。

另外，支撑部30与紧贴支撑部60之间可夹设有粘合部50。以粘合部50为媒介可将支撑部30和紧贴支撑部60相互连接。粘合部50可包括至少一个金属。作为一例，粘合部50可为Cu、Au、Ag、Al、Sn、In、Bi、Zn、Sb、Ge、Cd中至少一种材料。粘合部50的具体事项将在后面进行描述。

图5是根据本发明另一实施例的掩模的俯视示意图和G-G′的侧截面示意图。

根据另一实施例的掩模20可包括多个单元部C，单元部C包括多个掩模图案P。此外，各个单元部C之间可形成有缝隙线SL。单元部C可基于缝隙线SL相隔地布置。此外，相邻的一对单元部C的各个一侧边可分别支撑在相同的栅格部35上。参照图5的(b)可知，用虚线表示的第二栅格部35上分别支撑有两个相邻的单元部C的右侧边和左侧边。

不同于图2中单元部C通过划分部SR相互连接的掩模20，图5的掩模20可基于缝隙线SL使单元部C相互隔开。基于缝隙线SL单元部C之间可露出下部的支撑部30[边缘部31及第一栅格部33和第二栅格部35]的表面。如后所述，缝隙线SL提供激光L可通过的路径，激光L通过露出的支撑部30进行照射，从而可焊接并附着支撑部30和紧贴支撑部60。此外，基于缝隙线SL，各单元部C为非连接装而是单独存在，从而后述的热处理H过程中残留的应力只在各单元部C中存在。

下面，假设掩模20的单元部C为基于缝隙线SL相隔的形态进行说明。

图6至图10是根据本发明第一实施例的掩模与框架的连接体10：10-1的制造过程的示意图。

参照图6，准备作为导电性基板30′的支撑部30′。为了能够进行电铸(electroforming)，支撑部30′可以是导电性材质。为了具有导电性的同时具有低电阻，可在支撑部30′上进行10¹⁹cm^-3以上的高浓度掺杂。掺杂可在支撑部30′的整体上进行，也可以只在支撑部30′的表面部分进行。根据一实施例，支撑部30′的表面电阻可以是5×10^-4至1×10^-2ohm·cm。支撑部30′在电铸过程中可作为阴极(cathode)电极使用。

不同于表面具有金属氧化物的金属、具有晶界(grain boundary)的多晶硅，掺杂的单晶硅由于不存在缺陷，具有电铸时表面整体上形成均匀的电磁场并能够形成均匀的导电膜(或者掩模20)的优点。通过均匀的导电膜制成的掩模20能够进一步改善OLED像素的画质水准。此外，无需执行去除、消除缺陷的额外工艺，具有缩减工艺成本且提高生产效率的优点。

作为导电性基板30′的支撑部30′可通过减薄硅晶片的至少一面的厚度而提供。作为一例，可将厚度为800μm的支撑部30′减薄为约50μm～200μm的厚度。另外，也可以不对支撑部30′进行厚度减薄而直接使用。

然后，可在支撑部30′的一面上形成图案化的绝缘部M1。绝缘部M1作为在支撑部30′的一面上凸出形成(凸点)的部分，为了防止导电膜(或者，掩模20)的生成，可具有绝缘特性。因此，绝缘部M1可由光刻胶、氧化硅、氮化硅中的任意一个的材质形成。绝缘部M1可在支撑部30上通过沉积等方法形成氧化硅、氮化硅，以支撑部30′作为基底还可使用热氧化(Thermal Oxidation)、热氮化(Thermal Nitiridation)方法。还可通过打印法等形成光刻胶。绝缘部M1的厚度优选大于欲形成的导电膜的厚度。

绝缘部M1优选具有锥形形状。利用光刻胶形成锥形形状的图案时，可采用多重曝光法、每一个区域采用不同的曝光程度的方法等。

支撑部30′的一面上除了绝缘部M1以外还可形成图案化的绝缘部MC(或者虚设绝缘部MC)。绝缘部M1可形成于与单元部C对应的区域，绝缘部MC可形成于与虚设单元部DC对应的区域。绝缘部MC的形状可与绝缘部M1的形状相同。绝缘部MC和绝缘部M1可在同一工艺中一起形成。

然后，可在支撑部30′上进行电铸并形成掩模20。将支撑部30′作为阴极使用，并准备与之相对的阳极(未图示)。阳极(未图示)可浸渍在镀液(未图示)中，支撑部30′可全部或者部分地浸渍在镀液(未图示)中。绝缘部M1具有绝缘特性，从而绝缘部M1对应的部分不形成导电膜，因此可形成掩模20的掩模图案P。掩模图案P(或者绝缘部M1)可形成在与单元部C对应的区域。此外，在电铸过程中还可以基于绝缘部M1在单元部C之间一同形成缝隙线SL。

此外，由于绝缘部MC具有绝缘特性，而在对应绝缘部M1的部分上不形成导电膜，因此可构成掩模20的虚设图案DP。虚设图案DP[或者绝缘部MC]可形成在与虚设单元部DC对应的区域。

另外，为了使掩模20具有与支撑部30′的硅材质类似的热膨胀系数(Coefficientof Thermal Expansion，CTE)，可对其成分进行控制。只有掩模20和支撑部30的热膨胀系数相近时，掩模20在作为框架的支撑部30上不会发生下垂。此外，在支撑部30上可最小化单元部C和掩模图案P的对准误差即PPA(pixel position accuracy，像素位置精度)的变化。

鉴于此，为了使硅材质的支撑部30及图16中后述的热处理H后的掩模20的热膨胀系数成为约为(3.5±1)×10^-6/℃，可对掩模20的成分进行控制。即使是因瓦合金材质的掩模20，也可以按不同的Fe、Ni的组成比例进行电铸，将热膨胀系数控制在与硅材质的支撑部30最近接的程度。或者，为了根据工艺温度条件使掩模20紧绷地连接至支撑部30上，也可以将掩模20的热膨胀系数控制为大于或者小于支撑部30的热膨胀系数。

此外，为了使掩模20具有与支撑部30′的硅材质类似的热膨胀系数，掩模层20可由至少两个电镀层的层叠体构成。此时，第一掩模层可由能够与支撑部30′形成硅化物(silicide)的金属材质形成。第一掩模层通过电铸生成时可由与支撑部30′粘合力高的Ni、Co、Ti、Cr、W、Mo等材质形成。第二掩模层通过电铸生成时可采用热膨胀系数小的因瓦合金、超因瓦合金等的材料形成。由于第一掩模层和第二掩模层分别具有不同的热膨胀系数，因此通过调节第一掩模层和第二掩模层的厚度比例，可控制掩模20的热膨胀系数。第一掩模层和第二掩模层的厚度比重可通过调整电铸时间进行控制。

另外，可通过电铸使掩模20形成在支撑部30′的上部面和侧面上而非只形成在支撑部30′的上部面上。在进行后述的热处理H[参照图16]时，如果只在支撑部30′的上部面形成掩模20，则热处理H过程中掩模20的边缘部分存在剥离的危险，因此支撑部30的侧面上也可进一步形成电镀膜。因此，侧面的电镀膜在支撑部30′的侧面用于加固与支撑部30′间的附着力，因此热处理H过程中整个掩模20不发生剥离，且能够牢固地固定附着在支撑部30上。后续还可以利用蚀刻或者激光切割去除侧面的电镀膜部分。

此外，在进行后述的热处理H时，通过电铸形成的掩模20应该牢固地粘合在支撑部30′上且不发生剥离。为此，除了在支撑部30′的上部面和侧面进行电铸以外，还可以考虑其它方案。

作为一方案，首先，可控制进行电铸的支撑部30′的原生氧化物(native oxide)。硅晶片材质的支撑部30′的表面上可形成有氧化物。这种氧化物的表面由于不能生成均匀的电磁场，因此导电膜(掩模20)不能均匀地生成，生成的导电膜(掩模20)与支撑部30′的粘合力保持较低的状态。因此，电铸工艺优选在执行去除原生氧化物(native oxide)的工艺之后进行。

作为另一方案，导电膜(掩模20)与支撑部30′之间可进一步形成另一膜作为粘合介质。除了后述的阻隔膜以外，可使用两面具有粘合力的膜或者膜的组合。

作为另一方案，电铸之前可对支撑部30′的表面进行预处理。可通过物理处理或者化学处理使电铸工艺中生成的导电膜(掩模20)在支撑部30′上以具有更牢固的粘合力地生成。此外，通过在电铸工艺中控制镀金方法，以使导电膜(掩模20)在支撑部30′上生成时具有牢固的粘合力。

然后，参照图7，在支撑部30′的下部面即用于与掩模20接触的上部面(第一面)的相反面的下部面(第二面)上可形成粘合部50′。粘合部50′可包括Cu、Au、Ag、Al、Sn、In、Bi、Zn、Sb、Ge、Cd中至少一种材料。粘合部50优选利用无材料的限制且容易形成薄膜的溅镀(sputtering)方法、钎焊方法等，但不限于此。

另外，在去除绝缘部M1、MC之后，可进一步在掩模20上形成保护部PF。保护部PF可作为表面保护膜提供。保护部PF在粘合部50′的形成过程、后述的支撑部30′和粘合部50′的蚀刻EC过程等中可用于保护掩模20的表面。此外，保护部PF在支撑部30′的蚀刻EC过程中以粘合在掩模20和支撑部30′上的状态进行固定支撑，从而可防止支撑部30′发生变形。

然后，参照图8，可对支撑部30′进行蚀刻EC。蚀刻EC可在附着有掩模20的支撑部30′的第一面(上面)的相反面即第二面(下面)上进行。蚀刻EC可对在支撑部30′上对应于掩模20的单元部C的部分进行。对应于掩模20的划分部SR的部分不进行蚀刻。此外，蚀刻EC还可以针对在支撑部30′上对应于掩模20的虚设单元部DC的部分进行。此外，蚀刻EC还可以针对粘合部50′进行，粘合部50′和支撑部30′的蚀刻EC可以以一个工艺或者各自独立的工艺进行。

蚀刻EC后的支撑部30可包括边缘部31和栅格部33、35。边缘部31和栅格部33、35的下部面可形成有粘合部50′。蚀刻EC优选采用具有异向性蚀刻特性的干式蚀刻方法，以使边缘部31和栅格部33、35在支撑部30中清晰地显示。支撑部30′为硅晶片，因此具有可采用现有的半导体相关技术、微机电***(Micro Electro Mechanical Systems，MEMS)相关技术进行蚀刻EC的优点。

为了赋予耐蚀刻性，支撑部30′的下部面中对应于单元部C和虚设单元部DC的部分以外的剩余部分中可形成绝缘部M2。绝缘部M2可以是利用印刷方法等形成光刻胶，还可以是利用热氧化(Thermal Oxidation)、热氮化(Thermal Nitiridation)等方法形成起到硬掩模作用的氧化物、氮化物。另外，还可以使用金属作为蚀刻中的掩模功能。可对未被绝缘部M2覆盖的支撑部30′和粘合部50′的下部面中露出的部分进行蚀刻EC。

另外，图8的蚀刻EC工艺还可以是非干式蚀刻的湿式蚀刻。由于湿式蚀刻具有同向性蚀刻特性，因此在支撑部30′的第二面(下面)上可对绝缘部M2进行底切(undercut)。此外，由于具有同向性蚀刻特性，因此边缘部31、第一栅格部33和第二栅格部35的侧面可以锥状(taper)形成。此时，有机物源600可以倾斜的角度沿着锥状侧面移动，从而具有如下优点：首先在支撑部30中起到防止阴影效果的作用，再次在锥状形成的掩模图案P中起到防止阴影效果的作用。

根据一实施例，可通过在用于进行Si湿式蚀刻的蚀刻剂中浸泡掩模20/支撑部30′/粘合部50′的层叠体进行蚀刻EC。Si蚀刻剂可采用在超纯水中含有1～25％的KOH或者NaOH的溶液。或者可采用在超纯水中含有1～25％的TMAH的溶液。蚀刻工艺的执行温度可为常温～80℃。

只在基于PR或者SiN、SiO等硬掩模开口的区域上进行Si蚀刻，从而可在掩模20/支撑部30′分界面形成蚀刻的端点。即，只对硅晶片进行蚀刻EC，而不对掩模20进行蚀刻。

此外，通过选择硅晶片的方位进行Si蚀刻，从而可进行异向性蚀刻，进而上述的边缘部31、第一栅格部33和第二栅格部35的侧面可调节为锥状(taper)倾斜角度。

另外，根据一实施例，Si湿式蚀刻中如果使用OH base的蚀刻液，则很难使用常规的PR材料的绝缘部M2。因此，如果使用OH base的蚀刻液，则绝缘部M2可使用环氧树脂(epoxy)系列的PR或者SiN、SiO等氮化物(Nitride)、氧化物(Oxide)系列的硬掩模。

此外，湿式蚀刻中基于Si支撑部30′的结晶方向，蚀刻率(etching rate)可明显不同。例如，采用湿式蚀刻，100面、110面的蚀刻率高，相反，111面的蚀刻率低。由此，本发明为了对支撑部30′的下部面中露出的部分进行蚀刻EC，可交替地使用湿式蚀刻和干式蚀刻。

湿式蚀刻虽然具有低廉、高效率的特点，但是在特定的面中蚀刻率低，干式蚀刻虽然在所有面上具有相同的蚀刻率的优点，但是具有高成本、低效率的特点，当只使用干式蚀刻进行蚀刻时存在超出蚀刻装置的驱动临界点的危险。由此，首先，如果在支撑部30′的下部面露出100面、110面，则可进行湿式蚀刻。如果湿式蚀刻中露出111面，则利用干式蚀刻去除111面之后再重新进行湿式蚀刻。

另外，图6的步骤中可以不对支撑部30′的厚度进行减薄处理，而是在图8的支撑部30′进行蚀刻EC之前或者在蚀刻EC之后，对支撑部30′的厚度进行减薄处理。

然后，参照图9，可去除绝缘部M2。然后，提供紧贴支撑部60。紧贴支撑部60的厚度T2[或者，辅助边缘部61的厚度T2]可大于支撑部30的厚度T1。辅助栅格部63、65的厚度T3可小于辅助边缘部61的厚度T2。紧贴支撑部60可提供为通过蚀刻、加工等形成辅助边缘部61及第一辅助栅格部63和第二辅助栅格部65。

然后，参照图10，可将紧贴支撑部60的上部对应接触支撑部30的下部。紧贴支撑部60可以以支撑部30的粘合部50为媒介互相接触。可进一步进行去除保护部PF的工艺。

接着，可向支撑部30、粘合部50′和紧贴支撑部60施加热ET、压力EP中至少一个。通过向支撑部30、粘合部50′和紧贴支撑部60施加热ET进行热处理。或者，通过向支撑部30、粘合部50′和紧贴支撑部60施加热ET的同时施加压力EP，从而即便施加较少的热ET也能够进行热处理。

基于热ET、压力EP的施加进行的热处理可在粘合部50′连接支撑部30和紧贴支撑部60的范围内进行。作为一例，粘合部50′的金属基于热处理熔化后重新凝固，因此可以连接支撑部30和紧贴支撑部60。作为另一例，可通过粘合部40的金属成分向支撑30和紧贴支撑部60扩散，或者相反地，支撑30和紧贴支撑部60的成分向粘合部40扩散，或者成分相互扩散的方式，改变支撑30和紧贴支撑部60的分界面状态进行连接。

热处理可在约200℃至800℃的温度下进行，更优选地可在低温区域带即约200℃至400℃的温度进行。热处理可在去除保护部PF的状态下进行。

然后，在热处理后通过进行清洗等后续工艺，完成如图2所示的掩模与框架的连接体10的制造。支撑部30以粘合部50为媒介与紧贴支撑部60连接，支撑部30包括边缘部31及第一栅格部33和第二栅格部35，并以支撑部30上连接有掩模20的形态提供。掩模20的单元部C无需支撑部30/紧贴支撑部60的支撑，以下部为开口的区域提供，从而在OLED像素沉积工艺中可作为有机物源600的移动路径提供。

图11至图13是根据本发明一实施例的掩模与框架的连接体的制造过程中具体图示支撑部与紧贴支撑部的连接过程的(a)侧截面示意图，(b)平面示意图。

如图10中所述，通过在所有单元部C的周边区域施加热ET、压力EP，能够以粘合部50′为媒介连接支撑部30与紧贴支撑部60。或者，如图11至图13所示，还可以在各单元部C的周边区域上依次连接支撑部30与紧贴支撑部60。

首先，参照图11，只在单元部C中位于掩模20的最中央的单元部C1的周边区域上施加热ET、压力EP。单元部C1的周边区域上的粘合部50′可作为媒介连接支撑部30[栅格部33、35]与紧贴支撑部60[辅助栅格部63、65]。单元部Cl周边区域中用于连接支撑部30与紧贴支撑部60的粘合部50′的部分可用四边形阴影表示。

然后，参照图12，可只在与单元部C1相邻的八个单元部C2～C9的周边区域上施加热ET、压力EP。单元部C2～C9的周边区域上的粘合部50′可作为媒介连接支撑部30[栅格部33、35]与紧贴支撑部60[辅助栅格部63、65]。

单元部C1的周边区域已经形成有粘合部50，并将支撑部30与紧贴支撑部60连接固定，因此可向掩模20和支撑部30的边缘施加放射方向的拉力F2～F9。通过调节拉力F2～F9可进一步控制各单元部C2～C9的位置对准。可在八个单元部C2～C9的周边区域上同时施加热ET、压力EP。支撑部30的厚度T1相对较薄，约为50μm至200μm，因此具有可通过施加拉力F2～F9进行单元部C2～C9的位置对准的优点。

或者，八个单元部C2～C9中从单元部C2至单元部C9沿着放射形方向或者360°方向依次施加拉力F2～F9，通过依次向单元部C2～C9的周边区域施加热ET、压力EP，从而可基于粘合部50连接支撑部30与紧贴支撑部60。作为一例，首先，在掩模和支撑部30施加向上部方向的拉力F2的状态下，通过向单元部C2的周边区域施加热ET、压力EP，从而在单元部C2的周边利用粘合部50连接支撑部30/紧贴支撑部60。接下来，在掩模20和支撑部30施加向右侧上部方向的拉力F3的状态下，通过向单元部C3的周边区域施加热ET、压力EP，从而在单元部C3的周边利用粘合部50连接支撑部30/紧贴支撑部60。接着，在向掩模20和支撑部30施加向右侧方向的拉力F4的状态下，通过向单元部C4的周边区域施加热ET、压力EP，从而在单元部C4的周边利用粘合部50连接支撑部30/紧贴支撑部60。通过反复上述过程，在依次对准单元部C2至单元部C9的周边区域的状态下，可实现支撑部30和紧贴支撑部60的连接。

然后，参照13，针对与图12中八个单元部C2～C9相邻的单元部C的周边区域同样可施加热ET、压力EP。针对与八个单元部C2～C9相邻的单元部C，可同时连接其周边区域上的支撑部30/紧贴支撑部60，或者沿着放射形方向依次连接。掩模20的虚设部DM中同样可以以粘合部50为媒介连接支撑部30/紧贴支撑部60。在附着与八个单元部C2～C9相邻的单元部C的过程中，可向掩模20和支撑部30的边缘施加沿放射形方向的拉力F10～...。通过反复上述过程，可在全部单元部C的周边区域上连接支撑部30与紧贴支撑部60。

如上所述，本发明中，首先连接中央的单元部C1周边的支撑部30/紧贴支撑部60，然后依次对准外侧的单元部C的位置同时连接该单元部C周边的支撑部30/紧贴支撑部60，从而具有能够准确地对准各单元部C及该单元部C的掩模图案P的位置的效果。由此，可最小化各单元部C间的PPA(pixel position accuracy)的变形量。

图14至图15是根据本发明第二实施例的掩模与框架的连接体10：10-2的制造过程的示意图。

参照图14，在进行至图10的过程后，利用粘合部50连接支撑部30与紧贴支撑部60之后，可进一步进行激光焊接。可朝上部的缝隙线SL照射激光L。通过向基于缝隙线SL露出的支撑部30侧方向[上部方向]照射激光L，在支撑部30与紧贴支撑部60的分界面上可形成焊珠WB1、WB2。

参照图15，焊珠WB1、WB2可朝支撑部30的上部方向凸出地形成。但是，单元部C与相邻的单元部C之间形成缝隙线SL并提供空闲空间，即使焊珠WB1、WB2以预设高度凸出，也不会超出掩模20的上部面的高度。由此，焊珠WB1、Wb2凸出于支撑部30或者掩模20也不会对掩模图案P/单元C的位置变化产生影响。

然后，可通过清洗等后续工艺来完成掩模与框架的连接体10：10-2的制造。掩模与框架的连接体10：10-2除了进行基于粘合部50的连接以外，还可以进行基于焊珠WB1、WB2的连接，因此具有支撑部30和紧贴支撑部60连接更牢固的效果。

图16至图17是根据本发明第三实施例的掩模与支撑部的连接体10：10-3的制造过程的示意图。

另外，参照图16，上述工艺进行至图10之后，可进一步进行热处理H。上述工艺进行至图15之后，还可以进一步进行热处理H。或者，热处理H还可以在作为导电性基板30′的支撑部30′上执行电铸掩模20之后[参照图6]进行。可对掩模20和支撑部30进行热处理H。热处理可在约200℃至800℃的温度中进行。下面，以在包括边缘部31及第一栅格部33和第二栅格部35的支撑部30上对掩模20进行热处理H为例进行说明，但是，这同样适用于在作为导电性基板30′的支撑部30′上对掩模20进行电铸后进行热处理H的情况。

通常，相比于轧制生成的因瓦合金薄板，通过电铸生成的因瓦合金薄板的热膨胀系数更高。因此在因瓦合金薄板上进行热处理，可降低热膨胀系数，在该热处理过程中可在因瓦合金薄板上形成若干的变形。如果只对单独分离存在的掩模20进行热处理，则掩模图案P中可能会产生部分变形。因此，如果在支撑部30与掩模20粘合的状态下进行热处理，则能够防止热处理引发的细微变形。

此外，通过电铸生成的因瓦合金薄板和硅晶片的热膨胀系数几乎相同，约为3至4ppi。因此，即使执行热处理H，由于掩模20和支撑部30的热膨胀程度几乎相同，因此不会发生因膨胀带来的错位，可防止掩模图案P的细微变形。

此外，本发明特征是，通过热处理H连接掩模20与支撑部30。在热处理H过程中，掩模20与支撑部30之间可形成连接部40。连接部40可作为掩模20的成分和支撑部30的成分合成的金属间化合物(intermetallic compound)提供。通过掩模20的Fe、Ni等成分和支撑部30的Si成分的合成，连接部40可作为包含Ni和Si或者包含Fe、Ni和Si或者包含Fe、Ni等的硅化物而提供。基于金属间化合物的结合力，掩模20与支撑部30可通过夹设连接部40并相互附着连接。

根据一实施例，作为硅化物提供的连接部40的形成条件，需要如下的电铸预处理或者电铸条件。第一，进行10¹⁹cm^-3以上的高浓度掺杂，可在表面电阻约为5×10^-4至1×10^{- 2}ohm·cm的支撑部30上电铸掩模20。第二，在掩模20的电铸之前通过对硅晶片材质的支撑部30的表面进行HF处理，可形成SiO经调整的Si表面。第三，初期形成Ni-rich的Fe-Ni，并对组成进行调整以使Ni含量为35至45％，并促进Ni-silicide。或者，在Fe-Ni成分的掩模20的电铸之前，增加Ni、Co、Ti等第一掩模层作为粘合层(glue layer)，以促进硅化物的形成。

此外，根据一实施例，热处理H可在200℃至800℃的温度中进行，但是可将热处理H工艺分为多个步骤进行。作为2-step热处理，在低温区域(约250至350℃)中形成Ni₂Si，并将掩模20粘合在支撑部30上之后，逐渐加热至高温区域(约450至650℃)并进行热处理。通过电铸形成的因瓦合金掩模由于具有微晶(microcrystal)和/或非晶(amorphous)结构，因此热处理时如果急速升温则因体积收缩可导致因瓦合金掩模从硅晶片支撑部脱离或者分离。因此，优选在低温下将因瓦合金掩模粘合到硅晶片支撑部之后，逐渐升至高温并进行热处理。

此外，根据一实施例，热处理H时应保持还原性气氛。还原性气氛可以为H₂、Ar、N₂气氛，优选地，使用干N₂气体防止因瓦合金掩模的氧化。为了防止因瓦合金掩模的氧化，需要对O₂浓度进行控制，以使其小于100ppm。或者可形成小于10^-2torr的真空气氛。时间可以为30分钟至2小时。

通过在电铸形成于硅晶片支撑部30上的掩模20的Ni、Fe-Ni界面上形成Ni硅化物、(Ni、Fe)Si硅化物等的连接部40(adhesive layer)，从而掩模20和支撑部30之间可通过夹设连接部40进行连接。

另外，热处理H时为了控制Ni、Fe-Ni与Si的反应，在支撑部30′上电铸掩模20之前，可在支撑部30′上形成阻隔膜(未图示)。阻隔膜可防止掩模20导电膜的成分(作为一例，Ni、Fe-Ni)不受控制地渗透至硅支撑部30′。同时，为了能够在表面上进行电铸，阻隔膜优选具有导电性。鉴于此，阻隔膜可包含氮化钛(TiN)、钛或者氮化钛(Ti/TiN)、碳化钨(WC)、钛钨(WTi)、石墨烯(graphene)等材质。可不受限制地使用阻隔膜沉积等薄膜形成工艺。阻隔膜可通过控制Fe、Ni与Si的反应，形成均匀的硅化物，并且利用适当的附着力，以使掩模20和连接部40附着。此外，阻隔膜可由膜或者膜的组合构成，所述膜或者膜的组合在掩模20电铸到支撑部30′上的状态下，提供预设的粘合力或者附着力，以使掩模20与支撑部30′不发生分离。

可通过调节温度、时间将连接部40的厚度(硅化物厚度)控制在10至300nm，以连接支撑部30′与掩模20。

另外，掩模20的单元部C可基于缝隙线SL相互隔开。由此，在对掩模20进行热处理H的过程中，各单元部C将独立地留有残留应力。如果多个单元部C为一体连接的形态，则掩模20的整个部分中产生基于热处理H的残留应力，从而使单元部C的边缘部分在热处理H过程中从支撑部30脱离或者产生弯曲的变形的可能性增高。因此，通过在单元部C之间形成缝隙线SL，使各单元部C分离，从而可减少基于热处理H的残留应力。

然后，参照图17，根据第三实施例的掩模与框架的连接体10：10-3可通过夹设连接部40在支撑部30上连接掩模20。

另外，根据一实施例，可同时采用图14至图15的焊珠WB1、WB2的形成和图16至图17的热处理H。此时，焊珠WB1、WB2的形成过程和热处理H过程可同时、依次或者以相反的顺序进行。

如上所述，本发明通过电铸将掩模20形成在支撑部30上之后，在不另外对掩模20施加物理拉伸的状态下对支撑部30/紧贴支撑部60进行加工和连接以形成框架，从而不存在掩模对准不齐的危险。因此，具有掩模对准准确且提高像素沉积的稳定性的同时能够实现2000PPI以上超高画质像素的效果。

图18是根据本发明一实施例的采用掩模与框架的连接体10的OLED像素沉积装置200的示意图。

参照图18，OLED像素沉积装置200包括：磁板300，其容纳有磁体310，并且配置有冷却水管350；沉积源供给部500，其从磁板300的下部供给有机物源600。

磁板300与沉积源供给部500之间可以***用于沉积有机物源600的玻璃等目标基板900。按照像素沉积有机物源600的掩模与框架的连接体10[第一实施例至第三实施例的掩模与框架的连接体10：10-1～10-3]紧贴或者十分接近地布置于目标基板900上。磁体310产生磁场，基于磁场的引力可使掩模与框架的连接体10紧贴在目标基板900。此时，包括磁性材料的紧贴支撑部60将从最下方被拉拽至目标基板900的方向，因此随着紧贴支撑部60上推，掩模20和支撑部30也紧贴在目标基板900上。此外，在紧贴支撑部60将掩模20和支撑部30推至目标基板900的过程中，掩模20和支撑部30基于自重下垂或基于张力扭曲等发生平坦度不均匀的问题同时可以得到解决。

沉积源供给部500可往返于左右路径并提供有机物源600，沉积源供给部500提供的有机物源600穿过形成于掩模与框架的连接体10的掩模图案P，并沉积在目标基板900的一侧。穿过掩模与框架的连接体10的掩模图案P并沉积的有机物源600可作为OLED的像素700使用。

掩模图案P的侧面倾斜地形成(形成为锥形形状)，因此基于沿着倾斜方向通过的有机物源600可防止阴影效应(Shadow Effect)引起的OLED像素700沉积不均匀。

图19是根据本发明的第四实施例的掩模与框架的连接体10：10-4的侧截面的示意图。图20至图22是根据本发明第四实施例的掩模与框架的连接体10：10-4的制造过程的示意图。下面，对于相同的结构可参照图1至图10中详述的结构及制造过程的说明，而只针对不同的结构进行说明。

掩模与框架的连接体10：10-4的制造过程同样可适用图5至图8的过程。只是，在图7和图8中，可排除在支撑部30′的下部面即用于与掩模20接触的上部面(第一面)的相反面的下部面(第二面)上形成粘合部50′的过程。

图5至图8的过程以后，参照图20，可去除绝缘部M2。然后，可提供紧贴支撑部60。紧贴支撑部60可通过蚀刻、加工等形成辅助边缘部61及第一辅助栅格部63和第二辅助栅格部65并提供。

另外，从辅助边缘部61的下部朝向上部方向可形成有焊接槽62。焊接槽62可在紧贴支撑部60上形成辅助边缘部61及第一辅助栅格部63和第二辅助栅格部65的过程中一起形成，或者可通过另外的蚀刻、加工等工艺形成。焊接槽62可沿着辅助边缘部61的形成方向即圆形边缘方向以预设的间距形成多个。

此外，虽未图示，但优选在利用激光焊接形成充分的焊珠WB2所需的范围内，第一辅助栅格部63和第二辅助栅格部65上也可形成有焊接槽。

然后，参照图21，可将紧贴支撑部60的上部对应接触到支撑部30的下部。此外，可在紧贴支撑部60的下部照射激光L。可从紧贴支撑部60的露出的下部表面朝向上部方向[或者，支撑部30侧方向]照射激光L。在紧贴支撑部60与支撑部30的分界面上可形成焊珠WB1、WB2，紧贴支撑部60与支撑部30可以焊珠WB1、Wb2为媒介附着并连接。

第一辅助栅格部63和第二辅助栅格部65的厚度T3小于辅助边缘部61的厚度，因此在与支撑部30的第一辅助栅格部63和第二辅助栅格部65的分界面上也可以通过小功率的激光L形成焊珠WB2。

此外，辅助边缘部61中形成有焊接槽62，因此可使实质上用于形成焊珠WB1的辅助边缘部61的部分变薄。由此，通过小功率的激光L也能够在焊接槽62内部形成焊珠WB1，从而将支撑部30与紧贴支撑部60进行附着。

激光L还可以从紧贴支撑部60的露出的下部表面进行照射，从而焊珠WB1、WB2从下部方向[或者，紧贴支撑部60的露出的表面方向]凸出地形成而非从上部方向凸出地形成。由此，焊珠WB1、Wb2凸出于支撑部30或者掩模20，从而不会对掩模图案P/单元C的位置变化产生影响。

保护部PF在支撑部30和紧贴支撑部60的焊接连接过程中保护掩模20表面的同时，以粘合在掩模20和支撑部30上的状态进行固定支撑，从而可防止在焊接过程中发生变形。

然后，参照图22，可通过去除保护部PF及清洗等后续工艺来完成掩模与框架的连接体10：10-4的制造。支撑部30与紧贴支撑部60连接，支撑部30包括边缘部31及第一栅格部33和第二栅格部35并以支撑部30上连接有掩模20的形态提供。掩模20的单元部C无需得到支撑部30/紧贴支撑部60的支撑，以下部为开口的区域提供，从而在OLED像素沉积工艺中可作为有机物源600的移动路径提供。

图23至图24是根据本发明第五实施例的掩模与支框架的连接体的制造过程的示意图。

另外，参照图23，上述工艺进行至图22之后，可进一步进行热处理H。或者，热处理H还可以在作为导电性基板30′的支撑部30′上电铸掩模20之后[参照图6]进行。热处理H可对掩模20和支撑部30进行。热处理可在约200℃至800℃的温度下进行。下面，以在包括边缘部31及第一栅格部33和第二栅格部35的支撑部30上对掩模20进行热处理H为例进行说明，然而，这同样适用于在作为导电性基板30′的支撑部30′上对掩模20进行电铸后进行热处理H的情况。

通过热处理H可连接掩模20与支撑部30。在热处理H过程中，掩模20与支撑部30之间可形成连接部40。热处理H可适用如图10、图16中所述的热处理。

然后，参照图24，根据第五施例的掩模与框架的连接体10：10-5通过夹设连接部40可在支撑部30上连接掩模20。

另外，根据一实施例，可同时采用图14至图15的焊珠WB1、WB2的形成和图23至图24的热处理H。此时，焊珠WBl、WB2的形成过程和热处理H过程可同时、依次或者以相反的顺序进行。

图25至图26是根据本发明第六实施例的掩模与框架的连接体10：10-6的制造过程的侧截面示意图。

图25的掩模与框架的连接体10：10-6可采用图20的步骤中如图5所示的各单元部C之间形成有缝隙线SL的掩模20并提供。

参照图25，可提供紧贴支撑部60。辅助栅格部63、65的厚度T3可小于辅助边缘部61的厚度T2，但是本实施例并非一定受限于此。

然后，参照图26，可去除保护部PF。此外，可将紧贴支撑部60的上部对应接触支撑部30的下部。

接下来，可在支撑部30的上部照射激光L。可从通过缝隙线SL露出的支撑部30的上部表面向下部方向[或者，紧贴支撑部60侧方向]照射激光L。在支撑部30与紧贴支撑部60的分界面上可形成焊珠WB1、WB2，紧贴支撑部60与支撑部30以焊珠WB1、Wb2为媒介互相附着并连接。单元部C与相邻的单元部C之间形成有缝隙线SL并提供空闲空间，即使焊珠WB1、WB2以预设高度凸出，也不会超出掩模20的上部面的高度。

然后，可通过清洗等后续工艺来完成掩模与框架的连接体10：10-6的制造。

图27至图29是根据本发明第六实施例的掩模与框架的连接体10：10-6的制造过程中具体图示支撑部与紧贴支撑部的连接过程的(a)侧截面示意图，(b)平面示意图。

如图26所示，通过在所有单元部C的周边区域照射激光L，从而能够附着连接支撑部30与紧贴支撑部60。或者，如图27至图29所示，还可以在各单元部C的周边区域上依次附着连接支撑部30和紧贴支撑部60。

首先，参照图27，可在单元部C中位于掩模20的最中央的单元部C1的周边区域上照射激光L。可在单元部C1的周边区域上的支撑部30[栅格部33、35]与紧贴支撑部60[辅助栅格部63、65]的分界面上形成焊珠WB2。

然后，参照图28，可在与单元部C1相邻的八个单元部C2～C9的周边区域上照射激光L。单元部C2～C9的周边区域上的支撑部30[栅格部33、35]与紧贴支撑部60[辅助栅格部63、65]的分界面上形成焊珠WB2。

单元部C1的周边区域上形成并固定有焊珠WB2，从而可向掩模20和支撑部30的边缘施加放射方向的拉力F2～F9。通过调节拉力F2～F9可进一步控制各单元部C2～C9的位置对准。可在八个单元部C2～C9的周边区域上同时照射激光L。支撑部30的厚度T1相对较薄，约为100μm至200μm，因此具有可通过施加拉力F2～F9进行单元部C2～C9的位置对准的优点。

或者，八个单元部C2～C9中从单元部C2至单元部C9沿着放射形方向或者360°方向依次施加拉力F2～F9，通过依次向单元部C2～C9的周边区域照射激光L，形成焊珠WB2。作为一例，首先，在掩模和支撑部30施加向上部方向的拉力F2的状态下，通过向单元部C2的周边区域照射激光L，在单元部C2的周边形成珠WB2。接下来，在掩模20和支撑部30施加向右侧上部方向的拉力F3的状态下，通过向单元部C3的周边区域照射激光L，在单元部C3的周边形成珠WB2。接下来，在掩模20和支撑部30施加向右侧方向的拉力F4的状态下，通过向单元部C4的周边区域照射激光L，在单元部C4的周边形成珠WB2。通过反复上述过程，在依次对准单元部C2至单元部C9的周边区域的状态下，可将支撑部30与紧贴支撑部60附着连接。

然后，参照29，可针对与图28中八个单元部C2～C9相邻的单元部C的周边区域照射激光L。对与八个单元部C2～C9相邻的单元部C的周边区域可同时进行焊接附着，或者沿着放射形方向依次进行焊接附着。掩模20的虚设部DM基于激光L的照射，可在支撑部30[边缘部31]和紧贴支撑部60[辅助边缘部61]的分界面形成焊珠WB1。在附着与八个单元部C2～C9相邻的单元部C的过程中可向掩模20和支撑部30的边缘施加沿放射形方向的拉力F10～...。通过反复上述过程，可在全部单元部C的周边区域上连接支撑部30和紧贴支撑部60。

如上所述，本发明首先对中央的单元部C1周边进行焊接，然后依次对齐外侧的单元部C的位置的同时对该单元部C周边进行焊接，因此具有能够准确地对齐各单元部C和该单元部C的掩模图案P的位置的效果。由此，可最小化各单元部C间的PPA(pixel positionaccuracy)的变形量。

图30至图31是根据本发明第七实施例的掩模与支撑部的连接体10：10-7的制造过程的示意图。

另外，参照图30，上述工艺进行至图26之后，可进一步进行热处理H。或者，热处理H还可以在作为导电性基板30′的支撑部30′上执行电铸掩模20之后[参照图6]进行。热处理H可对掩模20和支撑部30进行。热处理可在约200℃至800℃的温度下进行。

通过热处理H可连接掩模20与支撑部30。在热处理H过程中，掩模20与支撑部30之间可形成连接部40。热处理H可适用如图10、图16中所述的热处理。

然后，参照图31，根据第七实施例的掩模与框架的连接体10：10-7通过夹设连接部40可在支撑部30上连接掩模20。

图32是根据本发明另一实施例的采用掩模与框架的连接体的OLED像素沉积装置200的示意图。

参照图32，OLED像素沉积装置200包括容纳有磁体310且配置有冷却水管道350的磁板300，以及用于从磁板300的下部提供有机物源600的沉积源供给部500。OLED像素沉积装置200的结构如图18所述。上述第四实施例至第七实施例的掩模与框架的连接体10：10-4～10-7可紧贴或者十分接近地布置于目标基板900上。

如上所述，参考附图对本发明的优选实施例进行了说明，但是本发明不受所述实施例限制，在不超出本发明精神的情况下本发明所属技术领域的普通技术人员可对其进行各种变形和变更。所述变形例和变更例应视为皆属于本发明及附上的权利要求书的范围。

Claims (20)

1.一种掩模与框架的连接体，该连接体在半导体晶片上形成OLED像素的工艺中使用，该连接体包括：

支撑部，其包括边缘部和栅格部；

掩模，其连接在所述支撑部上且包括掩模图案；以及

紧贴支撑部，其连接在所述支撑部的下部且包括辅助边缘部和辅助栅格部，

所述紧贴支撑部包括磁性材料。

2.如权利要求1所述的掩模与框架的连接体，其中，

所述紧贴支撑部的厚度大于所述支撑部的厚度。

3.如权利要求1所述的掩模与框架的连接体，其中，

所述辅助栅格部具有小于所述辅助边缘部的厚度，所述紧贴支撑部的所述辅助边缘部的厚度大于所述支撑部的厚度。

4.如权利要求1所述的掩模与框架的连接体，其中，

所述紧贴支撑部与所述支撑部以焊珠为媒介互相连接。

5.如权利要求4所述的掩模与框架的连接体，其中，

从所述辅助边缘部的露出表面朝向所述支撑部侧形成有焊接槽，所述焊接槽内形成有所述焊珠。

6.如权利要求4所述的掩模与框架的连接体，其中，

所述焊珠朝向所述辅助栅格部的露出表面凸出地形成。

7.如权利要求1所述的掩模与框架的连接体，其中，

所述支撑部的所述边缘部为圆形形状，所述掩模为圆形形状，所述紧贴支撑部为与所述支撑部对应的形状。

8.如权利要求7所述的掩模与框架的连接体，其中，所述栅格部包括：

多个第一栅格部，其朝向第一方向延伸形成且两端连接在所述边缘部；以及

多个第二栅格部，其朝向垂直于所述第一方向的第二方向延伸形成并与所述第一栅格部交叉，且两端连接在所述边缘部。

9.如权利要求7所述的掩模与框架的连接体，其中，所述支撑部由硅晶片形成，所述掩模在导电性基板上通过电铸形成。

10.如权利要求8所述的掩模与框架的连接体，其中，所述掩模包括：

虚设部，其连接在所述边缘部上；

多个单元部，其布置于所述掩模的中心部而非所述虚设部，且包括多个掩模图案；以及

划分部，其布置于所述掩模的中心部而非所述虚设部，且布置于所述多个单元部之间，

所述虚设部包括多个虚设单元部，所述多个虚设单元部包括多个虚设图案，其以贯穿所述虚设部地形成或者在所述虚设部上以预设深度形成。

11.如权利要求8所述的掩模与框架的连接体，其中，

包括所述多个掩模图案的各所述单元部为四边形形状，包括所述多个虚设图案的各所述虚设单元部为至少一部分边具有曲率的形状。

12.如权利要求1所述的掩模与框架的连接体，其中，

所述支撑部与所述紧贴支撑部之间夹设有粘合部，所述粘合部包括Cu、Au、Ag、Al、Sn、In、Bi、Zn、Sb、Ge、Cd中至少一种材料。

13.如权利要求9所述的掩模与框架的连接体，其中，

所述支撑部与所述掩模之间夹设有连接部，所述连接部包括Fe、Ni、Si中至少一种材料。

14.如权利要求9所述的掩模与框架的连接体，其中，

所述支撑部的表面电阻为5×10^-4ohm·cm至1×10^-2ohm·cm。

15.一种掩模与框架的连接体的制造方法，该连接体在半导体晶片上形成OLED像素的工艺中使用，该方法包括以下步骤：

(a)准备层叠体，所述层叠体包括支撑部和掩模，所述支撑部包括边缘部和栅格部；所述掩模在支撑部上通过电铸方式形成；

(b)准备紧贴支撑部，所述紧贴支撑部包括辅助边缘部和辅助栅格部；以及

(c)在连接有所述掩模的所述支撑部的面的相反面上连接所述紧贴支撑部，

所述紧贴支撑部包括磁性材料。

16.如权利要求15所述的掩模与框架的连接体的制造方法，其中，所述(a)步骤包括以下步骤：

(a1)准备导电性基板；

(a2)在所述导电性基板的第一面上形成包括掩模图案的掩模；以及

(a3)在所述导电性基板的第一面的相反面即第二面上蚀刻所述导电性基板，并形成包括所述边缘部和所述栅格部的支撑部。

17.如权利要求16所述的掩模与框架的连接体的制造方法，其中，

在所述(a2)步骤与所述(a3)步骤之间，在所述掩模上形成保护部。

18.如权利要求16所述的掩模与框架的连接体的制造方法，其中，在所述(a2)步骤与所述(a3)步骤之间，进一步包括以下步骤：

(a2′)在所述导电性基板的第一面的相反面即第二面上形成包括Cu、Au、Ag、Al、Sn、In、Bi、Zn、Sb、Ge、Cd中至少一种材料的粘合部，

在所述(a3)步骤中对所述导电性基板和所述粘合部进行蚀刻。

19.如权利要求18所述的掩模与框架的连接体的制造方法，其中，

在所述(c)步骤中，通过对所述支撑部、所述粘合部和所述紧贴支撑部进行热处理，从而以所述粘合部为媒介连接所述支撑部与所述紧贴支撑部。

20.如权利要求18所述的掩模与框架的连接体的制造方法，其中，在所述(a2)步骤与所述(a2′)步骤之间或者在所述(c)步骤之后，进一步包括以下步骤：

通过对所述掩模和所述支撑部进行热处理，从而在所述掩模与所述支撑部之间形成包括Fe、Ni、Si中至少一种材料的连接部。