CN118073424A

CN118073424A - 一种碳化硅功率器件及其制作方法

Info

Publication number: CN118073424A
Application number: CN202410475899.6A
Authority: CN
Inventors: 乔凯
Original assignee: Shenzhen Sirius Semiconductor Co ltd
Current assignee: Shenzhen Sirius Semiconductor Co ltd
Priority date: 2024-04-19
Filing date: 2024-04-19
Publication date: 2024-05-24

Abstract

本申请公开了一种碳化硅功率器件及其制作方法，包括：衬底层；外延层，设置于衬底层上，且在外延层上形成有栅极沟槽和源极沟槽，源极沟槽的深度大于栅极沟槽的深度，在栅极沟槽的底壁形成有第一有源区，第一有源区中的第一体区进一步地向外延伸至少包裹所述源极沟槽的底壁，并进一步地还包裹所述源极沟槽的部分侧壁，在栅极沟槽的侧壁及外延层的顶部形成有第二有源区；栅极，填充于所述栅极沟槽内；源极，源极的一部分填充于源极沟槽，源极的另一部分向外延伸并覆盖栅极及第二有源区；漏极，设置于衬底层背离外延层的一侧。通过上述方式，本申请能够使器件具有优异的氧化层电场强度和导通电阻的折衷关系，有效保护栅极氧化物，提高器件的性能。

Description

一种碳化硅功率器件及其制作方法

技术领域

本申请涉及半导体器件技术领域，特别是涉及一种碳化硅功率器件及其制作方法。

背景技术

对于常规的平面型碳化硅MOS和沟槽型碳化硅MOS，往往存在氧化层电场强度和导通电阻的折衷关系差、栅氧易被提前击穿的问题。

其中，平面型碳化硅MOS器件存在着结型场效应区上方栅氧电场较高，且结型场效应（Junction Field Effect Transistor，JFET）会使平面型MOS的导通电阻Ronsp较大的问题，现有技术中会通过增加P型阱区的浓度，减小JFET宽度的方式减小栅氧电场，但这一方法会使器件的阈值电压和导通电阻增大。

而常规的沟槽型碳化硅MOS具有比平面型MOS更小的导通电阻，但其沟槽下方拐角处的电场强度远高于其它位置，更易导致栅氧被提前击穿，尽管可以通过在栅极底部增加P型屏蔽区、使用P+区域包围一半栅极沟槽或采用双源极沟槽结构拓宽耗尽区的方式改善这一问题，但仍旧存在氧化层电场强度和导通电阻的折衷关系较差的问题。

发明内容

本申请主要提供一种碳化硅功率器件及其制作方法，以解决栅氧易被提前击穿、氧化层电场强度和导通电阻的折衷关系差的问题。

为解决上述技术问题，本申请采用的一个技术方案是：提供一种碳化硅功率器件，包括：衬底层；外延层，设置于所述衬底层上，且在所述外延层上形成有栅极沟槽和源极沟槽，所述源极沟槽的深度大于所述栅极沟槽的深度，在所述栅极沟槽的底壁形成有第一有源区，所述第一有源区中的第一体区进一步地向外延伸至少包裹所述源极沟槽的底壁，并进一步地还包裹所述源极沟槽的部分侧壁,在所述栅极沟槽的侧壁及所述外延层的顶部形成有第二有源区；栅极，填充于所述栅极沟槽内；源极，所述源极的一部分填充于所述源极沟槽，所述源极的另一部分向外延伸并覆盖所述栅极及所述第二有源区；漏极，设置于所述衬底层背离所述外延层的一侧。

在一些实施例中，所述源极沟槽为一级沟槽，所述一级沟槽的深度大于所述栅极沟槽的深度；或所述源极沟槽为M级沟槽，M为大于等于2的整数，其中第一级沟槽的深度大于所述栅极沟槽的深度，后一级沟槽设置于前一级沟槽的底部，所述第一体区至少包裹所述第一级沟槽的底壁和其余各级沟槽的底壁及侧壁。

在一些实施例中，所述第一体区的掺杂浓度从所述源极向所述外延层递减，所述第一体区的掺杂浓度为4×10¹⁷cm^-3至1×10¹⁹cm^-3；所述第一体区的厚度为0.5μm至1μm。

在一些实施例中，所述源极沟槽的深度为2μm至6μm。

在一些实施例中，所述外延层还包括设置于所述第一体区下方的埋层区，所述埋层区与所述第一体区层叠接触，并向所述栅极下方延伸，且不超过所述栅极与所述第二有源区相邻一侧的边缘。

在一些实施例中，所述埋层区的厚度为0.6µm-1.4µm，所述埋层区的掺杂浓度至少为1×10¹⁹cm^-3。

在一些实施例中，所述第一有源区还包括层叠于所述栅极与所述外延层之间的第一沟道区，及形成于所述第一沟道区内与所述栅极和所述源极相邻的第一源区；所述第二有源区包括层叠设置于所述外延层上的第二沟道区，及层叠于所述第二沟道区上并与所述栅极相邻的第二源区，及层叠于所述第二沟道区上并位于所述第二源区背离所述栅极一侧的第二体区。

在一些实施例中，所述外延层包括依次层叠设置于所述衬底层上的第一漂移区、第二漂移区和电荷存储层；所述第一漂移区位于所述衬底层和所述第一体区之间，与所述第一体区层叠接触；所述第二漂移区位于所述第一沟道区和所述第一漂移区之间，与所述第一沟道区层叠接触，且所述第二漂移区的掺杂浓度大于所述第一漂移区；所述电荷存储层位于所述第二漂移区和所述第二有源区之间，与所述第二有源区层叠接触。

为解决上述问题，本申请还提供一种碳化硅功率器件的制作方法，包括：提供一衬底层，并在所述衬底层上形成外延层；刻蚀所述外延层以形成栅极沟槽；在所述栅极沟槽的底壁形成有第一有源区的部分，在所述栅极沟槽的侧壁及所述外延层的顶部形成有第二有源区；刻蚀所述外延层以形成源极沟槽，所述源极沟槽与所述栅极沟槽并排且所述源极沟槽的深度大于所述栅极沟槽的深度；在所述栅极沟槽的底壁及至少在所述源极沟槽的底壁形成所述第一有源区的第一体区；在所述栅极沟槽中设置栅极；在所述外延层背离所述衬底层的一侧形成源极，所述源极的一部分填充于所述源极沟槽，所述源极的另一部分向外延伸并覆盖所述栅极及所述第二有源区，并在所述衬底层背离所述外延层的一侧形成漏极。

本申请的有益效果是：区别于现有技术的情况，本申请公开了一种碳化硅功率器件及其制作方法，通过在器件上设置栅极沟槽，并在栅极沟槽内外分别设置第一有源区和第二有源区，器件同时具有平面沟道和垂直沟道，使器件同时具有平面型和沟槽型的特点，减小栅极拐角处电场的同时优化导通电阻，使器件具有优异的氧化层电场强度和导通电阻的折衷关系；同时进一步在栅极沟槽旁设置更深的源极阶梯沟槽，在源极阶梯沟槽内设置第一体区，以深化第一体区在外延层内的深度，更深的第一体区能够拓宽耗尽区，降栅极漏极之间的总电容，使得碳化硅功率器件可以工作在更高的频率下，还能使器件具有更好的电荷平衡效果，进而平滑电场，减小导通电阻，有效保护栅极氧化物不被提前击穿。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，其中：

图1是本申请提供的碳化硅功率器件实施例一的结构示意图；

图2是本申请提供的碳化硅功率器件实施例二的结构示意图；

图3是本申请提供的碳化硅功率器件实施例三的结构示意图；

图4是本申请提供的碳化硅功率器件实施例四的结构示意图；

图5是常规平面碳化硅MOS、半平面半沟槽碳化硅MOS和本申请提供的碳化硅功率器件的栅极电荷-栅极源极电压关系示意图；

图6是本申请提供的碳化硅功率器件的制作方法一实施例流程结构示意图；

图7是本申请提供的碳化硅功率器件的制作方法一实施例流程步骤示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、***、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其他实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其他实施例相结合。

实施例一

参阅图1，图1是本申请提供的碳化硅功率器件实施例一的结构示意图，该碳化硅功率器件100包括：

衬底层110，衬底110是由半导体材料制造而成的晶圆片，可以直接进入晶圆制造生产环节生产半导体器件，也可以进行外延工艺生产外延片。

可选地，衬底层110的类型可以为N型衬底或P型衬底。N型衬底即导电类型为N型的通过电子进行导电的衬底，可以通过掺杂氮、磷、砷等等五价元素得到。P型衬底即导电类型为P型的通过空穴进行导电的衬底，可以通过掺杂硼，铝等三价元素得到。

根据不同的使用情况，衬底层110极性可以对应更改，例如，当碳化硅功率器件100为P-MOS时，对应地，衬底层110为N型衬底。当碳化硅功率器件100为N-MOS时，对应地，衬底层110为P型衬底。

外延层120，设置于衬底层110上，且在外延层120上形成有栅极沟槽151和源极沟槽161，源极沟槽161的深度大于栅极沟槽151的深度，在栅极沟槽151的底壁形成有第一有源区130，第一有源区130中的第一体区131进一步地向外延伸至少包裹源极沟槽161的底壁，并进一步地还包裹源极沟槽161的部分侧壁,在栅极沟槽151的侧壁及外延层120的顶部形成有第二有源区140。

当源极沟槽161深度加深，源极沟槽161的下边缘会低于第一有源区130的上边缘，第一体区131的深度也随源极沟槽161的加深进一步加深，第一体区131需要在与第一有源区栅极下方部分相接的同时包裹源极沟槽161的底部，此时第一体区131会包裹源极沟槽161的底壁及部分侧壁。

外延层120是在衬底上淀积的一层薄的单晶体，本方案在衬底层110上通过外延生长或沉积方式即可形成该外延层120。具体地，该外延生长方式或沉积方式可以为物理气相沉积（Physical Vapor Deposition，PVD）、化学气相沉积（Chemical Vapor Deposition，CVD）、分子束外延（Molecular Beam Epitaxy，MBE）或液相外延（Liquid Phase Epitaxy，LPE）等，本申请对此不做具体限制。

可选地，外延层的掺杂类型可以为N型掺杂或P型掺杂，且外延层120的掺杂类型应与衬底层110对应。例如，当衬底层110为N型衬底时，外延层120为N型掺杂，当衬底层110为P型衬底时，外延层120为P型掺杂。

在第一有源区130和第二有源区140内包括预设的N型区域和预设的P型区域，第一有源区130和第二有源区140是通过将如铝、硼和镓等三价元素的离子注入掺杂到有源区内预设的P型区域中，同时将磷、砷和氮等五价元素的离子注入掺杂到有源区内预设的N型区域中，并根据预设浓度和位置的不同调整注入的角度、速度和注入量形成的。其中，N型区域和P型区域的设置取决于器件的类型和结构。

栅极150，填充于栅极沟槽151内。栅极150的多晶硅沉积是通过CVD或PVD等技术，在晶片表面沉积一层多晶硅膜，以形成器件的栅极结构；栅极多晶硅的掺杂方法包括离子注入和扩散等技术，通过在多晶硅表面注入或扩散掺杂剂，改变多晶硅的电性能。通过掺杂可以调节栅极多晶硅的导电性能，提高栅极150的导电性能和稳定性。

源极160，源极160的一部分填充于源极沟槽161，源极160的另一部分向外延伸并覆盖栅极150及第二有源区140。源极160是利用具备良好导电性和导热性的材料进行沉积，以实现导电连接和其他功能。可选地，源极材料可以为镍、铬、钛、锆、钴等金属材料，也可以是多晶硅材料或其他导电材料。

漏极170，设置于衬底层110背离外延层120的一侧。漏极170可以通过PVD或CVD等方式沉积于衬底层110背离外延层120的一侧。可选地，漏极170的材料可以为金属材料、多晶硅材料或其他导电材料。

该碳化硅器件100具有半平面半沟槽结构，通过改变栅极150和源极160的结构，将栅极150和一部分源极160置于沟槽中，在沟槽内设置第一有源区130并在沟槽外设置第二有源区140，使碳化硅功率器件100同时具有平面沟道和垂直沟道，既避免了平面MOS栅极氧化层电场强度高且导通电阻大的问题，还避免了沟槽MOS沟槽下方拐角易被击穿的问题，使碳化硅功率器件100既有较小的导通电阻，也能更好的平衡电场分布，提升了器件的可靠性。

进一步地，由于该碳化硅功率器件100在栅极沟槽151内进一步形成更深的源极沟槽161，并在源极沟槽161内注入第一体区131，使第一体区131可以深入外延层。耗尽区，又称耗尽层、阻挡层或势垒区，是在半导体PN结、肖特基结、异质结中，由于界面两侧半导体原有化学势的差异导致界面附近能带弯曲，从而形成电子或空穴浓度下降的界面区域。第二有源区与第一体区131拓宽了耗尽区，耗尽区具有调节电路电流的作用，确拓宽耗尽区可以有效平滑电场，保护栅极氧化物，提高器件稳定性。同时，相较于常规的栅极沟槽与源极沟槽相分离的结构，本申请的碳化硅功率器件100具有在栅极沟槽151中进一步叠加源极沟槽161结构，以使器件具有更深的源极沟槽，并进一步在更深的源极沟槽161内掺杂第一体区131，可以获得更深掺杂深度的第一体区131，更深的第一体区131能起到更好的电荷平衡效果，避免栅极氧化层被提前击穿，进一步提升了器件的可靠性。

可选地，源极沟槽161为一级沟槽，一级沟槽的深度大于栅极沟槽151的深度；或源极沟槽161为M级沟槽，M为大于等于2的整数，其中第一级沟槽的深度大于栅极沟槽151的深度，后一级沟槽设置于前一级沟槽的底部，第一体区131至少包裹第一级沟槽的底壁和其余各级沟槽的底壁及侧壁。

源极沟槽161为至少具有一级阶梯深度的沟槽。当源极沟槽161为一级沟槽时，为使下方第一体区131能够深入外延层120，进而拓宽耗尽区，平滑电场，保护栅极氧化物。该一级源极沟槽161的深度至少要大于栅极沟槽151的深度。当源极沟槽161为至少具有2级深度的沟槽时，需要在第一级源极沟槽161的底壁为基础，进一步向下刻蚀形成第二级源极沟槽161和第三级源极沟槽161等结构，同时，随着源极沟槽161的加深，注入在源极沟槽161内的第一体区131的深度也随之加深，第一体区131至少包裹第一级沟槽的底壁和其余各级沟槽的底壁及侧壁。

可选地，第一体区131的掺杂浓度从源极160向外延层120递减，第一体区131的掺杂浓度为4×10¹⁷cm^-3至1×10¹⁹cm^-3。

离子掺杂可以提高半导体载流子的浓度，从而改善半导体器件的电学性质。通过渐变掺杂的方式，可以实现载流子浓度的平滑过渡，避免了因浓度突变而导致的性能下降，有利于优化半导体器件的导电性能，提高其工作效率。掺杂浓度会直接影响半导体的导电性能，过高的掺杂浓度可能导致半导体的晶格结构破坏，从而影响其性能。通过限制第一体区131的掺杂浓度为4×10¹⁷cm^-3至1×10¹⁹cm^-3，可以确保半导体器件在特定的工作条件下具有稳定的性能，优化载流子的浓度和分布，从而提高器件的性能。

可选地，第一体区131的厚度为0.5μm至1μm。

具体地，第一体区131的厚度可以为0.5μm、0.7μm、0.9μm或1μm等。

过厚的厚度会升高器件的导通电阻，劣化电场强度和导通电阻的折衷关系。通过调整第一体区131掺杂的厚度，可以有效地调控半导体器件的导电性能，有利于提高器件的耐压能力，优化电场分布，提高器件的可靠性和使用寿命。

进一步地，源极沟槽161的深度为2μm至6μm。

具体地，源极沟槽161的深度可以为2μm、3μm、5μm或6μm等。

在栅极沟槽151的基础上进一步形成的源极沟槽161具有比栅极沟槽151更深的深度，常规栅极沟槽151的深度只能达到2μm，而形成于栅极沟槽151的源极沟槽161深度可以进一步达到6μm。在此深度基础上形成的源极沟槽161内第一体区131也能更加深入外延层120内，更深的第一体区131可以有效拓宽耗尽区，平滑电场，保护栅极150拐角，提高器件可靠性。

实施例二

参阅图2，图2是本申请提供的碳化硅功率器件实施例二的结构示意图，在该碳化硅功率器件100中，外延层120还包括设置于第一体区131下方的埋层区180，埋层区180与第一体区131层叠接触，并向栅极150下方延伸，且不超过栅极150与第二有源区140相邻一侧的边缘。

可选地，埋层区180的掺杂类型可以为P+掺杂或N+掺杂。埋层区180的掺杂类型具体取决于器件的类型，当碳化硅功率器件100为N-MOS时，埋层区180的掺杂类型为P+掺杂，当碳化硅功率器件100为P-MOS时，埋层区180的掺杂类型为N+掺杂。

具体地，当埋层区180为P+掺杂时，可以用铝作为主要的掺杂剂，铝可以在晶体中引入空穴，从而呈现P型半导体特性，铝通常通过扩散或离子注入的方式掺杂到外延层120中形成P+埋层；当埋层区180为N+掺杂时，可以用氮，磷或砷作为主要的掺杂剂，通过氮，磷或砷在晶体中引入电子，从而呈现N型半导体特性，氮，磷或砷通常通过扩散或离子注入的方式掺杂到外延层120中形成N+埋层。

延伸过宽的埋层区180会导致器件内的电场分布状态改变，升高导通电阻，劣化电场强度和导通电阻的折衷关系。

设置埋层区180改变了栅极-漏极之间的电场分布，进一步将在源极沟槽161拐角处的电场分散到外延层120内，使电场的峰值位置远离源极沟槽161拐角，通过设置埋层区180可以减少电场在拐角处的集中，避免漏电流的发生，从而有效地保护栅极拐角和源极拐角，提升器件的可靠性。

进一步地，埋层区180的厚度为0.6µm-1.4µm，所述埋层区的掺杂浓度至少为1×10¹⁹cm^-3。

具体地，埋层区180的厚度可以为0.6µm、0.8µm、1.0µm、1.2µm或1.4µm等。

控制埋层区的掺杂浓度可以改善器件的工作频率和电容特性。过高的掺杂浓度会使电子通路减小，导通电阻增加。适当的掺杂浓度可以影响埋层区和衬底层之间的PN结的电场分布，进而影响器件的击穿电压和耐压能力。类似地，较大的埋层区厚度也会造成导通电阻增加。

实施例三

参阅图3，图3是本申请提供的碳化硅功率器件实施例三的结构示意图，在该碳化硅功率器件100中，第一有源区130还包括层叠于栅极150与外延层120之间的第一沟道区132，及形成于第一沟道区132内与栅极150和源极160相邻的第一源区133。

第二有源区140包括层叠设置于外延层120上的第二沟道区141，及层叠于第二沟道区141上并与栅极150相邻的第二源区142，及层叠于第二沟道区141上并位于第二源区142背离栅极150一侧的第二体区143。

可选地，第一沟道区132和第二沟道区141可以为P型阱（P-well）或N型阱（N-well），其中，P-well是通过加入三价铝原子进行掺杂形成的，这种掺杂使得P-well具有接受电子的能力，从而展现出P型导电特性；相对地，N-well则是通过掺杂氮原子等五价元素形成的，这种掺杂增加了半导体中的自由电子浓度，使N-well展现出N型导电特性。

第一源区133和第二源区142是高浓度掺杂的N+区域或P+区域，其主要目的是为了实现欧姆接触，第一源区和第二源区作为元件引脚与工作半导体之间的桥梁，确保电流能够顺畅地通过。

进一步地，第一有源区130和第二有源区140的掺杂类型是与器件类型相对应的，例如，当碳化硅功率器件100为N-MOS时，外延层120的掺杂类型对应地为N型掺杂，此时，第一沟道区132为P-well，第一源区133为N+型掺杂，第一体区131为P+型掺杂，第二有源区140中第二沟道区141为与第一沟道区132掺杂类型相同的P-well，第二源区142为与第一源区133相同的N+型掺杂，第二体区143为与第一体区131相同的P+型掺杂。类似地，碳化硅功率器件100为P-MOS时，各结构的掺杂类型相反。

实施例四

进一步地，参阅图4，图4是本申请提供的碳化硅功率器件实施例四的结构示意图，该碳化硅功率器件100中，外延层120包括依次层叠设置于衬底层110上的第一漂移区121、第二漂移区122和电荷存储层123。

具体地，第一漂移区121位于衬底层110和第一体区131之间，与第一体区131层叠接触；第二漂移区122位于第一沟道区132和第一漂移区121之间，与第一沟道区132层叠接触，且所述第二漂移区的掺杂浓度大于所述第一漂移区。

第一漂移区121和第二漂移区122位于导电通道之下，通过在源极160和栅极150之间施加电压，可以形成沟道区域，这个沟道区域就在栅极150下方的漂移区内，因此，漂移区对器件的电压控制精度和响应速度起到关键作用，漂移区承载了大部分的电荷，可以帮助维持器件的反偏电压，同时，它还可以帮助维持源极160和漏极170之间的电场分布，确保器件性能的稳定。

可选地，第一漂移区121的掺杂浓度为8×10¹⁵cm^-3至1.5×10¹⁶cm^-3；第二漂移区的掺杂浓度为8×10¹⁵cm^-3至8×10¹⁶cm^-3。

具体地，第一漂移区121和第二漂移区122可以为N型漂移区或P型漂移区。N型漂移区，也称为低掺杂N区或漂移层，位于P区和N区之间，由于掺杂浓度较低，其电阻率较高，可以承受较高的电压而不被击穿，还可以提高器件的耐压能力，优化电场分布，从而提高器件的可靠性和性能。P型漂移区与N型漂移区的工作原理类似，但其掺杂的杂质类型不同，主要掺入的是三价元素如铝等。这使得P型漂移区具有接受电子的能力，从而展现出P型导电特性。

第一漂移区121与第二漂移区122的掺杂类型相同，例如，当碳化硅功率器件100为N-MOS时，对应地，衬底层110为N型衬底，此时，第一漂移区121和第二漂移区122都为N型漂移区。同理，当碳化硅功率器件100为P-MOS时，对应地，衬底层110为P型衬底，此时，第一漂移区121和第二漂移区122都为P型漂移区。

电荷存储层123位于第二漂移区122和第二有源区140之间，与第二有源区140层叠接触。

电荷存储层123是一种用于控制半导体器件中的载流子注入的材料层，电荷存储层123的主要功能是存储电荷，当栅极150电压改变时，电荷存储层123可以吸收或释放电荷，进而调控导电沟道的形成和变化。这种调控机制使得器件能够精确地控制电流的大小和流动方向，电荷存储层123增强了栅极150对沟道的控制能力，有助于提高器件的开关速度和响应速度。

对于上述的碳化硅功率器件100的各个结构，根据不同的使用情况，其极性可以对应更该。例如，当碳化硅功率器件100为N-MOS时，对应地，衬底层110为N型衬底，第一漂移区121和第二漂移区122为N型漂移区，第一有源区130中第一体区131为P+型掺杂，第一有源区130中其它结构和第二有源区140中对应结构的掺杂类型参考上述对第一有源区130中和第二有源区140的说明，在此不再赘述。同样地，当碳化硅功率器件100为P-MOS时，其它结构区域的掺杂类型也对应改变。

进一步地，参阅图5，图5是常规平面MOS、半平面半沟槽MOS和本申请提供的碳化硅功率器件的栅极电荷-栅极源极电压关系示意图。

相较于常规的平面MOS和不具有与栅极沟槽相邻的多级源极沟槽161的半平面半沟槽MOS，本申请提供的碳化硅功率器件100具有更好的电场保护作用和性能。例如，在漏极-源极电压Vds=1200-1350V，栅极-源极电压Vgs=0V的关态时，设置栅氧厚度为30nm，根据图2所示，此时常规平面型MOS器件的电场峰值位于栅极下方氧化层中部位置，栅氧电场达到4.577MV/cm；此时半平面半沟槽MOS器件的电场峰值位于栅极下方拐角处，栅氧电场达到4.077MV/cm，相较于常规的平面MOS有所减小；此时碳化硅功率器件100的电场峰值位于源极沟槽161的底部拐角处，而源极沟槽161拐角处的电场仅有0.973MV/cm，远小于常规平面型MOS和半平面半沟槽MOS，能够更好的保护栅极氧化层，提升器件可靠性。

当栅极电压发生变化时，漏极-源极电压并不会立即按照栅极电压的变化而变化，而是会有一个短暂的延迟。这种延迟是由于栅极电荷的积累和漏极-源极电容的影响所导致的。在这个延迟期间，漏极-源极电压保持在一个稳定的水平，形成了一个平台状的电压曲线，这个稳定的阶段就被称为米勒平台。在图5中，相较于常规平面MOS（Planner-MOS）和半平面半沟槽MOS(MOS_1)，碳化硅功率器件100(MOS_2)几乎不存在米勒平台，开关特性明显提升。

例如，将常规平面MOS与半平面半沟槽MOS和本申请提供的碳化硅功率器件100的静态电性与栅极电荷Qgsp对比，3种MOS在栅氧厚度为30nm且沟道区掺杂浓度为4×10¹⁷cm^-3的条件下均可以达到1500V以上的击穿电压，满足1200V规格器件的设计要求，由于本申请提供的碳化硅功率器件100具有多级源极沟槽161结构，其具有比其他两种MOS更好的电场保护作用，因此相对的本申请提供的碳化硅功率器件100的漂移区与电荷存储层可以允许更高的掺杂浓度，且其导通电阻仅为1.298 mΩ•cm^2，远低于其他两种结构。

由于该器件改变了栅极和源极的形状，从而减小了栅极与漏极重叠的面积，降低了栅漏电容(也称为米勒电容)Cgd；此外，更宽的耗尽区相当于在栅极-漏极电容Cgd上串联一个大电容，Cgd会影响MOS器件的高频特性，串联一个大电容可以降栅极漏极之间的总电容，使得碳化硅功率器件100可以工作在更高的频率下；具体地，源极160接地或低电平，漏极170接高电平，在漏极170和源极160之间的电压大于于某一阈值时，碳化硅功率器件100处于开启状态，此时Cgd充电，当在漏极170和源极160之间的电压小于上述阈值时，碳化硅功率器件100关闭，Cgd放电；碳化硅功率器件100完全开启需要Cgd充满电荷，完全关闭需要Cgd释放所以电荷，因此Cgd电荷容量大小决定了充放电时间，串联一个大电容可以减小总电容，使充放电时间变短；通过减小Cgd和栅漏电荷Qgd，可以有效提高开关速度，减小开关损耗，提高电路的效率，降低静态功耗和动态功耗，提高电路的能效比，提高电路的提高电路的稳定性和可靠性。

参阅图6和图7，图6是本申请提供的提供的碳化硅功率器件的制作方法一实施例流程结构示意图，图7是本申请提供的碳化硅功率器件的制作方法一实施例流程步骤示意图。

该碳化硅功率器件100的制作方法步骤包括：

步骤10：提供一衬底层110，并在衬底层110上形成外延层120。

衬底110是由半导体材料制造而成的圆晶片，可以直接进入圆晶制造生产环节生产半导体器件，也可以进行外延工艺生产外延片。本方案采用的衬底层110优选为碳化硅衬底，该衬底可以是由晶圆制造厂提供的，也可以是自行通过对碳化硅粉末进行单晶生长和晶圆切割、磨平及抛光等步骤制造得到的，本申请对此不做具体限制。可选地，在得到衬底层110之后还可以进行晶圆片清洗，如化学清洗、机械清洗和热处理等，以确保硅片表面的清洁度，以减少后续工序中的缺陷和不良率，同时，正确的清洗方法和参数设置也是非常重要的，否则可能会对衬底表面造成损伤或引入新的污染物。

可选地，衬底层的类型可以为N型衬底或P型衬底。N型衬底即导电类型为N型的通过电子进行导电的衬底，可以通过掺杂氮、磷、砷等等五价元素得到。P型衬底即导电类型为P型的通过空穴进行导电的衬底，可以通过掺杂铝等三价元素得到。

外延层即在衬底上淀积的一层薄的单晶体，本方案在衬底层110上通过外延生长或沉积方式即可形成该外延层120。具体地，该外延生长方式或沉积方式可以为PVD、CVD、MBE或LPE等，本申请对此不做具体限制。可选地，该外延层120和衬底层110为同质的碳化硅材料，这种同质的碳化硅材料使得外延层120与衬底层110之间具有良好的晶格匹配，从而减少了缺陷和应力，有利于提升该器件制作的成品率，并有利于器件更好地发挥其性能。

可选地，外延层可以包括依次层叠外延形成于衬底层110上的第一漂移区121、第二漂移区123和高浓度掺杂的电荷存储层122。

第一漂移区121和第二漂移区122可以为N型漂移区或P型漂移区。N型漂移区，也称为低掺杂N区或漂移层，位于P区和N区之间，由于掺杂浓度较低，其电阻率较高，可以承受较高的电压而不被击穿，还可以提高器件的耐压能力，优化电场分布，从而提高器件的可靠性和性能。P型漂移区与N型漂移区的工作原理类似，但其掺杂的杂质类型不同，主要掺入的是三价元素如硼。这使得P型漂移区具有接受电子的能力，从而展现出P型导电特性。

可选地，所述第二漂移区的掺杂浓度大于所述第一漂移区，第一漂移区121的掺杂浓度可以为8×10¹⁵cm^-3至1.5×10¹⁶cm^-3；第二漂移区的掺杂浓度可以为8×10¹⁵cm^-3至8×10¹⁶cm^-3。

电荷存储层是一种用于控制半导体器件中的载流子注入的材料层，电荷存储层123的主要功能是存储电荷。

其中，第一漂移区121、第二漂移区123和电荷存储层122均可以通过PVD、CVD、MBE或LPE等方式外延生长并离子注入得到，在此不再赘述。

步骤20：刻蚀外延层120以形成栅极沟槽151。

刻蚀是一种用化学方法或者物理方法有选择地从晶圆片表面取出不需要的材料的过程，其是通过溶液、反应离子或其它机械方式来剥离、去除材料的一种统称。刻蚀技术主要分为干法刻蚀与湿法刻蚀。干法刻蚀主要利用反应气体与等离子体进行刻蚀；湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀。

可选地，刻蚀外延层120的方法为干法刻蚀。通过干法刻蚀或其它的刻蚀方法可以得到用于沉积栅极150，形成半平面半沟槽的MOS结构，以改善单一类型MOS氧化层电场强度和导通电阻的折衷关系差的问题。

步骤30：对外延层120进行离子注入，以形成第二有源区140、第一沟道区132和第一源区133。

离子注入是一种将杂质元素的原子经离子化后形成带电的杂质离子，使其在强电场下加速，获得较高的能量后直接轰击到半导体器件相应区域中，再经过退火，使杂质激活，在半导体片内形成一定的杂质分布的掺杂过程。

第一有源区130和第二有源区140是通过将如铝、硼和镓等三价元素的离子注入掺杂到预设的P型区域，磷、砷和氮等五价元素的离子注入掺杂到预设的N型区域，并根据预设浓度和位置的不同调整注入的角度、速度和注入量形成的。

具体地，第一有源区130可以通过离子注入的方式形成层叠于栅极150与外延层120之间的第一沟道区132，及形成于第一沟道区132内与栅极150和源极160相邻的第一源区133。第二有源区140可以通过离子注入的方式形成层叠设置于外延层120上的第二沟道区141，及层叠于第二沟道区141上并与栅极150相邻的第二源区142，及层叠于第二沟道区141上并位于第二源区142背离栅极150一侧的第二体区143。

步骤40：刻蚀外延层120以形成源极沟槽161，源极沟槽161与栅极沟槽151并排且源极沟槽161的深度大于栅极沟槽151的深度。

通过刻蚀在栅极沟槽151的底壁形成用于沉积源极160的多级深度源极沟槽161，源极沟槽161的深度大于栅极沟槽151的深度。

在形成源极沟槽161的过程中，对外延层120的刻蚀可以为多次。通过多次刻蚀可以使源极沟槽161形成多级深度结构，有利于加深源极沟槽161内第一体区131深入外延层120的深度。

在刻蚀栅极沟槽151以形成源极沟槽161之前，还包括沉积硬掩模。具体地，在第一有源区130上沉积由二氧化硅或碳化硅材料构成的硬掩膜，以保护下方材料不被刻蚀，并且作为刻蚀过程中的掩膜层。

可选地，硬掩模的沉积方法为CVD沉积。

步骤50：在栅极沟槽151的底壁及至少在源极沟槽161的底壁形成第一有源区130的第一体区131。

在源极沟槽161内进行离子注入形成第一体区，第一体区131进一步地向外延伸包裹源极沟槽161的底壁，第一体区131进一步地还包裹源极沟槽161的部分侧壁。

第一体区是由铝、硼和镓等三价元素或磷、砷和氮等五价元素的离子注入掺杂到源极沟槽161底部，并根据预设浓度和位置的不同调整注入的角度、速度和注入量形成的。

步骤60：在所述栅极沟槽中设置栅极。

可选地，栅极150的形成可以通过沉积、离子注入、热扩散或外延生长等工艺。

热扩散工艺是通过高温处理使掺杂剂在衬底中扩散，形成所需的掺杂区域。

例如，栅极150通过沉积工艺形成，栅极150的多晶硅沉积是通过CVD或PVD等技术，在晶片表面沉积一层多晶硅膜，以形成器件的栅极结构；栅极多晶硅的掺杂方法包括离子注入和扩散等技术，通过在多晶硅表面注入或扩散掺杂剂，改变多晶硅的电性能。通过掺杂可以调节栅极多晶硅的导电性能，提高栅极150的导电性能和稳定性。

在设置栅极150之前，还包括：在栅极沟槽151和源极沟槽161内沉积栅极氧化层。

栅极氧化层用来隔离栅极150和其他材料层，避免栅极150电流的泄漏，减小栅极150与其他金属层之间的寄生电容，有利于提升栅极150控制能效，提升器件的可靠性和稳定性。

可选地，沉积栅极氧化层的氧化工艺包括但不限于干法氧化和湿法氧化。

干法氧化是通过将晶片置于氧化气氛中，通常使用氧气或氮氧混合气体，通过高温热处理使氧气与硅表面反应生成二氧化硅氧化层。湿法氧化是通过将晶片浸泡在含氧化剂的酸性或碱性溶液中，如H₂O₂、NH₄OH等，使氧化剂与硅表面反应生成氧化层。

对沉积后的栅极150进行刻蚀，以暴露下方的源极沟槽161。

在刻蚀栅极150之前，还包括沉积层间隔离介质。

层间隔离介质是器件中不同金属层之间的电绝缘层，充当两层导电金属或者相邻金属线条之间的隔离膜，通常可以采用介电常数为3.9-4.0的二氧化硅材料，本申请对层间隔离介质的材料不做具体限制。

可选地，沉积层间隔离介质的方法为CVD沉积。

步骤70：在外延层120背离衬底层110的一侧沉积源极160，源极160的一部分填充于源极沟槽161，源极160的另一部分向外延伸并覆盖栅极150及第二有源区140，并在衬底层110背离外延层120的一侧沉积漏极170。

源极160是利用具备较好的导电性和导热性的材料进行沉积，以实现导电连接和其他功能。可选地，源极材料可以为镍、铬、钛、锆、钴等金属材料，也可以是多晶硅材料或其他导电材料。

漏极170可以通过沉积、蒸镀或溅射的方式形成于衬底层110背离外延层120的一侧。可选地，漏极170的材料可以为金属材料、多晶硅材料或其他导电材料。

区别于现有技术，本申请提供了一种碳化硅功率器件及其制作方法，通过多次刻蚀栅极沟槽151形成具有多级深度的源极沟槽161，由于该器件改变了栅极和源极的形状，从而减小了栅极与漏极重叠的面积，降低了栅漏电容，有效提高了开关速度，减小开关损耗，提高电路的效率，降低静态功耗和动态功耗，提高电路的能效比。通过在源极沟槽161内沉积第一体区131，使第一体区131能够深入外延层120，更深的第一体区131能够拓宽耗尽区，降栅极漏极之间的总电容，使得碳化硅功率器件可以工作在更高的频率下，还能使器件具有更好的电荷平衡效果，进而平滑电场，减小导通电阻，有效保护栅极氧化物不被提前击穿，提高电路的提高电路的稳定性和可靠性。

以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims

1.一种碳化硅功率器件，其特征在于，包括：

衬底层；

外延层，设置于所述衬底层上，且在所述外延层上形成有栅极沟槽和源极沟槽，所述源极沟槽的深度大于所述栅极沟槽的深度，在所述栅极沟槽的底壁形成有第一有源区，所述第一有源区中的第一体区进一步地向外延伸至少包裹所述源极沟槽的底壁，并进一步地还包裹所述源极沟槽的部分侧壁,在所述栅极沟槽的侧壁及所述外延层的顶部形成有第二有源区；

栅极，填充于所述栅极沟槽内；

源极，所述源极的一部分填充于所述源极沟槽，所述源极的另一部分向外延伸并覆盖所述栅极及所述第二有源区；

漏极，设置于所述衬底层背离所述外延层的一侧。

2.根据权利要求1所述的碳化硅功率器件，其特征在于，所述源极沟槽为一级沟槽，所述一级沟槽的深度大于所述栅极沟槽的深度；

或所述源极沟槽为M级沟槽，M为大于等于2的整数，其中第一级沟槽的深度大于所述栅极沟槽的深度，后一级沟槽设置于前一级沟槽的底部，所述第一体区至少包裹所述第一级沟槽的底壁和其余各级沟槽的底壁及侧壁。

3.根据权利要求1所述的碳化硅功率器件，其特征在于，所述第一体区的掺杂浓度从所述源极向所述外延层递减，所述第一体区的掺杂浓度为4×10¹⁷cm^-3至1×10¹⁹cm^-3；

所述第一体区的厚度为0.5μm至1μm。

4.根据权利要求1所述的一种碳化硅功率器件，其特征在于，所述源极沟槽的深度为2μm至6μm。

5.根据权利要求1所述的一种碳化硅功率器件，其特征在于，所述外延层还包括设置于所述第一体区下方的埋层区，所述埋层区与所述第一体区层叠接触。

6.根据权利要求5所述的一种碳化硅功率器件，其特征在于，所述埋层区的宽度大于等于所述第一体区的宽度，且小于等于所述栅极沟槽和所述源极沟槽之和。

7.根据权利要求4所述的一种碳化硅功率器件，其特征在于，所述埋层区的厚度为0.6µm-1.4µm，所述埋层区的掺杂浓度至少为1×10¹⁹cm^-3。

8.根据权利要求1所述的一种碳化硅功率器件，其特征在于，所述第一有源区还包括层叠于所述栅极与所述外延层之间的第一沟道区，及形成于所述第一沟道区内与所述栅极和所述源极相邻的第一源区；

所述第二有源区包括层叠设置于所述外延层上的第二沟道区，及层叠于所述第二沟道区上并与所述栅极相邻的第二源区，及层叠于所述第二沟道区上并位于所述第二源区背离所述栅极一侧的第二体区。

9.根据权利要求1所述的一种碳化硅功率器件，其特征在于，所述外延层包括依次层叠设置于所述衬底层上的第一漂移区、第二漂移区和电荷存储层；

所述第一漂移区位于所述衬底层和所述第一体区之间，与所述第一体区层叠接触；

所述第二漂移区位于所述第一沟道区和所述第一漂移区之间，与所述第一沟道区层叠接触，且所述第二漂移区的掺杂浓度大于所述第一漂移区；

所述电荷存储层位于所述第二漂移区和所述第二有源区之间，与所述第二有源区层叠接触。

10.一种碳化硅功率器件的制作方法，其特征在于，包括：

提供一衬底层，并在所述衬底层上形成外延层；

刻蚀所述外延层以形成栅极沟槽；

在所述栅极沟槽的底壁形成有第一有源区的部分，在所述栅极沟槽的侧壁及所述外延层的顶部形成有第二有源区；

刻蚀所述外延层以形成源极沟槽，所述源极沟槽与所述栅极沟槽并排且所述源极沟槽的深度大于所述栅极沟槽的深度；

在所述栅极沟槽的底壁及至少在所述源极沟槽的底壁形成所述第一有源区的第一体区；

在所述栅极沟槽中设置栅极；

在所述外延层背离所述衬底层的一侧形成源极，所述源极的一部分填充于所述源极沟槽，所述源极的另一部分向外延伸并覆盖所述栅极及所述第二有源区，并在所述衬底层背离所述外延层的一侧形成漏极。