CN118073206A - 半导体器件的制备方法及半导体器件 - Google Patents

Abstract

本申请实施例涉及一种半导体器件的制备方法及半导体器件，属于半导体技术领域。半导体器件的制备方法包括：提供半导体材料层，半导体材料层中包括第一器件区，第一器件区中包括漂移区和体区；在部分漂移区的表面形成场氧化层；形成从场氧化层的表面延伸至漂移区的内部的至少一个第一沟槽；形成覆盖第一沟槽的内壁的第一介质层；在部分体区的表面形成栅介质层；形成填充于第一沟槽并延伸至部分场氧化层和栅介质层的表面的导电层；其中，位于第一沟槽中的导电层构成第一场板；位于第一场板和场氧化层的表面的导电层构成第二场板；位于栅介质层的表面的导电层构成栅电极层。如此，在有效提升器件击穿电压的同时使得器件的制备工艺较为简化。

Description

半导体器件的制备方法及半导体器件

技术领域

本申请涉及半导体技术领域，特别是涉及一种半导体器件的制备方法及半导体器件。

背景技术

半导体器件中的金属氧化物半导体（Metal Oxide Semiconductor，MOS）器件，因具有开关速度快、损耗小、可靠性高等优点，在诸如电源控制和驱动电路等领域得到越来越广泛的应用。例如，金属氧化物半导体器件中的横向扩散金属氧化物半导体（LaterallyDiffused Metal Oxide Semiconductor，LDMOS）器件，具有耐高压，大电流驱动能力以及低功耗的优点，而且容易与互补金属氧化物半导体器件工艺兼容，因此常用于射频功率电路和电源控制电路，以满足耐高压以及实现功率控制等方面的要求。

功率集成电路高电压、大电流的特点常常要求金属氧化物半导体器件具有高击穿电压和低比导通电阻。场板技术是一种广泛应用的用于提高金属氧化物半导体器件的击穿电压的技术，但是目前结合场板技术的金属氧化物半导体器件的制作工艺较为复杂。因此如何在较好地提升金属氧化物半导体器件的击穿电压的同时，简化制作工艺是目前亟需解决的问题。

发明内容

有鉴于此，本申请实施例为解决背景技术中存在的至少一个问题而提供一种半导体器件的制备方法及半导体器件。

第一方面，本申请实施例提供了一种半导体器件的制备方法，所述方法包括：

提供半导体材料层，所述半导体材料层中包括第一器件区，所述第一器件区中包括漂移区和体区；

在部分所述漂移区的表面形成场氧化层；

形成从所述场氧化层的表面延伸至所述漂移区的内部的至少一个第一沟槽；

形成覆盖所述第一沟槽的内壁的第一介质层；

在部分所述体区的表面形成栅介质层；

形成填充于所述第一沟槽并延伸至部分所述场氧化层和所述栅介质层的表面的导电层；其中，位于所述第一沟槽中的所述导电层构成第一场板；位于所述第一场板和所述场氧化层的表面的所述导电层构成第二场板；位于所述栅介质层的表面的所述导电层构成栅电极层。

结合本申请的第一方面，在一可选实施方式中，所述第一沟槽的数量为至少两个；所述第一沟槽中的至少一个第一沟槽靠近所述场氧化层的邻近所述体区的一侧，所述第一沟槽中的至少一个第一沟槽靠近所述场氧化层的远离所述体区的另一侧。

结合本申请的第一方面，在一可选实施方式中，所述第一介质层和所述栅介质层在一步工艺中形成。

结合本申请的第一方面，在一可选实施方式中，所述方法还包括：

形成导电互连结构，所述导电互连结构与所述导电层导电连接；

在所述漂移区中形成漏极区；

在所述体区中形成源极区；所述源极区和所述漏极区分别位于所述导电层的两侧。

结合本申请的第一方面，在一可选实施方式中，所述半导体材料层还包括位于所述第一器件区一侧的第二器件区；所述方法还包括：

在所述第二器件区中形成从所述半导体材料层的表面延伸至所述半导体材料层的内部的第二沟槽；所述第二沟槽与所述第一沟槽在同一光刻工艺中形成；

在所述第二沟槽内形成屏蔽栅极和控制栅极；所述控制栅极位于所述屏蔽栅极的上方，并与所述屏蔽栅极之间电绝缘。

结合本申请的第一方面，在一可选实施方式中，所述在所述第二沟槽内形成屏蔽栅极，包括：

形成覆盖所述第二沟槽的内壁的第二介质层；

形成填充于部分所述第二沟槽内的所述屏蔽栅极；

其中，所述第二介质层与所述第一介质层和所述栅介质层在一步工艺中形成；所述屏蔽栅极与所述导电层在一步工艺中形成。

第二方面，本申请实施例提供了一种半导体器件，包括：

半导体材料层；所述半导体材料层中包括第一器件区；所述第一器件区中包括漂移区和体区；

场氧化层，位于部分所述漂移区的表面；

栅介质层，位于部分所述体区的表面；

至少一个第一沟槽，从所述场氧化层的表面延伸至所述漂移区的内部；

导电层，位于所述第一沟槽中并延伸至部分所述场氧化层和所述栅介质层的表面；其中，位于所述第一沟槽中的所述导电层构成第一场板；位于所述第一场板和所述场氧化层的表面的所述导电层构成第二场板；位于所述栅介质层的表面的所述导电层构成栅电极层。

结合本申请的第二方面，在一可选实施方式中，所述第一沟槽的数量为至少两个；所述第一沟槽中的至少一个第一沟槽靠近所述场氧化层的邻近所述体区的一侧，所述第一沟槽中的至少一个第一沟槽靠近所述场氧化层的远离所述体区的另一侧。

结合本申请的第二方面，在一可选实施方式中，所述半导体器件还包括：

导电互连结构，所述导电互连结构与所述导电层导电连接；

漏极区，位于所述漂移区中；

源极区，位于所述体区中；

其中，所述源极区与所述漏极区分别位于所述导电层的两侧。

结合本申请的第二方面，在一可选实施方式中，所述半导体材料层还包括位于所述第一器件区一侧的第二器件区；所述半导体器件还包括：

位于所述第二器件区中的第二沟槽；所述第二沟槽从所述半导体材料层的表面延伸至所述半导体材料层的内部；

位于所述第二沟槽内的屏蔽栅极和控制栅极；所述控制栅极位于所述屏蔽栅极的上方，并与所述屏蔽栅极之间电绝缘；所述第二沟槽与所述第一沟槽在同一光刻工艺中形成。

本申请实施例所提供的半导体器件的制备方法及半导体器件，包括：提供半导体材料层，所述半导体材料层中包括第一器件区，所述第一器件区中包括漂移区和体区；在部分所述漂移区的表面形成场氧化层；形成从所述场氧化层的表面延伸至所述漂移区的内部的至少一个第一沟槽；形成覆盖所述第一沟槽的内壁的第一介质层；在部分所述体区的表面形成栅介质层；形成填充于所述第一沟槽并延伸至部分所述场氧化层和所述栅介质层的表面的导电层；其中，位于所述第一沟槽中的所述导电层构成第一场板；位于所述第一场板和所述场氧化层的表面的所述导电层构成第二场板；位于所述栅介质层的表面的所述导电层构成栅电极层。如此，通过形成第一场板和第二场板，可对漂移区的电场进行有效调节，从而可提升器件的击穿电压，而且第一场板、第二场板和栅电极层在一步工艺中形成，工艺简化。第一场板和第二场板均与栅电极层导电连接，可简化后续制作导电接触的工艺。即本申请实施例在有效提升器件击穿电压的同时使得器件的制备工艺较为简化。此外，本申请实施例中的第一场板设置于沟槽中，在器件的横向尺寸保持相同的条件下，可以使得器件的漂移区长度更长，有利于进一步提升器件的耐压水平。

本申请附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为相关技术中的半导体器件的剖面结构示意图；

图2为相关技术中的半导体器件的电场强度分布的仿真模拟示意图；

图3为本申请实施例提供的半导体器件的制备方法的流程示意图；

图4为本申请实施例提供的半导体结构在制备过程中提供半导体材料层的剖面结构示意图；

图5为本申请实施例提供的半导体结构在制备过程中形成场氧化层的剖面结构示意图；

图6为本申请实施例提供的半导体结构在制备过程中形成至少一个第一沟槽的剖面结构示意图；

图7为本申请实施例提供的一种半导体结构在制备过程中形成至少两个第一沟槽的剖面结构示意图；

图8为本申请实施例提供的半导体结构在制备过程中形成第一介质层和栅介质层的剖面结构示意图；

图9为本申请实施例提供的半导体结构在制备过程中形成初始导电材料层的剖面结构示意图；

图10为本申请实施例提供的半导体结构在制备过程中形成导电层的剖面结构示意图；

图11为本申请实施例提供的半导体结构在制备过程中形成导电互连结构、漏极区、源极区、漏极以及源极的剖面结构示意图；

图12为本申请实施例提供的另一种半导体结构在制备过程中形成至少两个第一沟槽的剖面结构示意图；

图13为本申请实施例提供的半导体结构在制备过程中形成第二沟槽的剖面结构示意图；

图14为本申请实施例提供的半导体结构在制备过程中形成屏蔽栅极的剖面结构示意图；

图15为本申请实施例提供的半导体结构在制备过程中形成控制栅极的剖面结构示意图；

图16为本申请实施例提供的又一种半导体结构在制备过程中形成至少两个第一沟槽的剖面结构示意图。

具体实施方式

下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向（旋转90度或其它取向）并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本申请，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本申请的技术方案。本申请的较佳实施例详细描述如下，然而除了这些详细描述外，本申请还可以具有其他实施方式。

图1为相关技术中的半导体器件的剖面结构示意图，半导体器件具体为一种横向扩散金属氧化物半导体器件。如图1所示，半导体器件中包括位于半导体材料层100中的漂移区11和体区12，其中，漏极区110位于漂移区11中，源极区120位于体区12中，场氧化层13位于部分漂移区11的上方，栅极多晶硅170位于部分体区12及部分漂移区11的上方并延伸至部分场氧化层13的上方。在图1所示的半导体器件中，源极区120和漏极区110之间的漂移区11的长度对器件的耐压水平有直接的影响，通常漂移区11的长度越长，器件的耐压水平越高。另外，场氧化层13和覆盖在场氧化层13表面的栅极多晶硅170可以调节漂移区11表面的电场分布，以进一步提升器件的耐压水平。因此，相关技术中通常通过增加漂移区11、场氧化层13以及栅极多晶硅170在水平方向上的延伸长度以提升器件的耐压水平。如此，一方面会牺牲半导体器件的横向尺寸，导致器件的横向尺寸较大，浪费版图面积。另一方面，单纯地在水平方向上延长漂移区11、场氧化层13以及栅极多晶硅170，也会导致器件的比导通电阻相应增加。因此相关技术中对器件的耐压水平的提升较为有限。

图2为相关技术中的半导体器件的电场强度分布的仿真模拟示意图。图2中对应的器件结构可以参照图1所示的器件结构进行理解。由图2可以看出，相关技术中，半导体器件的漂移区11中，在靠近漏极区110和场氧化层13的一侧区域（如图中实线框所示）和靠近场氧化层13的另一侧的区域（如图中虚线框所示）容易出现电场集中，电场线集中分布区域作为器件的击穿薄弱点，且易引起热载流子注入效应，会影响器件的可靠性。

相关技术中，可以通过在器件的漂移区内增加场板以提升器件的耐压水平，但是增加形成场板的步骤通常使得器件的制备工艺变得比较复杂，导致器件的制作时间和制作成本显著增加。

基于此，本申请实施例提供了一种半导体器件的制备方法。图3为本申请实施例提供的半导体器件的制备方法的流程示意图；如图3所示，该方法包括：

步骤S101，提供半导体材料层，半导体材料层中包括第一器件区，第一器件区中包括漂移区和体区；

步骤S102，在部分漂移区的表面形成场氧化层；

步骤S103，形成从场氧化层的表面延伸至漂移区的内部的至少一个第一沟槽；

步骤S104，形成覆盖第一沟槽的内壁的第一介质层；

步骤S105，在部分体区的表面形成栅介质层；

步骤S106，形成填充于第一沟槽并延伸至部分场氧化层和栅介质层的表面的导电层；其中，位于第一沟槽中的导电层构成第一场板；位于第一场板和场氧化层的表面的导电层构成第二场板；位于栅介质层的表面的导电层构成栅电极层。

可以理解的，通过上述方法，形成第一场板和第二场板，可对漂移区的电场进行有效调节，从而可提升器件的击穿电压，而且第一场板、第二场板和栅电极层在一步工艺中形成，工艺简化。第一场板和第二场板均与栅电极层导电连接，可简化后续制作导电接触的工艺。即本申请实施例在有效提升器件击穿电压的同时使得器件的制备工艺较为简化。此外，本申请实施例中的第一场板设置于沟槽中，在器件的横向尺寸保持相同的条件下，可以使得器件的漂移区长度更长，有利于进一步提升器件的耐压水平。

还应该理解的是，虽然上述流程示意图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。而且，上述流程示意图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，也不必然是依次进行。

下面，结合图4至图16，对本申请实施例提供的半导体器件的制备方法及其有益效果做进一步详细说明。

首先，请参考图4，执行步骤S101，提供半导体材料层100，半导体材料层100中包括第一器件区101，第一器件区101中包括漂移区11和体区12。

示例性的，半导体材料层100例如可以为半导体衬底，具体例如为单晶硅、多晶硅、非晶硅、掺杂硅、硅锗或者碳化硅等材料。在本申请的一些其他实施例中，半导体材料层100例如可以为在衬底10上外延生长的外延层。

在制备工艺中，可以采用离子注入工艺在半导体材料层100中注入杂质元素以形成第一器件区101。当半导体材料层100具有第一导电类型时，可以在半导体材料层100中注入第二导电类型的杂质以形成具有第二导电类型的第一器件区101。第二导电类型与第一导电类型不同，在第一导电类型为N型或P型的情况下，相应地，第二导电类型为P型或N型。在一具体的实施例中，半导体材料层100为N型，第一器件区101为P型。可选的，第一器件区101可以为在N型的半导体材料层100中形成的P阱。

在制备工艺中，在可以采用离子注入工艺在第一器件区101中注入与第一器件区101的导电类型不同的杂质以形成漂移区11。例如，可以在P型的第一器件区101注入N型杂质元素以形成N型的漂移区11，未被注入N型掺杂元素的第一器件区101构成体区12，漂移区11和体区12具有不同的导电类型。如图4所示，漂移区11的底部位于第一器件区101的内部，体区12围绕漂移区11的底部和一个侧边。在本申请的一些其他实施例中，也不排除漂移区11的底部与第一器件区101的底部平齐的情况，体区12和漂移区11相邻设置。

接下来，请参考图5，执行步骤S102，在部分漂移区11的表面形成场氧化层13。

示例性的，可以采用热氧化工艺或者沉积工艺中的一种或多种形成场氧化层13。可选的，在半导体材料层100的材料包括硅时，可以采用硅的局部氧化（Local Oxidationof Silicon，LOCOS）工艺形成场氧化层13，场氧化层13的材料包括氧化硅。具体地，例如，首先，在半导体材料层100的表面形成氮化物层（图中未示出）；其次，去除位于漂移区11上方的部分氮化物层以暴露出待形成场氧化层13的区域；再者，通过热氧化的方式在没有被氮化物层覆盖的区域生长场氧化层13。但LOCOS工艺中，氮化物层的边缘会凸起，使得形成的场氧化层13的两侧形成类似鸟嘴的结构，一般称为“鸟嘴效应”。如前述相关技术中，在场氧化层13的两侧的鸟嘴结构附近，电场相对更容易集中。

接下来，请参考图6，执行步骤S103，形成从场氧化层13的表面延伸至漂移区11的内部的至少一个第一沟槽14。

示例性的，可以采用干法刻蚀工艺，例如等离子体刻蚀工艺形成第一沟槽14。

在一些实施例中，请参考图7，第一沟槽14的数量为至少两个；第一沟槽14中的至少一个第一沟槽14靠近场氧化层13的邻近体区12的一侧，第一沟槽14中的至少一个第一沟槽14靠近场氧化层13的远离体区12的另一侧。

如前所述，场氧化层13的两侧的鸟嘴结构附近容易出现电场集中，本实施例中第一沟槽14中的至少一个第一沟槽14靠近场氧化层13的邻近体区12的一侧，第一沟槽14中的至少一个第一沟槽14靠近场氧化层13的远离体区12的另一侧，如此使得后续在第一沟槽14中形成的第一场板可以对场氧化层13的两侧的鸟嘴结构附近区域的电场进行有效调节，从而改善电场线分布，减少电场的集中，提升器件的可靠性。

需要说明的是，图7所示的两个第一沟槽14是一种示例，在本申请的一些其他实施例中，第一沟槽14的数量可以为三个或者三个以上，如此可以通过后续在第一沟槽14中形成的多个第一场板对漂移区11的电场进行更好的调节，以进一步提升器件的耐压水平。

作为示例，后续的制备工艺在第一沟槽14的数量为一个的基础上进行描述。可以理解，在第一沟槽14的数量为两个或者两个以上时，后续制备工艺是相似的，可以参照第一沟槽14的数量是一个的情况进行理解。

接下来，请参考图8，执行步骤S104，形成覆盖第一沟槽14的内壁的第一介质层15。

示例性的，可以采用沉积工艺或者热氧化工艺中的一种或多种形成第一介质层15，其中，第一介质层15的材料例如可以包括氧化物、氮化物或氮氧化物中的至少一种。第一介质层15可以使得后续在第一沟槽14中形成的第一场板与漂移区11之间实现电绝缘。

接下来，请继续参考图8，执行步骤S105，在部分体区12的表面形成栅介质层16。

示例性的，可以采用沉积工艺或者热氧化工艺中的至少一种形成栅介质层16，其中，栅介质层16的材料例如可以包括氧化物。

在一些实施例中，第一介质层15和栅介质层16在一步工艺中形成。

示例性的，可以采用热氧化工艺，首先在半导体材料层100的表面和第一沟槽14暴露的半导体层材料层上形成热氧化层（图中未示出），然后去除部分热氧化层以形成第一介质层15和栅介质层16。或者可以采用沉积工艺，首先在半导体材料层100和场氧化层13的表面以及第一沟槽14的内壁形成氧化物和/或氮化物层（图中未示出），然后去除部分氧化物和/或氮化物层以形成第一介质层15和栅介质层16。如此可以使得工艺较为简化。

在本申请的一些其他实施例中，也不排除分步形成第一介质层15和栅介质层16，具体地，形成栅介质层16的步骤可以在形成第一介质层15的步骤之前，也可以在形成第一介质层15的步骤之后。此外，形成栅介质层16的步骤也可以在形成第一沟槽14的步骤之前。在此不作具体限定。

最后，请参考图9和图10，执行步骤S106，形成填充于第一沟槽14并延伸至部分场氧化层13和栅介质层16的表面的导电层17；其中，位于第一沟槽14中的导电层17构成第一场板171；位于第一场板171和场氧化层13的表面的导电层17构成第二场板172；位于栅介质层16的表面的导电层17构成栅电极层173。

本申请实施例中，通过在漂移区11中形成第一场板171和第二场板172，可对漂移区11的电场进行有效调节，改善电场分布，将器件击穿点下移，从而可提升器件的击穿电压，而且第一场板171、第二场板172和栅电极层173在一步工艺中形成，工艺简化。第一场板171和第二场板172均与栅电极层173导电连接，可简化后续制作导电接触的工艺。

此外，本申请实施例中的第一场板171设置于沟槽中，在器件的横向尺寸保持相同的条件下，可以使得器件的漂移区11长度更长，有利于进一步提升器件的耐压水平。

在一些具体的实施例中，执行步骤S106可以包括以下步骤：

首先，请参考图9，形成填充第一沟槽14并覆盖半导体材料层100、场氧化层13和栅介质层16的初始导电材料层104；

然后，请参考图10，刻蚀去除位于半导体材料层100和场氧化层13上方的部分初始导电材料层104，形成导电层17。

示例性的，可以采用沉积、溅射或者电镀工艺中的至少一种形成初始导电材料层104，其中，初始导电材料层104的材料例如可以包括金属材料和/或半导体材料。在一具体的实施例中，导电层17的材料可以包括掺杂或者未掺杂的多晶硅。可以采用干法刻蚀工艺去除部分初始导电材料层104。

在一些实施例中，请参考图11，半导体器件的制备方法还可以包括：形成导电互连结构18，导电互连结构18与导电层17导电连接；在漂移区11中形成漏极区110；在体区12中形成源极区120；源极区120和漏极区110分别位于导电层17的两侧。

本申请实施例中的，导电互连结构18可以将导电层17连接至外部控制电路，因此可以通过导电互连结构18对第一场板171、第二场板172和栅电极层173施加控制电压。如此，不用再单独制作导电接触将第一场板171连接至外部控制电路，可进一步简化工艺。

本申请实施例中，源极区120和漏极区110分别位于导电层17的两侧，以在第一器件区101形成LDMOS器件。LDMOS器件的源极区120、漏极区110和栅极位于同一侧，易于通过内部连接与低压信号集成，与互补金属氧化物半导体器件的兼容性好，便于多种器件的集成。

在一些实施例中，请继续参考图11，半导体器件的制备方法还可以包括：形成与漏极区110导电连接的漏极111；形成与源极区120导电连接的源极121。

本申请实施例中的源极121和漏极111用于将源极区120和漏极区110连接至外部控制电路，以便于对源极区120和漏极区110施加控制电压。

在实际制备中，可以首先形成覆盖半导体材料层100、场氧化层13和导电层17的介电层（图中未示出），其次在介电层中形成分别暴露出导电层17、源极区120和漏极区110的表面的通孔（图中未示出），然后在通孔内填充导电材料以分别形成导电互连结构18、源极121和漏极111。导电互连结构18、源极121和漏极111的材料例如可以包括钛、氮化钛、钨等金属中的一种或多种，或者其他任何导电材料。

在一些实施例中，当第一沟槽14的数量为至少两个时，按照上述方法形成的半导体器件的结构如图12所示。

在一些实施例中，请参考图11和图12，半导体器件的制备方法还可以包括：在位于漂移区11下方的半导体材料层100中形成埋层103，埋层103的导电类型与漂移区11的导电类型不同。例如埋层103的导电类型为P型，漂移区11的导电类型为N型，如此可以通过埋层103辅助漂移区11的耗尽，以进一步提升器件的耐压水平。

形成埋层103可以采用本领域人员熟知的工艺，在此不再赘述。

在一些实施例中，请参考图13至图15，半导体材料层100还可以包括位于第一器件区101一侧的第二器件区102；半导体器件的制备方法还可以包括：在第二器件区102中形成从半导体材料层100的表面延伸至半导体材料层100的内部的第二沟槽20；第二沟槽20与第一沟槽14在同一光刻工艺中形成；在第二沟槽20内形成屏蔽栅极22和控制栅极23；控制栅极23位于屏蔽栅极22的上方，并与屏蔽栅极22之间电绝缘。

本申请实施例中在现有的集成平台，例如金属氧化物半导体场效应晶体管和屏蔽栅晶体管的集成平台中，第一器件区101的第一沟槽14可以与第二器件区102的第二沟槽20在同一光刻工艺中形成，可以在原技术基础上，不增加光罩以及不增加额外流片等成本，形成第一沟槽14，以便后续在第一沟槽14中形成第一场板以提升器件的可靠性。如使得制备工艺进一步简化，且可降低制作成本。

在一些实施例中，请参考图13和图14，在第二沟槽20内形成屏蔽栅极22，包括：形成覆盖第二沟槽20的内壁的第二介质层21（请参考图13）；形成填充于部分第二沟槽20内的屏蔽栅极22（请参考图14）；其中，第二介质层21可以与第一介质层15和栅介质层16在一步工艺中形成；屏蔽栅极22可以与导电层17在一步工艺中形成。

本申请实施例中，第二介质层21与第一介质层15和栅介质层16在一步工艺中形成，屏蔽栅极22与导电层17在一步工艺中形成，可以进一步简化工艺。

示例性的，一步形成第一介质层15、栅介质层16和第二介质层21的工艺可以参考上述实施例中一步形成第一介质层15和栅介质层16的工艺进行理解。形成屏蔽栅极22的工艺可以参考上述实施例中形成导电层17的工艺进行理解。

在一些具体的实施例中，请参考图15，形成控制栅极23的步骤可以包括：去除位于屏蔽栅极22上方的第二介质层21；形成覆盖屏蔽栅极22、第二介质层21和第二沟槽20侧壁的第三介质层24；在剩余的第二沟槽20中形成控制栅极23。位于屏蔽栅极22和控制栅极23之间的第三介质层24用于隔离屏蔽栅极22和控制栅极23，位于控制栅极23与半导体材料层100之间的第三介质层24可以作为控制栅介质层。

形成第三介质层24可以采用本领域熟知的工艺，在此不再赘述。

在一些实施例中，请继续参考图15，半导体器件的制备方法还可以包括：在漂移区11形成漏极区110，在体区12形成源极区120，源极区120和漏极区110分别位于导电层17的两侧。

在一些实施例中，请继续参考图15，半导体器件的制备方法还可以包括：形成与导电层17导电连接的导电互连结构18；形成与源极区120导电连接的源极121；形成与漏极区110导电连接的漏极111。

需要说明的是，上述实施中以第一器件区101形成的第一沟槽14的数量以一个作为示例，在第一器件区101形成的第一沟槽14的数量为两个或者两个以上时，半导体器件的制备方法可以参照上述实施例进行理解，在此不再赘述。在形成的第一沟槽14的数量为两个或者两个以上时，形成的半导体器件的结构如图16所示。

基于此，本申请实施例提供了一种半导体器件。如图11所示，半导体器件包括：

半导体材料层100；半导体材料层100中包括第一器件区101；第一器件区101中包括漂移区11和体区12；

场氧化层13，位于部分漂移区11的表面；

栅介质层16，位于部分体区12的表面；

至少一个第一沟槽14，从场氧化层13的表面延伸至漂移区11的内部；

导电层17，位于第一沟槽14中并延伸至部分场氧化层13和栅介质层16的表面；其中，位于第一沟槽14中的导电层17构成第一场板171；位于第一场板171和场氧化层13的表面的导电层17构成第二场板172；位于栅介质层16的表面的导电层17构成栅电极层173。

本申请实施例中，第一场板171和第二场板172可对漂移区11的电场进行有效调节，从而可提升器件的击穿电压。在实际工艺中，第一场板171、第二场板172和栅电极层173在一步工艺中形成，工艺简化，而且第一场板171和第二场板172均与栅电极层173导电连接，可简化后续制作导电接触的工艺。即本申请实施例在有效提升器件击穿电压的同时使得器件的制备工艺较为简化。此外，本申请实施例中的第一场板171设置于沟槽中，在器件的横向尺寸保持相同的条件下，可以使得器件的漂移区11长度更长，有利于进一步提升器件的耐压水平。

在一些实施例中，请参考图12，第一沟槽14的数量为至少两个；第一沟槽14中的至少一个第一沟槽14靠近场氧化层13的邻近体区12的一侧，第一沟槽14中的至少一个第一沟槽14靠近场氧化层13的远离体区12的另一侧。

本实施例中第一沟槽14中的至少一个第一沟槽14靠近场氧化层13的邻近体区12的一侧，第一沟槽14中的至少一个第一沟槽14靠近场氧化层13的远离体区12的另一侧，如此使得位于第一沟槽14中的第一场板171可以对场氧化层13的两侧的鸟嘴结构附近区域的电场进行有效调节，从而改善电场线分布，减少电场的集中，提升器件的可靠性。

在一些实施例中，请参考图11和图12，半导体器件还可以包括：导电互连结构18，导电互连结构18与导电层17导电连接；漏极区110，位于漂移区11中；源极区120，位于体区12中；其中，源极区120与漏极区110分别位于导电层17的两侧。

本申请实施例中的，导电互连结构18可以将导电层17连接至外部控制电路，因此可以通过导电互连结构18对第一场板171、第二场板172和栅电极层173施加控制电压。如此，在实际工艺中可以不用再单独制作导电接触将第一场板171连接至外部控制电路，可进一步简化工艺。

本申请实施例中，源极区120和漏极区110分别位于导电层17的两侧，以在第一器件区101形成LDMOS器件。LDMOS器件的源极区120、漏极区110和栅极位于同一侧，易于通过内部连接与低压信号集成，与互补金属氧化物半导体器件的兼容性好，便于多种器件的集成。

在一些实施例中，请参考图11和图12，半导体器件还可以包括：与源极区120导电连接的源极121，与漏极区110导电连接的漏极111。

本申请实施例中的源极121和漏极111用于将源极区120和漏极区110连接至外部控制电路，以便于对源极区120和漏极区110施加控制电压。

在一些实施例中，请参考图11和图12，半导体器件还可以包括：位于漂移区11下方的半导体材料层100中的埋层103。埋层103的导电类型与漂移区11的导电类型不同。例如埋层103的导电类型为P型，漂移区11的导电类型为N型，如此可以通过埋层103辅助漂移区11的耗尽，以进一步提升器件的耐压水平。

在一些实施例中，请参考图15，半导体材料层100还可以包括位于第一器件区101一侧的第二器件区102；半导体器件还可以包括：

位于第二器件区102中的第二沟槽20；第二沟槽20从半导体材料层100的表面延伸至半导体材料层100的内部；

位于第二沟槽20内的屏蔽栅极22和控制栅极23；控制栅极23位于屏蔽栅极22的上方，并与屏蔽栅极22之间电绝缘；第二沟槽20与第一沟槽14在同一光刻工艺中形成。

本申请实施例中在现有的集成平台，例如金属氧化物半导体场效应晶体管和屏蔽栅晶体管的集成平台中，第一器件区101的第一沟槽14可以与第二器件区102的第二沟槽20在同一光刻工艺中形成，可以在原技术基础上，不增加光罩以及不增加额外流片等成本，形成第一沟槽14，以便在第一沟槽14中形成场板结构以提升器件的可靠性。如使得实际制备工艺进一步简化，且可降低制作成本。

在一些实施例中，请继续参考图15，半导体器件还可以包括：覆盖第二沟槽20的部分内壁的第二介质层21，第二介质层21的上表面与屏蔽栅极22的上表面可以齐平；围绕控制栅极23的第三介质层24。

本申请实施例中，第二介质层21用于屏蔽栅极22与半导体材料层100之间的隔离，位于屏蔽栅极22和控制栅极23之间的第三介质层24用于屏蔽栅极22和控制栅极23之间的隔离，位于控制栅极23与半导体材料层100之间的第三介质层24可以作为控制栅介质层。

在一些实施例中，请继续参考图15，半导体器件还可以包括：与导电层17导电连接的导电互连结构18；与源极区120导电连接的源极121；与漏极区110导电连接的漏极111。

在一些实施例中，请参考图16，位于第一器件区101的第一沟槽14的数量为至少两个；第一沟槽14中的至少一个第一沟槽14靠近场氧化层13的邻近体区12的一侧，第一沟槽14中的至少一个第一沟槽14靠近场氧化层13的远离体区12的另一侧。如此使得位于第一沟槽14中的场板可以更好地改善漂移区的电场分布，提升器件的可靠性。

需要说明的是，本申请提供的半导体器件实施例与半导体器件的制备方法实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。但需要进一步说明的是，本申请实施例提供的半导体器件，其各技术特征组合已经可以解决本申请所要解决的技术问题；因而，本申请实施例所提供的半导体器件可以不受本申请实施例提供的半导体器件的制备方法的限制，任何能够形成本申请实施例所提供的半导体器件结构的制备方法所制备的半导体器件均在本申请保护的范围之内。

应当理解，以上实施例均为示例性的，不用于包含权利要求所包含的所有可能的实施方式。在不脱离本公开的范围的情况下，还可以在以上实施例的基础上做出各种变形和改变。同样的，也可以对以上实施例的各个技术特征进行任意组合，以形成可能没有被明确描述的本申请的另外的实施例。因此，上述实施例仅表达了本申请的几种实施方式，不对本申请专利的保护范围进行限制。

Claims (10)

1.一种半导体器件的制备方法，其特征在于，所述方法包括：

提供半导体材料层，所述半导体材料层中包括第一器件区，所述第一器件区中包括漂移区和体区；

在部分所述漂移区的表面形成场氧化层；

形成从所述场氧化层的表面延伸至所述漂移区的内部的至少一个第一沟槽；

形成覆盖所述第一沟槽的内壁的第一介质层；

在部分所述体区的表面形成栅介质层；

形成填充于所述第一沟槽并延伸至部分所述场氧化层和所述栅介质层的表面的导电层；其中，位于所述第一沟槽中的所述导电层构成第一场板；位于所述第一场板和所述场氧化层的表面的所述导电层构成第二场板；位于所述栅介质层的表面的所述导电层构成栅电极层。

2.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第一沟槽的数量为至少两个；所述第一沟槽中的至少一个第一沟槽靠近所述场氧化层的邻近所述体区的一侧，所述第一沟槽中的至少一个第一沟槽靠近所述场氧化层的远离所述体区的另一侧。

3.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第一介质层和所述栅介质层在一步工艺中形成。

4.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述方法还包括：

形成导电互连结构，所述导电互连结构与所述导电层导电连接；

在所述漂移区中形成漏极区；

在所述体区中形成源极区；所述源极区和所述漏极区分别位于所述导电层的两侧。

5.根据权利要求1至4中任一项所述的半导体器件的制备方法，其特征在于，所述半导体材料层还包括位于所述第一器件区一侧的第二器件区；所述方法还包括：

在所述第二器件区中形成从所述半导体材料层的表面延伸至所述半导体材料层的内部的第二沟槽；所述第二沟槽与所述第一沟槽在同一光刻工艺中形成；

在所述第二沟槽内形成屏蔽栅极和控制栅极；所述控制栅极位于所述屏蔽栅极的上方，并与所述屏蔽栅极之间电绝缘。

6.根据权利要求5所述的半导体器件的制备方法，其特征在于，所述在所述第二沟槽内形成屏蔽栅极，包括：

形成覆盖所述第二沟槽的内壁的第二介质层；

形成填充于部分所述第二沟槽内的所述屏蔽栅极；

其中，所述第二介质层与所述第一介质层和所述栅介质层在一步工艺中形成；所述屏蔽栅极与所述导电层在一步工艺中形成。

7.一种半导体器件，其特征在于，包括：

半导体材料层；所述半导体材料层中包括第一器件区；所述第一器件区中包括漂移区和体区；

场氧化层，位于部分所述漂移区的表面；

栅介质层，位于部分所述体区的表面；

至少一个第一沟槽，从所述场氧化层的表面延伸至所述漂移区的内部；

导电层，位于所述第一沟槽中并延伸至部分所述场氧化层和所述栅介质层的表面；其中，位于所述第一沟槽中的所述导电层构成第一场板；位于所述第一场板和所述场氧化层的表面的所述导电层构成第二场板；位于所述栅介质层的表面的所述导电层构成栅电极层。

8.根据权利要求7所述的半导体器件，其特征在于，所述第一沟槽的数量为至少两个；所述第一沟槽中的至少一个第一沟槽靠近所述场氧化层的邻近所述体区的一侧，所述第一沟槽中的至少一个第一沟槽靠近所述场氧化层的远离所述体区的另一侧。

9.根据权利要求7所述的半导体器件，其特征在于，所述半导体器件还包括：

导电互连结构，所述导电互连结构与所述导电层导电连接；

漏极区，位于所述漂移区中；

源极区，位于所述体区中；

其中，所述源极区与所述漏极区分别位于所述导电层的两侧。

10.根据权利要求7至9中任一项所述的半导体器件，其特征在于，所述半导体材料层还包括位于所述第一器件区一侧的第二器件区；所述半导体器件还包括：

位于所述第二器件区中的第二沟槽；所述第二沟槽从所述半导体材料层的表面延伸至所述半导体材料层的内部；

位于所述第二沟槽内的屏蔽栅极和控制栅极；所述控制栅极位于所述屏蔽栅极的上方，并与所述屏蔽栅极之间电绝缘；所述第二沟槽与所述第一沟槽在同一光刻工艺中形成。