CN118056281A

CN118056281A - 半导体装置

Info

Publication number: CN118056281A
Application number: CN202380013901.1A
Authority: CN
Inventors: 中村浩尚; 大河亮介; 安田英司
Original assignee: Nuvoton Technology Corp Japan
Current assignee: Nuvoton Technology Corp Japan
Priority date: 2022-02-24
Filing date: 2023-02-10
Publication date: 2024-05-17
Also published as: JPWO2023162735A1; JP7393593B1; WO2023162735A1; TW202349707A

Abstract

半导体装置(1)是具有在第一方向上延伸的第一栅极沟槽(17)以及形成得比第一栅极沟槽(17)深的第二栅极沟槽(27)、形成在第一栅极沟槽(17)内部的第一栅极绝缘膜(16)及第一栅极导体(15)、和形成在第二栅极沟槽(27)内部的第二栅极绝缘膜(26)及第二栅极导体(25)的纵型场效应晶体管(10)，第一栅极导体(15)和第二栅极导体(25)是相同电位，设第一栅极沟槽(17)的条数为n时，第二栅极沟槽(27)的条数是2以上且n+1以下，在与低浓度杂质层(33)的上表面平行且与第一方向正交的第二方向上，设置第一栅极沟槽(17)和第二栅极沟槽(27)的区域的最端部被设置上述第二栅极沟槽(27)。

Description

半导体装置

技术领域

本公开涉及半导体装置，特别涉及芯片尺寸封装型的半导体装置。

背景技术

在具备栅极沟槽的纵型场效应晶体管中，已知耐压和导通电阻存在折中的关系。

现有技术文献

专利文献

专利文献1：日本特开2016－219774号公报

专利文献2：日本专利第6509674号公报

发明内容

发明要解决的课题

在具备栅极沟槽的纵型场效应晶体管中，要求一边维持耐压一边降低导通电阻，并且降低当在漏极－源极间施加电压时在栅极沟槽的底端附近产生的电场强度，提高对于可靠性的下降的耐性。

在专利文献1及专利文献2中，公开了纵型场效应晶体管的构造，公开了优化处于折中关系的特性的构造。

用于解决课题的手段

为了解决上述的课题，本公开的半导体装置，是能够面朝下安装的芯片尺寸封装型的半导体装置，是纵型场效应晶体管，具有：第1导电型的半导体衬底，含有上述第1导电型的杂质；上述第1导电型的低浓度杂质层，在上述半导体衬底上相接而形成，含有比上述半导体衬底的上述第1导电型的杂质浓度低的浓度的上述第1导电型的杂质；与上述第1导电型不同的第2导电型的体区域，形成在上述低浓度杂质层；上述第1导电型的源极区域，形成在上述体区域；源极电极，与上述体区域及上述源极区域电连接；第一栅极沟槽，从上述低浓度杂质层的上表面将上述体区域贯通而形成为到上述低浓度杂质层的一部分为止的深度，具有与上述源极区域接触的部分，在与上述低浓度杂质层的上表面平行的第一方向上延伸；第二栅极沟槽，从上述低浓度杂质层的上表面将上述体区域贯通且形成得比上述第一栅极沟槽深，具有与上述源极区域接触的部分，在上述第一方向上延伸；第一栅极绝缘膜，形成在上述第一栅极沟槽的内部；第一栅极导体，形成在上述第一栅极绝缘膜上；第二栅极绝缘膜，形成在上述第二栅极沟槽的内部；以及第二栅极导体，形成在上述第二栅极绝缘膜上；上述第一栅极导体和上述第二栅极导体是相同电位；当设上述第一栅极沟槽的条数为n时，上述第二栅极沟槽的条数是2以上且n+1以下，n是1以上的整数；在与上述低浓度杂质层的上表面平行且与上述第一方向正交的第二方向上，设置上述第一栅极沟槽和上述第二栅极沟槽的区域的最端部被设置上述第二栅极沟槽。

根据该结构，能够降低导通电阻，并且能够提高针对当在漏极－源极间施加电压时成为可靠性下降的要因的电场强度的耐性。

发明效果

本公开的目的在于，提供能够一边维持耐压一边降低导通电阻并且实现可靠性提高的半导体装置。

附图说明

图1是表示实施方式1的半导体装置的构造的一例的剖面示意图。

图2A是表示实施方式1的半导体装置的构造的一例的平面示意图。

图2B是表示实施方式1的半导体装置中流动的主电流的剖面示意图。

图3A是实施方式1的第一晶体管的大致单位结构的平面示意图。

图3B是实施方式1的第一晶体管的大致单位结构的立体示意图。

图4是表示实施方式1的半导体装置的构造的一例的平面示意图。

图5A是表示实施方式1的比较例1的第一晶体管的构造的一例的剖面示意图。

图5B是以图5A所示的半导体装置的构造对在漏极－源极间施加了额定电压时产生的电位的分布进行了模拟的剖面示意图。

图5C是以图5A所示的半导体装置的构造对在漏极－源极间施加了额定电压时产生的电场强度进行了模拟的剖面示意图。

图6A是表示实施方式1的比较例2的第一晶体管的构造的一例的剖面示意图。

图6B是以图6A所示的半导体装置的构造对在漏极－源极间施加了额定电压时产生的电位的分布进行了模拟的剖面示意图。

图6C是以图6A所示的半导体装置的构造对在漏极－源极间施加了额定电压时产生的电场强度进行了模拟的剖面示意图。

图7A是表示实施方式1的第一晶体管的构造的一例的剖面示意图。

图7B是以图7A所示的半导体装置的构造对在漏极－源极间施加了额定电压时产生的电位进行了模拟的剖面示意图。

图7C是以图7A所示的半导体装置的构造对在漏极－源极间施加了额定电压时产生的电场强度进行了模拟的剖面示意图。

图8是表示实施方式1的第一晶体管的构造的一例的剖面示意图。

图9是绘制了实施方式1的第一晶体管的栅极沟槽的深度差Δ与漏极耐压VDS的关系的曲线图。

图10A是表示实施方式1的第一晶体管的构造的一例的剖面示意图。

图10B是以图10A所示的半导体装置的构造对在漏极－源极间施加了额定电压时产生的电位的分布进行了模拟的剖面示意图。

图10C是以图10A所示的半导体装置的构造对在漏极－源极间施加了额定电压时产生的电场强度进行了模拟的剖面示意图。

图11A是表示实施方式1的第一晶体管的构造的一例的剖面示意图。

图11B是以图11A所示的半导体装置的构造对在漏极－源极间施加了额定电压时产生的电位的分布进行了模拟的剖面示意图。

图11C是以图11A所示的半导体装置的构造对在漏极－源极间施加了额定电压时产生的电场强度进行了模拟的剖面示意图。

图12A是表示实施方式1的半导体装置的制造过程的剖面示意图。

图12B是表示实施方式1的半导体装置的制造过程的剖面示意图。

图12C是表示实施方式1的半导体装置的制造过程的剖面示意图。

图12D是表示实施方式1的半导体装置的制造过程的剖面示意图。

图12E是表示实施方式1的半导体装置的制造过程的剖面示意图。

图12F是表示实施方式1的半导体装置的制造过程的剖面示意图。

图12G是表示实施方式1的半导体装置的制造过程的剖面示意图。

图13是表示实施方式2的第一晶体管的构造的一例的剖面示意图。

图14是表示实施方式3的第一晶体管的构造的一例的剖面示意图。

具体实施方式

以下，参照附图说明本公开的一实施方式的半导体装置的具体例。这里所示的实施方式均表示本公开的一具体例。因此，以下实施方式中表示的数值、形状、构成要素、构成要素的配置及连接形态、以及步骤(工序)及步骤的顺序等作为一例而并不意欲限定本公开。此外，各图是示意图，并不一定严格地图示。在各图中，对于实质相同的结构赋予相同的标号，重复的说明省略或简化。

(实施方式1)

[1.半导体装置的构造]

以下，关于本公开的纵型场效应晶体管的构造，以双重结构为例进行说明。并不必须是双重结构，也可以是单重结构的纵型场效应晶体管，也可以是三重以上的结构的纵型场效应晶体管。

图1是表示半导体装置的构造的一例的剖面图。图2A是其平面图，半导体装置的大小、形状、电极焊盘的配置是一例。图2B是示意地表示半导体装置中流动的主电流的剖面图。图1及图2B是图2A的I－I处的剖切面。

如图1及图2A所示，半导体装置1具有半导体层40、金属层30、形成在半导体层40内的第一区域A1中的第一纵型场效应晶体管10(以下也称作“晶体管10”。)、和形成在半导体层40内的第二区域A2中的第二纵型场效应晶体管20(以下也称作“晶体管20”。)。这里，如图2A所示，第一区域A1和第二区域A2在半导体层40的平面视图中相互邻接。图2A中，用虚线表示第一区域A1与第二区域A2的假想边界线90。

半导体层40是将半导体衬底32和低浓度杂质层33层叠而构成的。半导体衬底32配置在半导体层40的背面侧，由含有第1导电型的杂质的第1导电型的硅构成。低浓度杂质层33配置在半导体层40的表面侧，与半导体衬底32接触而形成，含有比半导体衬底32的第1导电型的杂质浓度低浓度的第1导电型的杂质，是第1导电型。

低浓度杂质层33例如可以通过外延生长而形成在半导体衬底32上。另外，低浓度杂质层33还是对于晶体管10及晶体管20共通的漂移层，在本说明书中有时也称作漂移层。

金属层30与半导体层40的背面侧接触而形成，由银(Ag)或铜(Cu)构成。另外，在金属层30中，可以微量地含有在金属材料的制造工序中作为杂质而混入的金属以外的元素。此外，金属层30可以形成在半导体层40的背面侧的整面也可以并非如此。

如图1及图2A所示，在低浓度杂质层33的第一区域A1，形成有含有与第1导电型不同的第2导电型的杂质的第2导电型的第一体区域18。在第一体区域18，形成有含有第1导电型的杂质的第1导电型的第一源极区域14、第一栅极导体15以及第一栅极绝缘膜16。第一栅极绝缘膜16形成在从半导体层40的上表面将第一源极区域14及第一体区域18贯通而形成为到低浓度杂质层33的一部分为止的深度的多个第一栅极沟槽17的内部，第一栅极导体15在第一栅极沟槽17的内部形成在第一栅极绝缘膜16上。

第一源极电极11包括部分12和部分13，部分12经由部分13而与第一源极区域14及第一体区域18连接。第一栅极导体15是埋入在半导体层40的内部的埋入型栅极电极，与第一栅极电极焊盘119电连接。

第一源极电极11的部分12是在面朝下安装中的回流时与焊料相接合的层，作为非限定的一例，可以由含有镍、钛、钨、钯中的某1种以上的金属材料构成。在部分12的表面，可以施以金等的镀层。

第一源极电极11的部分13是将部分12与半导体层40连接的层，作为非限定的一例，可以由含有铝、铜、金、银中的某1种以上的金属材料构成。

在低浓度杂质层33的第二区域A2，形成有含有第2导电型的杂质的第2导电型的第二体区域28。在第二体区域28，形成有含有第1导电型的杂质的第1导电型的第二源极区域24、第二栅极导体25以及第二栅极绝缘膜26。第二栅极绝缘膜26形成在从半导体层40的上表面将第二源极区域24及第二体区域28贯通而形成为到低浓度杂质层33的一部分为止的深度的多个第二栅极沟槽27的内部，第二栅极导体25在第二栅极沟槽27的内部形成在第二栅极绝缘膜26上。

第二源极电极21包括部分22和部分23，部分22经由部分23而与第二源极区域24及第二体区域28连接。第二栅极导体25是埋入在半导体层40的内部的埋入型栅极电极，与第二栅极电极焊盘129电连接。

第二源极电极21的部分22是在面朝下安装中的回流时与焊料相接合的层，作为非限定的一例，可以由含有镍、钛、钨、钯中的某1种以上的金属材料构成。在部分22的表面，可以施以金等的镀层。

第二源极电极21的部分23是将部分22和半导体层40连接的层，作为非限定的一例，可以由包含铝、铜、金、银中的某1种以上的金属材料构成。

通过晶体管10及晶体管20的上述结构，半导体衬底32作为将晶体管10的第一漏极区域及晶体管20的第二漏极区域共通化了的共通漏极区域发挥功能。有低浓度杂质层33的与半导体衬底32相接的一侧的一部分也作为共通漏极区域发挥功能的情况。此外，金属层30作为将晶体管10的漏极电极及晶体管20的漏极电极共通化了的共通漏极电极发挥功能。

如图1所示，第一体区域18被具有开口的层间绝缘层34覆盖，设有穿过层间绝缘层34的开口而与第一源极区域14连接的第一源极电极11的部分13。层间绝缘层34及第一源极电极的部分13被具有开口的钝化层35覆盖，设有穿过钝化层35的开口而与第一源极电极的部分13连接的部分12。

第二体区域28被具有开口的层间绝缘层34覆盖，设有穿过层间绝缘层34的开口而与第二源极区域24连接的第二源极电极21的部分23。层间绝缘层34及第二源极电极的部分23被具有开口的钝化层35覆盖，设有穿过钝化层35的开口而与第二源极电极的部分23连接的部分22。

因而，多个第一源极电极焊盘116以及多个第二源极电极焊盘126分别是指第一源极电极11以及第二源极电极21在半导体装置1的表面局部地露出了的区域、即所谓的端子的部分。同样地，1个以上的第一栅极电极焊盘119以及1个以上的第二栅极电极焊盘129分别是指第一栅极电极19(在图1、图2A、图2B中未图示。)以及第二栅极电极29(在图1、图2A、图2B中未图示。)在半导体装置1的表面局部地露出了的区域、即所谓的端子的部分。

在半导体装置1中，例如可以将第1导电型设为N型，将第2导电型设为P型，第一源极区域14、第二源极区域24、半导体衬底32以及低浓度杂质层33是N型半导体，并且，第一体区域18及第二体区域28是P型半导体。

此外，在半导体装置1中，例如也可以将第1导电型设为P型，将第2导电型设为N型，第一源极区域14、第二源极区域24、半导体衬底32以及低浓度杂质层33是P型半导体，并且第一体区域18及第二体区域28是N型半导体。

在以下的说明中，假设晶体管10和晶体管20是以N型为第1导电型、以P型为第2导电型的所谓N沟道型晶体管的情况来对半导体装置1的导通动作进行说明

另外，这里，关于晶体管10和晶体管20，以在功能、特性、构造等方面没有任何差异的具备对称性的情况为前提进行了说明。图1、图2A、图2B也以对称性为前提进行了描绘，但在本公开的芯片尺寸封装型的双重结构的纵型场效应晶体管中，对称性不是一定必要的条件。

[2.纵型场效应晶体管的动作]

图3A及图3B分别是在半导体装置1的X方向及Y方向上反复形成的、晶体管10(或晶体管20)的大致单位结构的平面图及立体图。图3A及图3B中，为了容易理解，半导体衬底32、第一源极电极11(或第二源极电极21)并未图示。

另外，所谓Y方向，是与半导体层40的上表面平行而第一栅极沟槽17及第二栅极沟槽27延伸的方向。此外，所谓X方向，是指与半导体层40的上表面平行且与Y方向正交的方向。所谓Z方向，是指与X方向和Y方向都正交且表示半导体装置的高度方向的方向。本公开中，有时也将Y方向表示为第一方向，将X方向表示为第二方向，将Z方向表示为第三方向。

如图3A及图3B所示，在晶体管10，具备将第一体区域18和第一源极电极11电连接的第一连接部18A。第一连接部18A是第一体区域18中的没有形成第一源极区域14的区域，含有与第一体区域18相同的第2导电型的杂质。第一源极区域14和第一连接部18A沿着Y方向交替地且周期性地反复配置。晶体管20也同样。

在半导体装置1中，在向第一源极电极11施加高电压且向第二源极电极21施加低电压、以第二源极电极21为基准向第二栅极电极29(第二栅极导体25)施加阈值以上的电压的情况下，在第二体区域28中的第二栅极绝缘膜26的附近形成导通沟道。结果，在第一源极电极11－第一连接部18A－第一体区域18－低浓度杂质层33－半导体衬底32－金属层30－半导体衬底32－低浓度杂质层33－形成于第二体区域28的导通沟道－第二源极区域24－第二源极电极21的路径中流动主电流从而半导体装置1成为导通状态。另外，在该导通路径中的、第二体区域28与低浓度杂质层33的接触面处存在PN结，作为体二极管发挥功能。此外，该主电流由于流过金属层30，所以通过使金属层30较厚，从而主电流路径的剖面积扩大，半导体装置1的导通电阻能够降低。

同样地，在半导体装置1中，在向第二源极电极21施加高电压且向第一源极电极11施加低电压、以第一源极电极11为基准向第一栅极电极19(第一栅极导体15)施加阈值以上的电压的情况下，在第一体区域18中的第一栅极绝缘膜16的附近形成导通沟道。结果，在第二源极电极21－第二连接部28A－第二体区域28－低浓度杂质层33－半导体衬底32－金属层30－半导体衬底32－低浓度杂质层33－形成于第一体区域18的导通沟道－第一源极区域14－第一源极电极11的路径中流动主电流从而半导体装置1成为导通状态。另外，在该导通路径中的、第一体区域18与低浓度杂质层33的接触面处存在PN结，作为体二极管发挥功能。

图4是表示半导体装置1的构成要素中的第一体区域18和第二体区域28以及第一有源区域112和第二有源区域122的、在半导体层40(低浓度杂质层33)的平面视图中的形状的一例的平面图。图4中虽未图示，但第一栅极沟槽17和第二栅极沟槽27都在Y方向上延伸。

第一有源区域112是指，将当向晶体管10的第一栅极电极19(第一栅极导体15)施加了阈值以上的电压时形成导通沟道的部分全部包含在内的最小范围。所谓形成导通沟道的部分，是多个第一栅极沟槽17的各自与第一源极区域14邻接的部分。在半导体层40的平面视图中，第一有源区域112包含在第一体区域18内。

第二有源区域122是指，将当向晶体管20的第二栅极电极29(第二栅极导体25)施加了阈值以上的电压时形成导通沟道的部分全部包含在内的最小范围。所谓形成导通沟道的部分，是多个第二栅极沟槽27的各自与第二源极区域24邻接的部分。在半导体层40的平面视图中，第二有源区域122包含在第二体区域28内。

将第一区域A1中的包围第一有源区域112的区域称作第一外周区域，将第二区域A2中的包围第二有源区域122的区域称作第二外周区域。

关于单重结构的纵型场效应晶体管，可以大致理解为是由双重结构的纵型场效应晶体管的仅仅单侧(晶体管10)形成的。但是，在芯片尺寸封装型中，在具备源极电极焊盘116、栅极电极焊盘119的半导体层40的表面侧，有时还设置漏极电极焊盘。该情况下，需要事先从半导体层40的表面侧形成与在半导体层40的背面侧具备的半导体衬底32电连接的漏极引出构造。

[3.栅极沟槽的深度和晶体管的特性]

(3－1.漏极耐压)

在以下的说明中，关于半导体装置1，只要没有特别声明，就仅记载关于晶体管10的构成要素。标号也只要没有必要就以对晶体管10的构成要素赋予的标号为代表来使用。

在半导体装置1中，将第一源极电极11与第二源极电极21的电位差设为源极－源极间电压(VSS[V])。在半导体装置1的制品规格书中，根据用途，设定了源极－源极间规格最大电压(BVSSS[V])。在本公开中，有时将源极－源极间规格最大电压(BVSSS[V])仅称作耐压或漏极耐压。

在第一体区域18与低浓度杂质层33的边界具备PN结，夹着PN结而形成耗尽层。为了提高漏极耐压，需要晶体管10截止时的耗尽层能够充分扩展的构造，必须适当地设计低浓度杂质层33的载流子浓度(电阻率)、厚度。

为了使耗尽层充分扩展，低浓度杂质层33需要使载流子浓度较低(使电阻率较高)且使厚度较厚。由于从第一栅极沟槽17的底端来看能够使低浓度杂质层33的厚度相对较厚，所以为了提高漏极耐压，优选的是，第一栅极沟槽17较浅。

此外，本实施方式中的说明由于基于双重结构的纵型场效应晶体管所有设为VSS、BVSSS进行了描述，但在是单重结构的纵型场效应晶体管的情况下，分别使用漏极－源极间电压(VDS[V])、漏极－源极间规格最大电压(BVDSS[V])即可。

以下，即使是双重结构的纵型场效应晶体管，也方便地将源极－源极间称作漏极－源极间，使用VDS、BVDSS进行说明。

(3－2.导通电阻)

第一栅极沟槽17从半导体层40的上表面，与第一源极区域14接触地将第一体区域18贯通而形成为到低浓度杂质层33的一部分为止的深度。从第一源极电极11朝向作为共通漏极的半导体衬底32流动的电流在穿过了第一体区域18之后，在到第一栅极沟槽17的底端之前沿着第一栅极沟槽17在低浓度杂质层33中流动。

沿着第一栅极沟槽17的底端流动的电流在施加于第一栅极导体15的电压的影响下，在低浓度杂质层33中也被比较降低导通电阻而流动。但是，当超过第一栅极沟槽17的底端时，电流受到与低浓度杂质层33的电阻率相应的电阻而流动。

因此，在第一栅极沟槽17相对浅的情况下，电流在到达半导体衬底32为止在低浓度杂质层33的内部以相对长的距离流动。相反，在第一栅极沟槽17相对深的情况下，电流在到达半导体衬底32为止在低浓度杂质层33的内部以相对短的距离流动。因而，为了降低流过低浓度杂质层33的电流的电阻，优选的是，第一栅极沟槽17较深。

(3－3.电场强度和可靠性)

半导体装置1中，当增大VDS时在低浓度杂质层33中电位分布产生变化。第一栅极沟槽17由于是底端形成为到达低浓度杂质层33的一部分为止的深度的槽，所以对应于其宽度、间隔、深度，低浓度杂质层33中的电位分布的方式变化。

图5A是本实施方式1的比较例1，是以某个深度Da[nm]将全部的第一栅极沟槽17同样地形成的构造。在图5B中表示对在图5A中在对第一栅极导体15的施加电压为零的状态下到成为VDS＝BVDSS(这里是22V)为止施加了电压时的电位[V]的分布进行模拟得到的结果。

此外，图6A是本实施方式1的比较例2，是以某个深度Db[nm](Da＜Db)将全部的第一栅极沟槽17同样地形成的构造。在图6B中表示对在图6A中在对第一栅极导体15的施加电压为零的状态下到成为VDS＝BVDSS(这里是22V)为止施加了电压时的电位[V]的分布进行模拟得到的结果。

在比较例1(图5A、图5B)与比较例2(图6A、图6B)中，仅使第一栅极沟槽17的深度发生了变化，PN结的位置不变。

比较例1(图5A、图5B)所示的是与比较例2(图6A、图6B)相比、第一栅极沟槽17同样地相对浅的情况的结果。相反，比较例2(图6A、图6B)所示的是与比较例1(图5A、图5B)相比、第一栅极沟槽17同样地相对深的情况的结果。关于比较例1(图5A、图5B)所示的第一栅极沟槽17与比较例2(图6A、图6B)所示的第一栅极沟槽17，第一栅极沟槽17的深度的差异是100nm。

图5B中，从第一栅极沟槽17的底端来看，与图6B相比，低浓度杂质层33相对厚，所以VDS＝BVDSS的电位分布在厚的范围之中，第一栅极沟槽17的底端附近的等电位线的间隔变宽。这意味着，低浓度杂质层33内的电场强度相对弱。

相对于此，在图6B中，从第一栅极沟槽17的底端来看，与图5B相比，低浓度杂质层33相对薄，所以VDS＝BVDSS的电位分布在薄的范围之中，第一栅极沟槽17的底端附近的等电位线的间隔变窄。这意味着，低浓度杂质层33内的电场强度相对强。

图5C、图6C分别用浓淡来表示了对电位的分布成为图5B、图6B时的电场强度[V/cm]的分布进行模拟得到的结果。根据图5C、图6C，在构造上电场强度最大之处成为第一栅极沟槽17的底端的中央部分，将该位置的电场强度的差用比较例1(图5C)和比较例2(图6C)进行比较，是0.02MV/cm。

若第一栅极沟槽17的附近的电场强度成为一定以上，则载流子蓄积在第一栅极绝缘膜16的附近，成为所谓的热电子。若产生热电子，则即使不向第一栅极导体15施加栅极电压也产生反型层从而形成导通沟道，所以成为晶体管10的可靠性下降的要因。

根据图5C、图6C，由于第一栅极沟槽17越深则电场强度越大，所以从防止可靠性下降的观点来看，优选的是，第一栅极沟槽17较浅。

[4.浅的栅极沟槽和深的栅极沟槽的混合存在]

晶体管10的特性与第一栅极沟槽17的深度如上述那样密切相关。根据特性而存在折中的关系，难以优化全部的特性，需要根据所重视的用途而适当地设计第一栅极沟槽17的深度。

因此，本发明者反复仔细地进行了研究，结果发现，通过使在多个第一栅极沟槽17中混合存在改变了深度的沟槽，与如比较例1及比较例2那样将全部的第一栅极沟槽17的深度统一的情况相比，能够提高晶体管10的特性。以下，说明在第一栅极沟槽17中混合存在距半导体层40的上表面的深度不同的沟槽对晶体管10的特性带来的影响。

所谓在本公开中作为对象的、第一栅极沟槽17的深度不同，不是指在制造上无论如何无法避免的偏差，而是指设置目标值而有意地表现出的设计上的差异。

首先，作为一例，使用图7A，说明在多个第一栅极沟槽17中混合存在深度Da[nm]的沟槽和深度Db[nm]的沟槽这2个深度的沟槽(Da＜Db)的情况。为了方便，以下，无论是第一栅极沟槽17还是第二栅极沟槽27，将深度Da的沟槽称作第三栅极沟槽171，将深度Db的沟槽称作第四栅极沟槽172。第三栅极沟槽171成为相对浅的栅极沟槽，第四栅极沟槽172成为相对深的栅极沟槽。

将第三栅极沟槽171中具备的栅极导体和栅极绝缘膜分别设为第三栅极导体151、第三栅极绝缘膜161。将第四栅极沟槽172中具备的栅极导体和栅极绝缘膜分别设为第四栅极导体152、第四栅极绝缘膜162。

图7A是将晶体管10的一部分以XZ平面进行了剖视时的示意图，对于第一源极电极11等比层间绝缘层34靠上部的构成物、和包含半导体衬底32的下部构成物省略了图示。在图7A的构造中，第三栅极沟槽171和第四栅极沟槽172以相同的宽度一条一条地交替地等间隔设置。

图7B表示对在图7A的构造下在向第三栅极导体151及第四栅极导体152的施加电压为零的状态下到成为VDS＝BVDSS(这里是22V)为止施加了电压时的电位[V]的分布进行模拟得到的结果，将这时的电场强度[V/cm]的模拟结果表示在图7C中。

从图7B可知，由于存在第四栅极沟槽172从而漂移层33内的电位整体上被向下方下压，相对地第三栅极沟槽171附近的等电位线的间隔变宽。结果，第三栅极沟槽171的底端中央的电场强度被降低。

图7A中的第三栅极沟槽171的深度Da与图5A(比较例1)的第一栅极沟槽17的深度Da相同，但与将全部的第一栅极沟槽17统一为相同深度的情况的图5A相比，可知第三栅极沟槽171的底端的中央部分的电场强度降低了。尽管是相同深度Da但第三栅极沟槽171的底端中央的电场强度降低是因为，第四栅极沟槽172将电位向低浓度杂质层33下压，并且比第三栅极沟槽171深的第四栅极沟槽172存在于第三栅极沟槽171的附近。即，根据将全部的第一栅极沟槽17的深度统一了的以往的构造无法得到该效果。

另一方面，第四栅极沟槽172的底端中央的电场强度增大。图6A(比较例2)中的第一栅极沟槽17的深度与图7A中的第四栅极沟槽172的深度都是Db，但在图6A中全部的第一栅极沟槽17的深度是统一的。利用对应的图6C和图7C对电场强度进行比较可知，与图6C中的第一栅极沟槽17的底端中央的电场强度相比，图7C中的第四栅极沟槽172的底端中央的电场强度更强。

这是因为，在全部的第一栅极沟槽17被统一为相同深度的情况下，全部的第一栅极沟槽17使电位同样地变化，相对于此，在如图7B那样仅一部分的第四栅极沟槽172将电位下压的情况下，局部性地仅该附近使电位急剧地变化。

若在第一栅极沟槽17的底端处电场强度增大，则在第一栅极绝缘膜16的附近产生热电子而使可靠性下降的可能性变高从而不是优选的。但是，在本公开的一实施方式的图7C中，底端中央的电场强度增大的第四栅极沟槽172的个数比图6C减少(大致减半)了。即，对于可靠性下降的耐性在构造上提高了，成为即使产生与以往相比增大了的电场强度也不直接对可靠性的下降带来影响的构造。

用于带来本公开的效果的本质是，与以往构造不同地，不是将全部的第一栅极沟槽17统一为相同深度，相对于相对浅的第三栅极沟槽171，以适当的条数和距离以及周期来设置相对深的第四栅极沟槽172。根据这样的构造，能够将第三栅极沟槽171的底端中央的电场强度降低，并且提高与可靠性下降有关的电场强度的上限而提高耐性。

以上描述了将第三栅极沟槽171和第四栅极沟槽172交替地1条1条地设置的实施例。优选的是，第四栅极沟槽172在X方向上将第三栅极沟槽171夹着而配置在其两侧，以降低第三栅极沟槽171的底端中央的电场强度，最有效果的配置是在X方向上将第三栅极沟槽171和第四栅极沟槽172交替地1条1条地配置的构造。

能得到本公开的效果的配置不限于此，最相邻而成对的第四栅极沟槽172在X方向上在中间夹着的第三栅极沟槽171的条数可以是多个。在图8中表示其一例。若将晶体管10中设置的第三栅极沟槽171的条数设为n(n是1以上的整数)条，则晶体管10中设置的第四栅极沟槽172的条数优选的是2条以上且(n+1)条以下。

优选的是，在晶体管10的第一有源区域112中设置的第一栅极沟槽17之中，将在X方向上位于两最端的沟槽设为第四栅极沟槽172，将其余的构造设为第三栅极沟槽171。通过这样配置，能够抑制在第一有源区域112中具备的第三栅极沟槽171的底端中央的电场强度。

此外，优选的是，在晶体管10的第一有源区域112中设置的第一栅极沟槽17，是将在X方向上最相邻而成对的第四栅极沟槽172在其间夹着1个以上第三栅极沟槽171的构造作为单位构造、并在X方向上将该单位构造周期性地设置而得到的，设置在该单位构造的最端部的第四栅极沟槽172被相邻的该单位构造彼此共用。

即，关于在晶体管10的第一有源区域112中设置的第一栅极沟槽17，优选的是，在X方向上，在第三栅极沟槽171的排列之中，以一定的间隔周期性地设置第四栅极沟槽172。通过这样配置第三栅极沟槽171和第四栅极沟槽172，能够抑制在第一有源区域112中具备的第三栅极沟槽171的底端中央的电场强度。

特别是，在第一栅极沟槽17由n条第三栅极沟槽171和n+1条第四栅极沟槽172构成的情况下，在设置在晶体管10(第一有源区域112)中的第一栅极沟槽17之中，能够将在X方向上位于两最端的沟槽设为第四栅极沟槽172、并且将第三栅极沟槽171和第四栅极沟槽172分别1条1条地交替设置。此时能够抑制全部的第三栅极沟槽171的底端中央的电场强度从而是优选的。

优选的是，第三栅极沟槽171彼此的间隔Laa[μm]是一定的。此外，优选的是，第四栅极沟槽172彼此的间隔Lbb[μm]是一定的。

进而，如果将第三栅极沟槽171和第四栅极沟槽172交替地1条1条地设置，则优选的是Laa＝Lbb，关于第三栅极沟槽171与第四栅极沟槽172的间隔Lab[μm]，也优选的是Lab＝Laa/2＝Lbb/2成立。该情况下，对于第三栅极沟槽171和第四栅极沟槽172而言，导通沟道都能够以相同的密度配置，所以对于导通电阻的降低是有效的。

另外，虽然将另行描述，但在本公开中作为对象的栅极沟槽(第一栅极沟槽17或第二栅极沟槽27、或者第三栅极沟槽171或第四栅极沟槽172)全部有助于导通沟道的形成，将栅极导体(第一栅极导体15或第二栅极导体25、或者第三栅极导体151或第四栅极导体152)包含在内。

第三栅极导体151和第四栅极导体152在晶体管10的驱动中是相同电位，施加于第一栅极电极19的电压对于第三栅极导体151和第四栅极导体152都被同等地施加。

作为形状，即使是沟槽，将第一有源区域112包围而设置在半导体装置1的第一外周区域中的也除外。此外，即使设置在第一有源区域112中，不有助于导通沟道的形成的也除外。因而，本公开中所述的第一栅极沟槽17(第三栅极沟槽171及第四栅极沟槽172)全部在上部具有与第一源极区域14相接的部分，在下部具有与第一体区域18相接的部分。

下面，描述在晶体管10中第三栅极沟槽171的深度Da与第四栅极沟槽172的深度Db之差Δ(＝Db－Da)[nm]、和晶体管10的漏极耐压VDS及导通电阻的关系。

对于晶体管10中的Δ(＝Db－Da)[nm]与漏极耐压VDS的关系进行模拟而得到的结果在表1中表示。在模拟中，假设内部宽度相等的第三栅极沟槽171和第四栅极沟槽172交替地1条1条地配置，Lab＝Laa/2＝Lbb/2＝0.40μm。此外，第三栅极沟槽171的深度Da＝1040nm在全部的标准1～8中是统一的。

【表1】

表1中表示的耐压是在2种条件下算出的。是不使低浓度杂质层33的电阻率及厚度按各个标准变化地进行了统一的条件A、以及以标准2的形状为基准、对应于第四栅极沟槽172的深度Db的增大而低浓度杂质层33的厚度也增大了的条件B。另外，标准1对应于图5A、图5B、图5C，标准2对应于图7A、图7B、图7C。此外，条件B仅对于标准3～7实施了模拟。

将表1的结果以条件A(○)和条件B(◇)同时进行了描绘的是图9。根据图9，在条件A(○)下，在对应于Δ的增大而VDS降低的过程中，可见在Δ＝160nm附近VDS的降低比例暂时变得平缓的情况。此外，在条件B(◇)下，以Δ＝160nm为起点，表现出随着Δ的增大而VDS增大的情况。

应注意的是，以Δ＝160nm为界而耐压的趋势变化。特别是，应关注的是，在条件B(◇)下，在Δ≥160nm的范围中，VDS不降低或收敛地增大。

在图10B、图10C中，表示对表1的标准5所示的、Db＝1200nm(Δ＝160nm)的电位[V]的分布以及电场强度[V/cm]的形态进行模拟而得到的结果。此外，在图11B、图11C中，表示对表1的标准7所示的、Db＝1400nm(Δ＝360nm)的电位[V]的分布以及电场强度[V/cm]的形态进行模拟而得到的结果。图10B、图10C是在图10A所示的构造中、在向第三栅极导体151及第四栅极导体152的施加电压为零的状态下直到成为VDS＝BVDSS(这里是22V)为止施加了电压时的模拟结果。此外，图11B、图11C是在图11A所示的构造中、在向第三栅极导体151及第四栅极导体152的施加电压为零的状态下直到成为VDS＝BVDSS(这里是22V)为止施加了电压时的模拟结果。另外，Db＝1140nm(Δ＝100nm)时的模拟结果是图7B、图7C。

将图7B、图10B、图11B以及图7C、图10C、图11C进行比较可知，随着第四栅极沟槽172的深度的增大，第三栅极沟槽171的底端中央的电场强度降低，正好在Δ＝160nm附近(图10C)收敛。这是因为，在第三栅极沟槽171的两侧设置的第四栅极沟槽172将电位从第三栅极沟槽171的底端到160nm进行下压，从而在第三栅极沟槽171的底端中央使电场强度增大那样的电位分布消失。

因而，可以说，在相对浅的情况下，成为第三栅极沟槽171的底端中央的电场强度不再进一步显著地降低的状态，这是在图9中表现出的应留意的现象的要因。这样的现象是根据如以往那样将第一栅极沟槽17全部以相同深度形成的构造无法得到的效果。

因而，在将第三栅极沟槽171和第四栅极沟槽172等间隔地1条1条地交替配置的情况下，优选向Δ≥160nm调整。即，优选的是，第三栅极沟槽171的深度与第四栅极沟槽172的深度之差为160nm以上。如果设为Δ≥160nm，则通过调整低浓度杂质层33的厚度，能够如表1或图9所示那样提高耐压。此外，如果使耐压的裕度(margin)增大的必要性低，则还能够将耐压提高的量转化为调节低浓度杂质层33的电阻率、厚度而使导通电阻降低。即使Δ＜160nm也能得到一定的效果，但为了确保充分的耐压的裕度并且降低低浓度杂质层33的导通电阻，优选调整为Δ≥160nm。

[5.将栅极沟槽的深度分别地控制的制法]

对本实施方式1中的晶体管10的制造方法的一例进行说明。以交替形成第三栅极沟槽171和第四栅极沟槽172的情况为例进行说明。

如图12A所示，在半导体层40(半导体衬底32和低浓度杂质层33)的上表面，将由氧化物等构成的掩模层36制膜。

接着如图12B所示，对涂布在掩模层36上的抗蚀剂进行布图，在X方向上，以一定的间隔设置开口部。此时X方向上的抗蚀剂的开口部的宽度最终成为第四栅极沟槽172的内部宽度。进而，在以第三栅极沟槽171和第四栅极沟槽172的内部宽度及间隔相等的方式形成晶体管10的情况下，进行布图以使得在图12B中被抗蚀剂覆盖了的X方向的非开口部的宽度与抗蚀剂被除去了的X方向的开口部的宽度的大致3倍同等。

接着如图12C所示，对抗蚀剂的开口部实施蚀刻，将掩模层36除去。掩模层36可以不是全部除去而是在半导体层40上以一定的厚度残留，但优选的是如图12C所示那样全部被除去。

接着如图12D所示，对于残留的抗蚀剂再度进行布图，将掩模层36新露出的部位在X方向上周期性地设置。X方向上的在抗蚀剂中新设置的开口部的宽度最终成为第三栅极沟槽171的内部宽度。

接着如图12E所示，对在图12D的工序中掩模层36新露出的部位实施蚀刻，将掩模层36以在半导体层40上残留一定的厚度的方式除去。

接着如图12F所示，将抗蚀剂除去。

接着如图12G所示，以部分残留的掩模层36为掩模，将掩模层36及半导体层40蚀刻。在开始图12G的时点，掩模层36仅在之后成为第三栅极沟槽171的部位被选择性地较薄地设置。若进行图12G所示的工序的蚀刻，则在原本除去了掩模层36的部位，开始进行半导体层40的蚀刻。关于掩模层36被较薄地残留的部位，首先将掩模层36完全除去，然后，正下方的半导体层40开始被蚀刻，但在该时点在已经将掩模层36原本除去了的部位，半导体层40的蚀刻进展，因此在半导体层40中交替地形成深度不同的沟槽。

通过对掩模层36的厚度、蚀刻的条件、在图12E所示的工序中在半导体层40上表面处残留的掩模层36的残留厚度等进行操作，能够控制第三栅极沟槽171与第四栅极沟槽172的深度的差。

此外，第三栅极沟槽171的内部宽度和第四栅极沟槽172的内部宽度、或者第三栅极沟槽171彼此的间隔、第四栅极沟槽172彼此的间隔、第三栅极沟槽171与第四栅极沟槽172的间隔等通过控制将抗蚀剂进行布图的尺寸而能够自由设计。

(实施方式2)

以下，说明从实施方式1的半导体装置1的晶体管10将一部分结构变更而构成的实施方式2的半导体装置1的晶体管10A。

晶体管10是第一栅极沟槽17由第三栅极沟槽171和第四栅极沟槽172构成、具有在第三栅极沟槽171中设置的第三栅极导体151和第三栅极绝缘膜161、以及在第四栅极沟槽172中设置的第四栅极导体152和第四栅极绝缘膜162的结构的例子。

相对于此，实施方式2的晶体管10A成为在实施方式2的晶体管10A中第一栅极沟槽17由第三栅极沟槽171和第四栅极沟槽172构成、具有在第三栅极沟槽171中设置的第三栅极导体151A和第三栅极绝缘膜161A、以及在第四栅极沟槽172中设置的第四栅极导体152A和第四栅极绝缘膜162A的结构的例子。

这里，关于实施方式2的晶体管10A，对于与晶体管10同样的构成要素，设为已说明过的而分配相同标号，将其详细说明省略，以与晶体管10的不同点为中心进行说明。

图13中表示本实施方式2的晶体管10A的形状的示意图。图13是将晶体管10A的一部分以XZ平面进行了剖视时的示意图，对于第一源极电极11等比层间绝缘层34靠上部的构成物、和包含半导体衬底32的下部构成物省略了图示。

本实施方式2的与实施方式1的差异在于，第三栅极绝缘膜161A和第四栅极绝缘膜162A的形状存在差异。特别是，第四栅极绝缘膜162A中，第四栅极沟槽172的底部侧比该第四栅极沟槽172的上部侧的第四栅极绝缘膜162A厚。

如在实施方式1中也说明过的那样，第四栅极沟槽172是相对深的沟槽，所以底端中央的电场强度增大。假如第四栅极绝缘膜162A极薄，则构造不耐受增大的电场强度，在漏极－栅极间有可能产生电流泄漏的部位。因此，优选的是，以将特别是电场强度增大的部位即第四栅极沟槽172的底端较大地覆盖的方式，将第四栅极绝缘膜162A仅在第四栅极沟槽172的底部侧较厚地设置。

图13中，例示了第四栅极绝缘膜162A在第四栅极沟槽172的底部侧为同样厚度的结构，但得到本实施方式2的效果的不限于图13的形状。也可以是，第四栅极绝缘膜162A沿着第四栅极沟槽172的形状而仅使一部分侧面和底部侧变厚地设置，此外，变厚的部分可以成为不同的材料的绝缘膜的多层结构。

此外，第三栅极绝缘膜161A可以如图13所示那样，与实施方式1中的第三栅极绝缘膜161同样地，厚度在第三栅极沟槽171的侧壁和底部都不变而是一定的。这是因为，由于在第三栅极沟槽171的底端产生的电场强度不过度增大，所以不需要较厚地具备第三栅极绝缘膜161A。因而，优选的是，有提高对相对增大的电场强度的耐性的必要的第四栅极绝缘膜162A中，具有比第三栅极绝缘膜161A厚的部分。特别是，在第四栅极沟槽的底部侧，优选较厚地设置第四栅极绝缘膜162A。

但是，根据第三栅极沟槽171与第四栅极沟槽172的深度之差、间隔、设置数量的相对关系，也有第三栅极沟槽171的底端的电场强度以某种程度增大的情况。在这样的情况下，与第四栅极绝缘膜162A同样地，在第三栅极绝缘膜161A中也可以使底部侧厚膜化。此时，第三栅极绝缘膜161A和第四栅极绝缘膜162A可以被设置同等的厚度，也可以以使第四栅极绝缘膜162A相对变厚的方式设置。

(实施方式3)

以下，说明从实施方式1的半导体装置1的晶体管10将一部分结构变更而构成的实施方式3的半导体装置1的晶体管10B。

晶体管10是低浓度杂质层33由1层构成的例子。相对于此，实施方式3的晶体管10B成为在实施方式3的晶体管10B中具有2层结构的低浓度杂质层33B的结构的例子。

这里，关于实施方式3的晶体管10B，对于与晶体管10同样的构成要素，设为已经说明过的而分配相同标号，将其详细说明省略，以与晶体管10的不同点为中心进行说明。

图14中表示本实施方式3的晶体管10B的形状的示意图。图14是将晶体管10B的一部分以XZ平面进行了剖视时的示意图，关于第一源极电极11等比层间绝缘层34靠上部的构成物、以及包含半导体衬底32的下部构成物将图示省略。

如图14所示，晶体管10B的低浓度杂质层33B是2层结构。低浓度杂质层33B是在未图示的半导体衬底32上首先层叠第二低浓度杂质层332、进而在其上部层叠第一低浓度杂质层331而成的。

第一低浓度杂质层331是表现出比第二低浓度杂质层332低的电阻率的层，第二低浓度杂质层332是表现出比第一低浓度杂质层331高的电阻率的层。例如在低浓度杂质层33B内部比较杂质浓度的情况下，第一低浓度杂质层331中的第1导电型的杂质浓度比第二低浓度杂质层332中的第1导电型的杂质浓度高。

此外，在本实施方式3中，第三栅极沟槽171的底端以到达第一低浓度杂质层331的内部的方式形成。进而，第三栅极沟槽171的底端没有以将第一低浓度杂质层331贯通而到达第二低浓度杂质层332的方式形成。此外，第四栅极沟槽172的底端以到达第二低浓度杂质层332的内部的方式形成。进而，第四栅极沟槽172的底端没有以将第二低浓度杂质层332贯通而到达半导体衬底32的方式形成。

在如上述那样以使第三栅极沟槽171的底端限制在第一低浓度杂质层331的内部的方式设置的情况下，经过由第三栅极沟槽171形成的导通沟道的主电流为了达到半导体衬底32而经过第三栅极沟槽171的正下方的第一低浓度杂质层331和第二低浓度杂质层332。第一低浓度杂质层331由于是相对低的电阻率，所以能够降低流过低浓度杂质层33的主电流的电阻。

另一方面，在第一低浓度杂质层331是相对低的电阻率的情况下，在第三栅极沟槽171的底端附近产生的电场强度增大。但是，根据本公开的构造，通过具备第四栅极沟槽172，第三栅极沟槽171的底端附近的电场强度被原本降低了。因此电场强度的增大能够在一定程度上抵消。能够同时考虑对第三栅极沟槽171的底端附近的电场强度的增减的影响、和流过第一低浓度杂质层331的电流对电阻的影响而适当地选择第一低浓度杂质层331的电阻率或厚度。

如果将第四栅极沟槽172的底端以限制在第二低浓度杂质层332内部的方式进行设置，则由于第二低浓度杂质层332是相对高的电阻率，所以能够降低在第四栅极沟槽172的底端附近产生的电场强度。该效果适合于减轻与本公开的构造将第三栅极沟槽171的底端附近的电场强度降低这一情况相对应地第四栅极沟槽172的底端附近的电场强度原本增大的副作用。

另一方面，经过由第四栅极沟槽172形成的导通沟道的主电流为了到达半导体衬底32而经过第四栅极沟槽172的正下方的第二低浓度杂质层332。第二低浓度杂质层332由于是相对高的电阻率，所以流过低浓度杂质层33的主电流的电阻增大，但是在本公开的构造下第四栅极沟槽172由于形成得相对深，所以主电流在第二低浓度杂质层332中流动的距离可以不过度增大。

如上述那样，本实施方式3中通过将低浓度杂质层33B适当地做成2级结构，能够减轻在本公开中产生的与第三栅极沟槽171和第四栅极沟槽172有关的各个副作用。

(补充)

以上，基于实施方式说明了本公开的一实施方式的半导体装置，但本公开不限于这些实施方式。只要不脱离本公开的主旨，对这些实施方式实施本领域技术人员想到的各种变形而得到的形态、或将不同的变形例中的构成要素组合而构筑的形态也可以包含在本公开的1个或多个形态的范围内。

此外，本公开中，关于纵型场效应晶体管的构造，首先以双重结构为例进行了说明，将第一晶体管的栅极沟槽设为第一栅极沟槽，将第二晶体管的栅极沟槽设为第二栅极沟槽。为了避免混乱，在本公开中，一贯性地将相对浅的栅极沟槽设为第三栅极沟槽并将相对深的栅极沟槽设为第四栅极沟槽而进行了说明，但能够得到本公开的效果的纵型场效应晶体管的构造不限于双重结构。因而，不必须一定将第一晶体管和第二晶体管相区别，也可以将第三栅极沟槽改称为第一栅极沟槽，将第四栅极沟槽改称为第二栅极沟槽。

工业实用性

具备本申请发明的纵型场效应晶体管的半导体装置能够作为对电流路径的导通状态进行控制的装置而广泛利用。

标号说明

1半导体装置

10，10A，10B晶体管(第一纵型场效应晶体管)

11第一源极电极

12，13，22，23部分

14 第一源极区域

15 第一栅极导体

16 第一栅极绝缘膜

17 第一栅极沟槽

18 第一体区域

18A 第一连接部

19 第一栅极电极

20晶体管(第二纵型场效应晶体管)

21 第二源极电极

24 第二源极区域

25 第二栅极导体

26 第二栅极绝缘膜

27 第二栅极沟槽

28 第二体区域

28A 第二连接部

29 第二栅极电极

30 金属层

32 半导体衬底

33，33B低浓度杂质层(漂移层)

34 层间绝缘层

35 钝化层

36 掩模层

40 半导体层

90 边界线

112 第一有源区域

116 第一源极电极焊盘

119 第一栅极电极焊盘

122 第二有源区域

126 第二源极电极焊盘

129 第二栅极电极焊盘

151，151A第三栅极导体

152，152A第四栅极导体

161，161A第三栅极绝缘膜

162，162A第四栅极绝缘膜

171 第三栅极沟槽

172 第四栅极沟槽

331 第一低浓度杂质层

332 第二低浓度杂质层

Claims

1.一种半导体装置，是能够面朝下安装的芯片尺寸封装型的半导体装置，其特征在于，

是纵型场效应晶体管，具有：

第1导电型的半导体衬底，含有上述第1导电型的杂质；

上述第1导电型的低浓度杂质层，在上述半导体衬底上相接而形成，含有比上述半导体衬底的上述第1导电型的杂质浓度低的浓度的上述第1导电型的杂质；

与上述第1导电型不同的第2导电型的体区域，形成在上述低浓度杂质层；

上述第1导电型的源极区域，形成在上述体区域；

源极电极，与上述体区域及上述源极区域电连接；

第一栅极沟槽，从上述低浓度杂质层的上表面将上述体区域贯通而形成为到上述低浓度杂质层的一部分为止的深度，具有与上述源极区域接触的部分，在与上述低浓度杂质层的上表面平行的第一方向上延伸；

第二栅极沟槽，从上述低浓度杂质层的上表面将上述体区域贯通且形成得比上述第一栅极沟槽深，具有与上述源极区域接触的部分，在上述第一方向上延伸；

第一栅极绝缘膜，形成在上述第一栅极沟槽的内部；

第一栅极导体，形成在上述第一栅极绝缘膜上；

第二栅极绝缘膜，形成在上述第二栅极沟槽的内部；以及

第二栅极导体，形成在上述第二栅极绝缘膜上，

上述第一栅极导体和上述第二栅极导体是相同电位，

当设上述第一栅极沟槽的条数为n时，上述第二栅极沟槽的条数是2以上且n+1以下，n是1以上的整数，

在与上述低浓度杂质层的上表面平行且与上述第一方向正交的第二方向上，设置上述第一栅极沟槽和上述第二栅极沟槽的区域的最端部被设置上述第二栅极沟槽。

2.如权利要求1所述的半导体装置，其特征在于，

在上述第二方向上，设置上述第一栅极沟槽和上述第二栅极沟槽的区域是以最相邻而成对的上述第二栅极沟槽在其间夹着1个以上的上述第一栅极沟槽的构造为单位构造而将上述单位构造周期性设置而成的，

在上述单位构造的最端部设置的上述第二栅极沟槽被相邻的上述单位构造彼此共用。

3.如权利要求2所述的半导体装置，其特征在于，

上述第一栅极沟槽和上述第二栅极沟槽在上述第二方向上分别1个1个地交替地设置，

上述第二方向上的上述第一栅极沟槽与上述第二栅极沟槽的间隔是一定的。

4.如权利要求3所述的半导体装置，其特征在于，

上述第一栅极沟槽的深度与上述第二栅极沟槽的深度之差是160nm以上。

5.如权利要求2所述的半导体装置，其特征在于，

上述第二栅极绝缘膜具有比上述第一栅极绝缘膜厚的部分。

6.如权利要求5所述的半导体装置，其特征在于，

上述第二栅极沟槽的下部的上述第二栅极绝缘膜的厚度存在比该第二栅极沟槽的上部的上述第二栅极绝缘膜的厚度厚的部分。

7.如权利要求2所述的半导体装置，其特征在于，

上述低浓度杂质层是从上表面侧将上述第1导电型的杂质浓度相对低的第一低浓度杂质层和上述第1导电型的杂质浓度相对高的第二低浓度杂质层层叠而成的，

上述第一栅极沟槽的底端位于上述第一低浓度杂质层的内部，

上述第二栅极沟槽的底端位于上述第二低浓度杂质层的内部。