CN117995786A - 半导体封装 - Google Patents

半导体封装 Download PDF

Info

Publication number
CN117995786A
CN117995786A CN202310875705.7A CN202310875705A CN117995786A CN 117995786 A CN117995786 A CN 117995786A CN 202310875705 A CN202310875705 A CN 202310875705A CN 117995786 A CN117995786 A CN 117995786A
Authority
CN
China
Prior art keywords
semiconductor chip
trench
buffer
chip
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310875705.7A
Other languages
English (en)
Inventor
成河燮
白承德
张爱妮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN117995786A publication Critical patent/CN117995786A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体封装，包括：衬底，包括衬底焊盘和多个过孔，该衬底在衬底的顶表面上具有第一沟槽；以及在衬底上的芯片堆叠，包括半导体芯片。第一半导体芯片的芯片焊盘接合到衬底的衬底焊盘，该第一半导体芯片是半导体芯片中的最下半导体芯片。芯片焊盘和衬底焊盘由相同的金属材料形成。当在平面图中观察时，第一沟槽与第一半导体芯片的角部重叠。

Description

半导体封装
相关申请的交叉引用
本申请要求于2022年11月7日在韩国知识产权局提交的韩国专利申请No.10-2022-0146898的优先权，其公开内容通过引用整体并入本文中。
技术领域
本公开涉及一种半导体封装及其制造方法，并且具体地，涉及一种堆叠型半导体封装及其制造方法，该堆叠型半导体封装可以包括衬底和堆叠在衬底上的多个半导体芯片。
背景技术
随着电子行业的最新发展，对高性能、高速度和紧凑型电子组件的需求不断增加。为了满足这种需求，正在开发用于将多个半导体芯片安装在单个封装中的封装技术。
近来，市场对便携式电子设备的需求迅速增加，并且因此，可能需要减小构成便携式电子设备的电子组件的尺寸和重量。针对这种减小，有必要开发减小每个组件的尺寸和重量以及将多个单独的组件集成在单个封装中的封装技术。随着堆叠器件数量的增加，出现了各种技术问题。
发明内容
一个方面在于提供一种具有改进的结构稳定性的半导体封装及其制造方法。
另一方面在于提供一种减少制造半导体封装的过程中的故障的方法以及由此制造的半导体封装。
根据一个或多个示例实施例的一个方面，一种半导体封装包括：衬底，包括衬底焊盘和多个过孔，该衬底在衬底的顶表面上具有第一沟槽；以及衬底上的芯片堆叠，该芯片堆叠包括多个半导体芯片，其中，作为多个半导体芯片中的最下半导体芯片的第一半导体芯片的芯片焊盘接合到衬底的衬底焊盘，其中，该芯片焊盘和该衬底焊盘由相同的金属材料形成，并且其中，当在平面图中观察时，第一沟槽与第一半导体芯片的角部重叠。
根据一个或多个示例实施例的另一方面，一种半导体封装包括：缓冲芯片；缓冲芯片上的第一半导体芯片，缓冲芯片的第一焊盘接合到第一半导体芯片的第二焊盘，该第一焊盘和该第二焊盘由相同的金属材料形成；第一半导体芯片上的第二半导体芯片，第一半导体芯片的第三焊盘接合到第二半导体芯片的第四焊盘，该第三焊盘和该第四焊盘由相同的金属材料形成；缓冲芯片上的模制层，该模制层包围第一半导体芯片和第二半导体芯片；以及缓冲结构，介于缓冲芯片和第一半导体芯片之间，其中，当在平面图中观察时，该缓冲结构与第一半导体芯片的角部重叠。
根据一个或多个示例实施例的又一方面，一种半导体封装包括：半导体衬底，包括多个过孔；多个半导体芯片，堆叠在半导体衬底上；以及半导体衬底上的模制层，该模制层包围多个半导体芯片。该半导体衬底包括：第一沟槽，在半导体衬底的顶表面中；以及第一缓冲结构，在第一沟槽中，其中，当在平面图中观察时，第一沟槽与多个半导体芯片中的最下半导体芯片的角部重叠，并且其中，第一缓冲结构的刚度小于半导体衬底的刚度。
附图说明
图1是示出了根据一些实施例的半导体封装的截面图。
图2是示出了图1的部分“A”的放大图。
图3是示出了根据一些实施例的半导体封装的平面图。
图4、图5、图6、图7和图8是示出了图3的部分“B”的放大图。
图9是示出了根据一些实施例的半导体封装的平面图。
图10是示出了根据一些实施例的半导体封装的截面图。
图11是示出了图10的部分“C”的放大图。
图12是示出了根据一些实施例的半导体封装的截面图。
图13是示出了图12的部分“D”的放大图。
图14是示出了根据一些实施例的半导体封装的截面图。
图15是示出了图14的部分“E”的放大图。
图16是示出了根据一些实施例的半导体封装的截面图。
图17是示出了图16的部分“F”的放大图。
图18是示出了根据一些实施例的半导体封装的截面图。
图19是示出了图18的部分“G”的放大图。
图20是示出了根据一些实施例的半导体封装的截面图。
图21是示出了图20的部分“H”的放大图。
图22是示出了根据一些实施例的半导体模块的截面图。
图23、图24、图25、图26、图27、图28、图29、图30和图31是示出了根据一些实施例的制造半导体封装的方法的截面图。
具体实施方式
现在，将参考其中示出了示例实施例的附图更全面地描述各个示例实施例。
图1是示出了根据一些实施例的半导体封装的截面图。图2是图1的部分“A”的放大图。图3是示出了根据一些实施例的半导体封装的平面图。图4、图5、图6、图7和图8是图3的部分“B”的放大图。图9是示出了根据一些实施例的半导体封装的平面图。
根据一些实施例的半导体封装可以是使用过孔图案所实现的堆叠型封装。例如，相同类型的半导体芯片可以堆叠在基底衬底上，并且可以通过贯穿基底衬底的过孔图案而彼此电连接。半导体芯片可以使用设置在其底表面上的芯片端子而彼此耦接。
参考图1和图2，在一些实施例中，可以设置基底衬底。在一些实施例中，基底衬底可以是半导体衬底。基底衬底可以包括设置在其中的集成电路。详细地，在一些实施例中，基底衬底可以被称为包括电子元件(例如，晶体管)的缓冲半导体芯片100。例如，在一些实施例中，基底衬底可以是由半导体材料(例如，硅(Si))形成的晶片级管芯。尽管图1示出了其中基底衬底是缓冲半导体芯片100的示例，但实施例不限于该示例。在实施例中，基底衬底可以是其中未设置电子元件(例如，晶体管)的衬底(例如，印刷电路板(PCB))。硅晶片可以比印刷电路板(PCB)更薄。在下文中，基底衬底将被称为缓冲半导体芯片100。
缓冲半导体芯片100可以包括第一电路层110、第一过孔120、第一后焊盘130、第一保护层140和第一前焊盘150。
第一电路层110可以设置在缓冲半导体芯片100的底表面上。第一电路层110可以包括前述集成电路。例如，第一电路层110可以是存储电路、逻辑电路、或其组合。换言之，缓冲半导体芯片100的底表面可以是有源表面。第一电路层110可以包括电子元件(例如，晶体管)、绝缘图案和互连图案。
第一过孔120可以被设置为竖直地穿透缓冲半导体芯片100。例如，第一过孔120可以将缓冲半导体芯片100的顶表面连接到第一电路层110。第一过孔120和第一电路层110可以彼此电连接。在实施例中，可以设置多个第一过孔120。在一些实施例中，可以设置绝缘层(未示出)以包围第一过孔120。例如，绝缘层可以由氧化硅(SiO)、氮化硅(SiN)、氧氮化硅(SiON)或低k介电材料中的至少一种形成，或包括上述材料中的至少一种。
第一后焊盘130可以设置在缓冲半导体芯片100的顶表面上。第一后焊盘130可以耦接到第一过孔120。在实施例中，可以设置多个第一后焊盘130。在这种情况下，第一后焊盘130可以分别耦接到多个第一过孔120，并且第一后焊盘130可以被布置为与第一过孔120的布置相对应的布置。第一后焊盘130可以通过第一过孔120耦接到第一电路层110。第一后焊盘130可以由各种金属材料(例如，铜(Cu)、铝(A1)和/或镍(Ni))中的至少一种形成，或包括该各种金属材料中的至少一种。
第一保护层140可以设置在缓冲半导体芯片100的顶表面上以包围第一后焊盘130。第一保护层140可以暴露第一后焊盘130。第一保护层140的顶表面可以是基本平坦的，并且可以与第一后焊盘130的顶表面基本共面。缓冲半导体芯片100可以由第一保护层140保护。第一保护层140可以由氧化硅(SiO)、氮化硅(SiN)、氧氮化硅(SiON)或碳氮化硅(SiCN)中的至少一种形成，或包括上述材料中的至少一种。
图1和图2示出了其中第一后焊盘130被设置为竖直地穿透第一保护层140并延伸到其下方的缓冲半导体芯片100的半导体层中的示例，但实施例不限于该示例。在一些实施例中，第一后焊盘130的底表面的高度可以位于与第一保护层140的底表面的高度相同的高度处。换言之，在一些实施例中，第一后焊盘130的底表面可以与第一保护层140的底表面共面。为了简洁起见，下面的描述将参考图1和图2的实施例。
第一前焊盘150可以设置在缓冲半导体芯片100的底表面上。更详细地，第一前焊盘150可以在第一电路层110的底表面上暴露于第一电路层110的外部。第一前焊盘150的底表面可以是基本平坦的，并且可以与第一电路层110的底表面基本共面。第一前焊盘150可以电连接到第一电路层110。在实施例中，可以设置多个第一前焊盘150。第一前焊盘150可以由各种金属材料(例如，铜(Cu)、铝(A1)和/或镍(Ni))中的至少一种形成，或包括该各种金属材料中的至少一种。
尽管未示出，但是在一些实施例中，缓冲半导体芯片100还可以包括下保护层(未示出)。下保护层(未示出)可以设置在缓冲半导体芯片100的底表面上以覆盖第一电路层110。第一电路层110可以由下保护层(未示出)保护。下保护层(未示出)可以暴露第一前焊盘150。下保护层(未示出)可以由氧化硅(SiO)、氮化硅(SiN)、氧氮化硅(SiON)或碳氮化硅(SiCN)中的至少一种形成，或包括上述材料中的至少一种。
外部端子160可以设置在缓冲半导体芯片100的底表面上。外部端子160可以设置在第一前焊盘150上。外部端子160可以电连接到第一电路层110和第一过孔120。在实施例中，外部端子160可以设置在第一过孔120下方。在这种情况下，第一过孔120可以被设置为穿透第一电路层110，并且可以在第一电路层110的底表面附近暴露于第一电路层110的外部，并且外部端子160可以直接耦接到第一过孔120。在实施例中，可以设置多个外部端子160。在这种情况下，外部端子160可以分别耦接到第一前焊盘150。外部端子160可以由包含锡(Sn)、银(Ag)、铜(Cu)、镍(Ni)、铋(Bi)、铟(In)、锑(Sb)或铈(Ce)中的至少一种的合金形成，或包括该合金。
图1示出了其中第一电路层110设置在缓冲半导体芯片100的底表面上的示例，但实施例不限于该示例。在实施例中，第一电路层110可以设置在缓冲半导体芯片100的顶表面上。
进一步参考图1和图2，缓冲半导体芯片100可以包括至少一个第一沟槽T1。下面将结合下半导体芯片210更详细地描述第一沟槽T1的结构。
芯片堆叠CS可以设置在缓冲半导体芯片100上。芯片堆叠CS可以包括多个半导体芯片210、220和230。在一些实施例中，半导体芯片210、220和230可以是相同类型的。例如，半导体芯片210、220和230可以是存储芯片。芯片堆叠CS可以包括直接连接到缓冲半导体芯片100的下半导体芯片210、堆叠在下半导体芯片210上的至少一个中间半导体芯片220、以及设置在中间半导体芯片220上的上半导体芯片230。下半导体芯片210、中间半导体芯片220和上半导体芯片230可以依次堆叠在缓冲半导体芯片100上。在一些情况下，下半导体芯片210也可以被称为芯片堆叠CS的最下半导体芯片210。
下半导体芯片210可以包括面向缓冲半导体芯片100的第二电路层211。第二电路层211可以设置在下半导体芯片210的底表面上。第二电路层211可以包括前述集成电路。例如，第二电路层211可以包括存储电路。换言之，下半导体芯片210的底表面可以是有源表面。第二电路层211可以包括电子元件(例如，晶体管)、绝缘图案和互连图案。
下半导体芯片210可以包括与第二电路层211相对设置的第二保护层214。第二保护层214可以设置在下半导体芯片210的顶表面上。第二保护层214可以保护下半导体芯片210。第二保护层214可以由氧化硅(SiO)、氮化硅(SiN)、氧氮化硅(SiON)或碳氮化硅(SiCN)中的至少一种形成，或包括上述材料中的至少一种。
下半导体芯片210可以包括被设置为在从第二保护层214朝向第二电路层211的方向上穿透下半导体芯片210的一部分的第二过孔212。在实施例中，可以设置多个第二过孔212。在一些实施例中，绝缘层(未示出)可以被设置为包围第二过孔212。例如，绝缘层可以由氧化硅(SiO)、氮化硅(SiN)、氧氮化硅(SiON)或低k介电材料中的至少一种形成，或包括上述材料中的至少一种。第二过孔212可以电连接到第二电路层211。
第二后焊盘213可以设置在第二保护层214中。第二后焊盘213的顶表面可以被第二保护层214暴露。第二保护层214的顶表面可以是基本平坦的，并且可以与第二后焊盘213的顶表面基本共面。第二后焊盘213可以连接到第二过孔212。第二前焊盘215可以设置在第二电路层211上。更详细地，第二前焊盘215可以在第二电路层211的底表面附近暴露于第二电路层211的外部。第二前焊盘215的底表面可以是基本平坦的，并且可以与第二电路层211的底表面基本共面。第二前焊盘215可以耦接到第二电路层211。第二后焊盘213和第二前焊盘215可以通过第二过孔212彼此电连接。在实施例中，可以设置多个第二后焊盘213和多个第二前焊盘215。第二后焊盘213和第二前焊盘215可以由各种金属材料(例如，铜(Cu)、铝(A1)和/或镍(Ni))中的至少一种形成，或包括该各种金属材料中的至少一种。
下半导体芯片210可以安装在缓冲半导体芯片100上。更详细地，下半导体芯片210可以设置在缓冲半导体芯片100上。下半导体芯片210可以以面朝下的方式设置在缓冲半导体芯片100上。缓冲半导体芯片100的第一后焊盘130可以与下半导体芯片210的第二前焊盘215竖直地对齐。缓冲半导体芯片100和下半导体芯片210可以彼此接触，使得第一后焊盘130连接到第二前焊盘215。
下半导体芯片210可以连接到缓冲半导体芯片100。例如，下半导体芯片210和缓冲半导体芯片100可以彼此接触。在下半导体芯片210和缓冲半导体芯片100之间的界面处，缓冲半导体芯片100的第一后焊盘130可以接合到下半导体芯片210的第二前焊盘215。这里，第一后焊盘130和第二前焊盘215可以形成金属间混合接合结构。在本说明书中，混合接合结构可以表示由相同类型的并在其界面处熔合的两种材料形成的接合结构。例如，彼此接合的第一后焊盘130和第二前焊盘215可以具有连续的结构，并且在第一后焊盘130和第二前焊盘215之间可以没有可见的界面。例如，第一后焊盘130和第二前焊盘215可以由相同的材料形成，并且在这种情况下，在接合之后，在第一后焊盘130和第二前焊盘215之间可以没有界面。换言之，第一后焊盘130和第二前焊盘215可以被设置为单个元件。例如，第一后焊盘130和第二前焊盘215可以彼此接合，使得在接合之后，第一后焊盘130和第二前焊盘215构成单个物体。
在缓冲半导体芯片100和下半导体芯片210之间的界面处，缓冲半导体芯片100的第一保护层140可以接合到下半导体芯片210的第二电路层211的绝缘图案。这里，第一保护层140和第二电路层211的绝缘图案可以形成氧化物、氮化物或氧氮化物的混合接合结构。例如，第一保护层140和第二电路层211的绝缘图案可以由相同的材料形成，并且在这种情况下，在第一保护层140与第二电路层211的绝缘图案之间可以没有界面。换言之，第一保护层140和第二电路层211的绝缘图案可以彼此接合，使得在接合之后，第一保护层140和第二电路层211的绝缘图案形成单个物体。然而，实施例不限于该示例。第一保护层140和第二电路层211的绝缘图案可以由不同的材料形成并可以不具有连续的结构，并且在这种情况下，在第一保护层140与第二电路层211的绝缘图案之间可以存在可见的界面。
中间半导体芯片220可以具有与下半导体芯片210基本相同的结构。例如，中间半导体芯片220可以包括面向缓冲半导体芯片100的第三电路层221、与第三电路层221相对的第三保护层224、在从第三保护层224朝向第三电路层221的方向上穿透中间半导体芯片220的第三过孔222、在第三保护层224中的第三后焊盘223、以及在第三电路层221上的第三前焊盘225。第三电路层221和第三前焊盘225可以设置在中间半导体芯片220的底表面上，该底表面是中间半导体芯片220的有源表面。第三保护层224和第三后焊盘223可以设置在中间半导体芯片220的顶表面上。
上半导体芯片230可以具有与下半导体芯片210基本相似的结构。例如，上半导体芯片230可以包括面向缓冲半导体芯片100的第四电路层231和在第四电路层231上的第四前焊盘235。上半导体芯片230可以不具有过孔图案、后焊盘和上保护层。然而，实施例不限于该示例。在实施例中，上半导体芯片230可以包括过孔图案、后焊盘和上保护层中的至少一个。第四电路层231和第四前焊盘235可以设置在上半导体芯片230的底表面上，并且上半导体芯片230的底表面可以是有源表面。上半导体芯片230可以具有大于下半导体芯片210和中间半导体芯片220的厚度。
中间半导体芯片220可以安装在下半导体芯片210上。下半导体芯片210的第二后焊盘213可以与中间半导体芯片220的第三前焊盘225竖直地对齐。中间半导体芯片220和下半导体芯片210可以彼此接触，使得第二后焊盘213和第三前焊盘225彼此连接。
上半导体芯片230可以安装在中间半导体芯片220上。中间半导体芯片220的第三后焊盘223可以与上半导体芯片230的第四前焊盘235竖直地对齐。上半导体芯片230和中间半导体芯片220可以彼此接触，使得第三后焊盘223连接到第四前焊盘235。
中间半导体芯片220和上半导体芯片230的安装结构可以与其中下半导体芯片210安装在缓冲半导体芯片100上的结构基本相同或相似。
中间半导体芯片220可以与下半导体芯片210接触。在中间半导体芯片220和下半导体芯片210之间的界面处，下半导体芯片210的第二后焊盘213可以接合到中间半导体芯片220的第三前焊盘225。这里，第二后焊盘213和第三前焊盘225可以形成金属间混合接合结构。在中间半导体芯片220和下半导体芯片210之间的界面处，下半导体芯片210的第二保护层214可以接合到中间半导体芯片220的第三电路层221的绝缘图案。这里，第二保护层214和第三电路层221的绝缘图案可以形成氧化物、氮化物、氧氮化物或碳氮化物的混合接合结构。
上半导体芯片230和中间半导体芯片220可以彼此接触。在上半导体芯片230和中间半导体芯片220之间的界面处，中间半导体芯片220的第三后焊盘223可以接合到上半导体芯片230的第四前焊盘235。这里，第三后焊盘223和第四前焊盘235可以形成金属间混合接合结构。在上半导体芯片230和中间半导体芯片220的界面处，中间半导体芯片220的第三保护层224可以接合到上半导体芯片230的第四电路层231的绝缘图案。这里，第三保护层224和第四电路层231的绝缘图案可以形成氧化物、氮化物、氧氮化物或碳氮化物的混合接合结构。
图1示出了其中一个中间半导体芯片220设置在下半导体芯片210和上半导体芯片230之间的示例，但实施例不限于该示例。例如，至少两个或更多个中间半导体芯片220可以设置在下半导体芯片210和上半导体芯片230之间。这里，中间半导体芯片220可以以混合接合的方式彼此接合。
进一步参考图1、图2和图3，缓冲半导体芯片100可以包括至少一个第一沟槽T1。第一沟槽T1可以设置在缓冲半导体芯片100的顶表面中。第一沟槽T1可以从缓冲半导体芯片100的顶表面朝向缓冲半导体芯片100的底表面延伸。这里，第一沟槽T1的底表面的高度可以位于与第一后焊盘130的底表面的高度相同的高度处。然而，实施例不限于该示例，并且在实施例中，第一沟槽T1的底表面可以位于比第一后焊盘130的底表面高或低的高度处。如图3中所示，当在平面图中观察时，第一沟槽T1可以与下半导体芯片210的角部之一重叠。这里，角部可以是下半导体芯片210的由下半导体芯片210的两个相邻侧表面形成的部分。在实施例中，可以设置多个第一沟槽T1，并且每个第一沟槽T1可以置于下半导体芯片210的多个角部中的对应角部下方。更详细地，当在平面图中观察时，第一沟槽T1的一部分可以置于下半导体芯片210下方以与下半导体芯片210竖直地重叠，并且第一沟槽T1的另一部分可以置于下半导体芯片210的周围，并可以不与下半导体芯片210竖直地重叠。这里，下半导体芯片210的每个角部可以置于第一沟槽T1的中心上。在实施例中，如图4中所示，当在平面图中观察时，第一沟槽T1可以具有矩形或正方形形状。在一些实施例中，如图5中所示，当在平面图中观察时，第一沟槽T1可以具有十字形区域，该十字形区域由与下半导体芯片210的第一侧表面和第二侧表面平行延伸的两个部分组成，其中该第一侧表面和第二侧表面与下半导体芯片210的角部接触。在实施例中，如图6中所示，当在平面图中观察时，第一沟槽T1可以具有圆形形状。尽管未示出，但是当在平面图中观察时，第一沟槽T1可以具有多边形形状之一。
半导体芯片210、220和230可以竖直地堆叠在缓冲半导体芯片100上。在实施例中，缓冲半导体芯片100和半导体芯片210、220和230可以彼此直接接合。因此，半导体芯片210、220和230中的每一个可以对在其下方的另一芯片施加重量(例如，重力乘以质量)，并且因此，芯片堆叠可以对缓冲半导体芯片100施加强大的压力，使得芯片堆叠中包括的半导体芯片中的最下面的一个半导体芯片(即，210)可以对缓冲半导体芯片100施加最强的压力。这里，半导体芯片210、220和230可能因在半导体封装操作时生成的热或在制造半导体封装的过程中生成的热而弯曲，并且在这种情况下，根据半导体芯片210、220和230的翘曲类型(例如，微笑型翘曲或哭泣型翘曲)，随着到半导体芯片210、220和230的边缘区域的距离减小，施加在半导体芯片210、220和230之间的应力可能增加。因此，在缓冲半导体芯片100和下半导体芯片210之间的区域中，施加在缓冲半导体芯片100上的应力可能在下半导体芯片210的边缘部分(具体地，角部)最强。
根据一些实施例，第一沟槽T1可以与下半导体芯片210的角部重叠，并且可以设置在缓冲半导体芯片100的顶表面中。下半导体芯片210的角部可以通过第一沟槽T1与缓冲半导体芯片100间隔开。因此，可以防止缓冲半导体芯片100因由芯片堆叠(具体地，下半导体芯片210)施加的应力而损坏。换言之，可以提高半导体封装的结构稳定性。
在下面将要说明的实施例的描述中，为了简明描述，先前参考图1、图2、图3、图4、图5和图6描述的元件可以由相同的附图标记标识，而不重复其重叠描述。
图7是示出了图3的部分“B”的放大图。
参考图1、图2和图7，除第一沟槽T1之外，缓冲半导体芯片100还可以包括至少一个第二沟槽T2。第二沟槽T2可以设置在缓冲半导体芯片100的顶表面中。第二沟槽T2可以从缓冲半导体芯片100的顶表面朝向缓冲半导体芯片100的底表面延伸。这里，第二沟槽T2的底表面的高度可以位于与第一后焊盘130的底表面的高度相同的高度处。然而，实施例不限于此示例，并且在实施例中，第二沟槽T2的底表面可以位于比第一后焊盘130的底表面高或低的高度处。如图7中所示，当在平面图中观察时，第二沟槽T2可以邻近于下半导体芯片210的角部之一。这里，第二沟槽T2可以被设置为与第一沟槽T1间隔开。第二沟槽T2可以沿与下半导体芯片210的角部接触的侧表面延伸。第二沟槽T2与下半导体芯片210的侧表面重叠。更详细地，当在平面图中观察时，第二沟槽T2的一部分可以置于下半导体芯片210下方，并可以与下半导体芯片210竖直地重叠，并且第二沟槽T2的另一部分可以置于下半导体芯片210的侧部，并可以不与下半导体芯片210竖直地重叠。这里，下半导体芯片210的侧表面可以跨过第二沟槽T2。如图7中所示，第二沟槽T2可以是沿下半导体芯片210的侧表面延伸的线状区域。在实施例中，可以设置多个第二沟槽T2，并且每个第二沟槽T2可以从下半导体芯片210的角部沿下半导体芯片210的与该角部相邻的侧表面之一延伸。
在缓冲半导体芯片100和下半导体芯片210之间的区域中，施加在缓冲半导体芯片100上的应力可能在下半导体芯片210的角部处最强，并且也可能在下半导体芯片210的侧表面下方(即，沿下半导体芯片210的边缘)的区域处较强。
根据一些实施例，分别与下半导体芯片210的角部和侧表面重叠的第一沟槽T1和第二沟槽T2可以设置在缓冲半导体芯片100的顶表面中。下半导体芯片210的角部和侧表面可以通过第一沟槽T1和第二沟槽T2与缓冲半导体芯片100间隔开。因此，可以防止缓冲半导体芯片100因由芯片堆叠(具体地，下半导体芯片210)施加的应力而损坏。换言之，可以提高半导体封装的结构稳定性。
图8是示出了图3的部分“B”的放大图。
参考图1、图2和图8，除第一沟槽T1和第二沟槽T2之外，缓冲半导体芯片100还可以包括至少一个第三沟槽T3。第三沟槽T3可以设置在缓冲半导体芯片100的顶表面中。第三沟槽T3可以从缓冲半导体芯片100的顶表面朝向缓冲半导体芯片100的底表面延伸。这里，第三沟槽T3的底表面的高度可以位于与第一后焊盘130的底表面的高度相同的高度处。然而，实施例不限于该示例，并且第三沟槽T3的底表面可以位于比第一后焊盘130的底表面高或低的高度处。如图8所示，当在平面图中观察时，第三沟槽T3可以邻近于下半导体芯片210的角部之一。这里，第三沟槽T3可以与第一沟槽T1和第二沟槽T2间隔开。第三沟槽T3可以与下半导体芯片210的角部邻近，但可以与下半导体芯片210的与该角部接触的侧表面间隔开。整个第三沟槽T3可以与下半导体芯片210重叠。更详细地，当在平面图中观察时，整个第三沟槽T3可以置于下半导体芯片210下方，并且可以与下半导体芯片210竖直地重叠。如图8中所示，当在平面图中观察时，第三沟槽T3可以具有基部与下半导体芯片210的角部邻近的扇形形状，或者可以具有顶点与下半导体芯片210的角部邻近的三角形形状。第三沟槽T3可以设置在与下半导体芯片210的角部邻近的角部区域上。该角部区域可以是位于下半导体芯片210的角部周围或附近且具有在1μm至100μm的范围内的宽度的区域。在实施例中，可以设置多个第三沟槽T3，并且每个第三沟槽T3可以被设置为与下半导体芯片210的多个角部中的对应角部邻近。
图8示出了其中第一沟槽T1、第二沟槽T2和第三沟槽T3中的全部被设置在缓冲半导体芯片100上的示例，但实施例不限于该示例。在一些实施例中，第一沟槽T1和第三沟槽T3可以设置在缓冲半导体芯片100上，而第二沟槽T2可以在缓冲半导体芯片100上省略。
图9是示出了根据一些实施例的半导体封装的平面图。
参考图1、图2和图9，第一沟槽T1可以沿下半导体芯片210的一个侧表面从下半导体芯片210的角部之一延伸到下半导体芯片210的与该角部相邻的另一角部。作为示例，第一沟槽T1可以沿下半导体芯片210的侧表面延伸以包围下半导体芯片210。当在平面图中观察时，第一沟槽T1可以具有环形形状。这里，第一沟槽T1的一部分可以置于下半导体芯片210下方，并可以与下半导体芯片210竖直地重叠，并且第一沟槽T1的另一部分可以置于下半导体芯片210的侧部，并可以不与下半导体芯片210竖直地重叠。这里，下半导体芯片210的侧表面可以位于第一沟槽T1上。
图10是示出了根据一些实施例的半导体封装的截面图。图11是示出了图10的部分“C”的放大图。
参考图10和图11，缓冲半导体芯片100还可以包括设置在第一沟槽T1中的第一缓冲结构310。第一缓冲结构310可以被设置为完全填充第一沟槽T1的内部空间。第一缓冲结构310的顶表面可以是基本平坦的，并且可以与缓冲半导体芯片100的顶表面(即，第一保护层140的顶表面)基本共面。第一缓冲结构310可以设置在与第一后焊盘130相同的高度处。例如，第一缓冲结构310的顶表面的高度可以位于与第一后焊盘130的顶表面的高度相同的高度处。换言之，第一缓冲结构310的顶表面可以与第一后焊盘130的顶表面共面。第一缓冲结构310的厚度可以等于第一后焊盘130的厚度。然而，实施例不限于该示例，并且第一缓冲结构310的位置和厚度可以进行各种改变。在设置多个第一沟槽T1的情况下，可以设置多个第一缓冲结构310，并且每个第一缓冲结构310可以填充第一沟槽T1中的对应第一沟槽T1。然而，实施例不限于此，并且在一些实施例中，第一沟槽T1的仅一部分可以设置有第一缓冲结构310。第一缓冲结构310可以由高度可变形材料形成，或包括高度可变形材料。第一缓冲结构310可以由至少一种金属材料形成，或包括至少一种金属材料。例如，第一缓冲结构310可以由各种金属材料(例如，铜(Cu)、铝(A1)和/或镍(Ni))中的至少一种形成，或包括该各种金属材料中的至少一种。第一缓冲结构310可以由与第一后焊盘130相同的材料形成，或包括与第一后焊盘130相同的材料。然而，实施例不限于该示例。
根据一些实施例，第一缓冲结构310可以吸收由下半导体芯片210的角部施加在缓冲半导体芯片100上的应力。更详细地，第一缓冲结构310可以被设置为支撑下半导体芯片210的角部，并且这里，尽管第一缓冲结构310可能变形，但第一缓冲结构310可不被由下半导体芯片210的角部施加的压力或应力破坏。因此，来自下半导体芯片210的角部的压力或应力可以被第一缓冲结构310吸收，并且可不传递到缓冲半导体芯片100的半导体层。换言之，缓冲半导体芯片100的半导体层不会被破坏或损坏。另外，下半导体芯片210的角部可以被第一缓冲结构310支撑。因此，可以实现具有提高的结构稳定性的半导体封装。
图12是示出了根据一些实施例的半导体封装的截面图。图13是示出了图12的部分“D”的放大图。
参考图12和图13，相比于图10和图11的半导体封装，下半导体芯片210还可以包括虚设焊盘216。
该虚设焊盘216可以设置在第二电路层211上。更详细地，虚设焊盘216可以在第二电路层211的底表面附近暴露于第二电路层211的外部。虚设焊盘216的底表面可以是基本平坦的，并且可以与第二电路层211的底表面基本共面。虚设焊盘216可以与第二电路层211的集成电路电断开。在实施例中，可以设置多个虚设焊盘216。虚设焊盘216可以设置在下半导体芯片210的角部上。例如，虚设焊盘216可以设置在与第一缓冲结构310相对应的位置处。虚设焊盘216可以由各种金属材料(例如，铜(Cu)、铝(Al)和/或镍(Ni))中的至少一种形成，或包括该各种金属材料中的至少一种。
下半导体芯片210可以安装在缓冲半导体芯片100上。更详细地，下半导体芯片210可以设置在缓冲半导体芯片100上。下半导体芯片210可以以面朝下的方式设置在缓冲半导体芯片100上。缓冲半导体芯片100的第一后焊盘130可以与下半导体芯片210的第二前焊盘215竖直地对齐，并且缓冲半导体芯片100的第一缓冲结构310可以与下半导体芯片210的虚设焊盘216竖直地对齐。缓冲半导体芯片100和下半导体芯片210可以彼此接触，使得第一后焊盘130连接到第二前焊盘215，并且第一缓冲结构310连接到虚设焊盘216。
下半导体芯片210可以连接到缓冲半导体芯片100。在下半导体芯片210和缓冲半导体芯片100之间的界面处，缓冲半导体芯片100的第一后焊盘130可以接合到下半导体芯片210的第二前焊盘215。这里，第一后焊盘130和第二前焊盘215可以形成金属间混合接合结构。在下半导体芯片210和缓冲半导体芯片100之间的界面处，缓冲半导体芯片100的第一缓冲结构310可以接合到下半导体芯片210的虚设焊盘216。这里，第一缓冲结构310和虚设焊盘216可以形成金属间混合接合结构。例如，彼此接合的第一缓冲结构310和虚设焊盘216可以具有连续的结构，并且在第一缓冲结构310和虚设焊盘216之间可以没有可见的界面。例如，第一缓冲结构310和虚设焊盘216可以由相同的材料形成，并且在这种情况下，在第一缓冲结构310和虚设焊盘216之间可以没有界面。换言之，第一缓冲结构310和虚设焊盘216可以被设置为单个元件。例如，第一缓冲结构310和虚设焊盘216可以彼此接合，使得在接合之后，第一缓冲结构310和虚设焊盘216形成单个物体。
根据一些实施例，缓冲半导体芯片100的第一缓冲结构310可以接合到下半导体芯片210的虚设焊盘216。因此，下半导体芯片210可以更牢固地接合到缓冲半导体芯片100，并且这可以实现具有提高的结构稳定性的半导体封装。
图14是示出了根据一些实施例的半导体封装的截面图。图15是示出了图14的部分“E”的放大图。
参考图14，缓冲半导体芯片100还可以包括设置在第一沟槽T1中的第二缓冲结构320。该第二缓冲结构320可以被设置为完全填充第一沟槽T1的内部空间。第二缓冲结构320的顶表面可以是基本平坦的，并且可以与缓冲半导体芯片100的顶表面(即，第一保护层140的顶表面)基本共面。第二缓冲结构320可以设置在与第一后焊盘130相同的高度处。例如，第二缓冲结构320的顶表面的高度可以位于与第一后焊盘130的顶表面的高度相同的高度处。第二缓冲结构320的厚度可以等于第一后焊盘130的厚度。然而，实施例不限于该示例，并且第二缓冲结构320的位置和厚度可以进行各种改变。在设置多个第一沟槽T1的情况下，可以设置多个第二缓冲结构320，并且在这种情况下，每个第二缓冲结构320可以被设置为填充第一沟槽T1中的对应第一沟槽T1。第二缓冲结构320可以由具有低刚度的材料形成，或包括具有低刚度的材料。例如，第二缓冲结构320的刚度可以小于缓冲半导体芯片100的半导体层的刚度。第二缓冲结构320可以包括绝缘聚合物。例如，第二缓冲结构320可以包括底部填充材料。
根据一些实施例，第二缓冲结构320可以吸收从下半导体芯片210的角部施加在缓冲半导体芯片100上的应力。因此，来自下半导体芯片210的角部的压力或应力可以被第二缓冲结构320吸收，并且可不传递到缓冲半导体芯片100的半导体层。换言之，缓冲半导体芯片100的半导体层不会被破坏或损坏。因此，可以提高半导体封装的结构稳定性。
图16是示出了根据一些实施例的半导体封装的截面图。图1 7是示出了图16的部分“F”的放大图。
参考图16和图17，与图14和图15的半导体封装不同，第二缓冲结构320可以具有延伸部分322。延伸部分322可以从第二缓冲结构320的顶表面延伸，以覆盖下半导体芯片210的侧表面。换言之，第二缓冲结构320可以从第一沟槽T1中的区域延伸到在下半导体芯片210的侧表面上的另一区域。
根据一些实施例，下半导体芯片210的侧表面可以由第二缓冲结构320保护。因此，可以提高半导体封装的结构稳定性。
图18是示出了根据一些实施例的半导体封装的截面图。图19是示出了图18的部分“G”的放大图。
参考图18和图19，半导体封装还可以包括模制层400。模制层400可以覆盖缓冲半导体芯片100的顶表面。模制层400可以覆盖缓冲半导体芯片100的顶表面，但可以不填充第一沟槽T1。例如，第一沟槽T1可以被模制层400覆盖，并且第一沟槽T1的内部空间可以填充有空气。模制层400的侧表面可以与缓冲半导体芯片100的侧表面对齐。模制层400可以包围芯片堆叠。也就是说，模制层400可以覆盖下半导体芯片210、中间半导体芯片220和上半导体芯片230的侧表面。模制层400可以形成为覆盖下半导体芯片210、中间半导体芯片220和上半导体芯片230。换言之，模制层400可以被设置为覆盖上半导体芯片230的顶表面。与所示出的示例不同，在一些实施例中，模制层400可以被设置为暴露上半导体芯片230的顶表面。模制层400可以由绝缘材料形成，或包括绝缘材料。例如，模制层400可以由环氧模塑料(EMC)形成，或包括环氧模塑料(EMC)。
图20是示出了根据一些实施例的半导体封装的截面图。图21是示出了图20的部分“H”的放大图。
参考图20和图21，与图18和图19的半导体封装不同，模制层400可以被设置为覆盖缓冲半导体芯片100的顶表面，并且可以延伸到第一沟槽T1中。例如，模制层400的一部分402可以延伸到第一沟槽T1中，并且可以完全填充第一沟槽T1的内部空间。模制层400在第一沟槽T1中的部分402可以支撑下半导体芯片210的角部。
根据一些实施例，模制层400的该部分402可以吸收从下半导体芯片210的角部施加在缓冲半导体芯片100上的应力。因此，来自下半导体芯片210的角部的压力或应力可以被模制层400的该部分402吸收，并且可不传递到缓冲半导体芯片100的半导体层。结果，缓冲半导体芯片100的半导体层不会被破坏或损坏。因此，可以实现具有提高的结构稳定性的半导体封装。
图22是示出了根据一些实施例的半导体模块的截面图。
参考图22，半导体模块可以是例如存储模块，其包括模块衬底910、安装在模块衬底910上的芯片堆叠封装930和图形处理单元(GPU)940、以及覆盖芯片堆叠封装930和图形处理单元940的外模制层950。该半导体模块还可以包括设置在模块衬底910上的中介层920。
可以设置模块衬底910。模块衬底910可以包括具有形成在其顶表面上的信号图案的印刷电路板(PCB)。
模块端子912可以设置在模块衬底910下方。模块衬底910可以包括焊球或焊料凸块，并且半导体模块可以根据模块衬底910的类型和结构而被分类为球栅阵列(BGA)型、精细球栅阵列(FBGA)型或栅格阵列(LGA)型。
中介层920可以设置在模块衬底910上。中介层920可以包括第一衬底焊盘922和第二衬底焊盘924，该第一衬底焊盘922和该第二衬底焊盘924分别置于中介层920的顶表面和底表面上，并暴露于中介层920的外部。中介层920可以被配置为针对芯片堆叠封装930和图形处理单元940提供重新分布结构。中介层920可以以倒装芯片的方式安装在模块衬底910上。例如，中介层920可以使用设置在第二衬底焊盘924上的衬底端子926而安装在模块衬底910上。衬底端子926可以包括焊球或焊料凸块。第一底部填充层928可以设置在模块衬底910和中介层920之间。
芯片堆叠封装930可以设置在中介层920上。芯片堆叠封装930可以具有与参考图1、图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20和图21描述的半导体封装相同或相似的结构。
芯片堆叠封装930可以安装在中介层920上。例如，芯片堆叠封装930可以通过缓冲半导体芯片100的外部端子160耦接到中介层920的第一衬底焊盘922。第二底部填充层932可以设置在芯片堆叠封装930和中介层920之间。第二底部填充层932可以被设置为填充中介层920和缓冲半导体芯片100之间的空间，并且包围缓冲半导体芯片100的外部端子160。
图形处理单元940可以设置在中介层920上。图形处理单元940可以被设置为与芯片堆叠封装930间隔开。图形处理单元940可以比芯片堆叠封装930的半导体芯片厚。图形处理单元940可以包括逻辑电路。换言之，图形处理单元940可以是逻辑芯片。凸块942可以设置在图形处理单元940的底表面上。例如，图形处理单元940可以通过凸块942耦接到中介层920的第一衬底焊盘922。第三底部填充层944可以设置在中介层920和图形处理单元940之间。第三底部填充层944可以被设置为填充中介层920和图形处理单元940之间的空间，并且包围凸块942。
外模制层950可以设置在中介层920上。外模制层950可以覆盖中介层920的顶表面。外模制层950可以包围芯片堆叠封装930和图形处理单元940。外模制层950的顶表面可以位于与芯片堆叠封装930的顶表面相同的高度处。外模制层950可以由绝缘材料形成，或包括绝缘材料。例如，外模制层950可以由环氧模塑料(EMC)形成，或包括环氧模塑料(EMC)。
图23、图24、图25、图26、图27、图28、图29、图30和图31是示出了根据一些实施例的制造半导体封装的方法的截面图。
参考图23，可以形成缓冲半导体芯片100。缓冲半导体芯片100可以被设置为具有与参考图1、图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21和图22描述的缓冲半导体芯片100基本相同或相似的特征。例如，缓冲半导体芯片100可以包括设置在缓冲半导体芯片100的表面上的第一电路层110、与第一电路层110相对的第一保护层140、设置在第一电路层110上的第一前焊盘150、以及被设置为在从第一保护层140朝向第一电路层110的方向上穿透缓冲半导体芯片100的第一过孔120。更详细地，可以通过在缓冲半导体芯片100的前表面上形成晶体管或集成电路来形成第一电路层110，并且可以在第一电路层110上形成连接到第一电路层110的第一前焊盘150。可以在缓冲半导体芯片100的后表面上形成穿透孔，并且然后，可以通过用导电材料填充该穿透孔来形成连接到第一电路层110的第一过孔120。可以在缓冲半导体芯片100的后表面上形成第一保护层140以覆盖第一过孔120。缓冲半导体芯片100的其上设置有第一电路层110的表面可以是缓冲半导体芯片100的有源表面，并且相对的表面可以是缓冲半导体芯片100的无源表面。
尽管未示出，但是缓冲半导体芯片100可以设置在载体衬底上。载体衬底可以是由玻璃或聚合物形成或包括玻璃或聚合物的绝缘衬底、或由金属材料形成或包括金属材料的导电衬底。可以在载体衬底的顶表面上设置粘合构件。可以将缓冲半导体芯片100附接到载体衬底，使得第一电路层110被放置为面向载体衬底。
参考图24，可以对第一保护层140进行图案化，以形成焊盘孔PH和第一沟槽T1。例如，可以在第一保护层140上形成掩模图案，并且可以执行使用该掩模图案作为蚀刻掩模的蚀刻工艺。作为蚀刻工艺的结果，焊盘孔PH和第一沟槽T1可以穿透第一保护层140，并且可以延伸到缓冲半导体芯片100的半导体层中。然而，实施例不限于该示例，在实施例中，焊盘孔PH和第一沟槽T1可以不延伸到缓冲半导体芯片100的半导体层中。可以在缓冲半导体芯片100的中心部分上形成焊盘孔PH，并且可以在缓冲半导体芯片100的***周围形成第一沟槽T1。焊盘孔PH和第一沟槽T1可以具有位于相同高度处的底表面。图24示出了其中通过相同工艺同时形成焊盘孔PH和第一沟槽T1的示例，但在实施例中，可以通过不同工艺单独地形成焊盘孔PH和第一沟槽T1。在这种情况下，焊盘孔PH的底表面的高度可以位于与第一沟槽T1的底表面的高度不同的高度处。
在实施例中，可以在蚀刻工艺期间不仅形成第一沟槽T1而且形成第二沟槽T2或第三沟槽T3(例如，图7和图8)。在这种情况下，可以将半导体封装制造为具有参考图7和图8描述的结构。下面的描述将基于图24的实施例来给出。
参考图25，可以在焊盘孔PH中形成第一后焊盘130。例如，可以形成籽晶层以共形地覆盖第一保护层140的顶表面以及焊盘孔PH的内侧表面和底表面，并且然后，可以执行使用该籽晶层作为籽晶的电镀工艺以形成金属层。此后，可以通过对该金属层执行平坦化工艺以暴露第一保护层140的顶表面来形成第一后焊盘130。这里，金属层可以不填充第一沟槽T1。例如，可以在形成第一后焊盘130之前形成牺牲层以覆盖第一沟槽T1，并且然后，可以形成第一后焊盘130。在形成第一后焊盘130之后，可以去除牺牲层。
在一些实施例中，可以在缓冲半导体芯片100中形成焊盘孔PH，可以在焊盘孔PH中形成第一后焊盘130，并且然后，可以通过单独的工艺来形成第一沟槽T1。
在实施例中，可以在第一沟槽T1中形成第一缓冲结构310，如图26中所示。例如，在形成第一后焊盘130的工艺中，可以形成籽晶层以共形地覆盖焊盘孔PH的内侧表面和底表面以及第一沟槽T1的内侧表面和底表面，并且可以通过执行使用籽晶层作为籽晶的电镀工艺来形成金属层。此后，可以对该金属层执行平坦化工艺以暴露第一保护层140的顶表面，并且可以分别在焊盘孔PH和第一沟槽T1中形成第一后焊盘130和第一缓冲结构310。在一些实施例中，可以在焊盘孔PH中形成第一后焊盘130，并且然后，可以通过单独的工艺来形成第一缓冲结构310。在这种情况下，可以将半导体封装制造为具有参考图10和图11描述的结构。
在实施例中，可以在第一沟槽T1中形成第二缓冲结构320，如图27中所示。例如，第二缓冲结构320的形成可以包括：在焊盘孔PH中形成第一后焊盘130，在第一保护层140上形成绝缘层以填充第一沟槽T1，并对绝缘层执行平坦化工艺以暴露第一保护层140的顶表面。在这种情况下，可以将半导体封装制造为具有参考图14和图15描述的结构。下面的描述将基于图25的实施例来给出。
参考图28，可以制造下半导体芯片210。下半导体芯片210可以被设置为具有与参考图1、图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20和图22描述的下半导体芯片210基本相同或相似的特征。例如，下半导体芯片210可以包括设置在下半导体芯片210的表面上的第二电路层211、与第二电路层211相对的第二保护层214、被设置为在从第二保护层214朝向第二电路层211的方向上穿透下半导体芯片210的第二过孔212、设置在第二保护层214中的第二后焊盘213、以及设置在第二电路层211上的第二前焊盘215。更详细地，可以设置半导体晶片WF。可以通过在半导体晶片WF的前表面上形成晶体管或集成电路来形成第二电路层211，并且可以在第二电路层211上形成连接到第二电路层211的第二前焊盘215。可以在半导体晶片WF的后表面上形成穿透孔，并且可以通过用导电材料填充该穿透孔来形成连接到第二电路层211的第二过孔212。可以在半导体晶片WF的后表面上形成第二保护层214以覆盖第二过孔212，并且可以在第二保护层214中形成连接到第二过孔212的第二后焊盘213。半导体晶片WF的其上设置有第二电路层211的表面可以是半导体晶片WF的有源表面，并且相对的表面可以是半导体晶片WF的无源表面。在下文中，可以通过沿锯切线SL对半导体晶片WF执行锯切工艺来形成彼此间隔开的下半导体芯片210。
在实施例中，如图中29所示，当形成第二前焊盘215时，可以在半导体晶片WF的前表面上形成虚设焊盘216。这里，锯切线SL可以跨过虚设焊盘216。因此，可以通过锯切工艺来切割虚设焊盘216，并且可以在下半导体芯片210的边缘或角部上形成虚设焊盘216。在这种情况下，可以将半导体封装制造为具有参考图12和图13描述的结构。下面的描述将基于图28的实施例来给出。
参考图30，可以将下半导体芯片210接合到缓冲半导体芯片100。下半导体芯片210和缓冲半导体芯片100可以以芯片到芯片的形状来彼此接合。下半导体芯片210可以设置在缓冲半导体芯片100上。例如，下半导体芯片210的有源表面可以面向缓冲半导体芯片100的无源表面。下半导体芯片210可以设置在缓冲半导体芯片100上，使得缓冲半导体芯片100的第一后焊盘130与下半导体芯片210的第二前焊盘215竖直地对齐。这里，可以将下半导体芯片210的边缘或角部置于缓冲半导体芯片100的第一沟槽T1上。
可以对缓冲半导体芯片100和下半导体芯片210执行热处理工艺。作为热处理工艺的结果，第一后焊盘130和第二前焊盘215可以彼此接合。例如，第一后焊盘130和第二前焊盘215可以彼此接合，使得在接合之后，第一后焊盘130和第二前焊盘215形成单个物体。第一后焊盘130和第二前焊盘215的接合可以以自然的方式来实现。详细地，第一后焊盘130和第二前焊盘215可以由相同的材料(例如，铜(Cu))形成，并且在这种情况下，第一后焊盘130和第二前焊盘215可以通过在彼此接触的第一后焊盘130和第二前焊盘215的界面处的表面活化现象、或通过随之发生的金属到金属混合接合工艺来彼此接合。可以通过热处理工艺来将第一保护层140接合到第二电路层211的绝缘图案。可以将下半导体芯片210朝向缓冲半导体芯片100按压，这可以促进将下半导体芯片210接合到缓冲半导体芯片100的工艺。例如，接合工具800可以被配置为在朝向缓冲半导体芯片100的方向上对下半导体芯片210施加压力。
在将下半导体芯片210接合到缓冲半导体芯片100的工艺中，由芯片堆叠施加在缓冲半导体芯片100上的压力和应力可能较强，并且由下半导体芯片210施加在缓冲半导体芯片100上的压力和应力可能在下半导体芯片210的边缘部分(例如，角部)最强。特别地，下半导体芯片210和缓冲半导体芯片100可能通过接合工艺中涉及的热处理步骤而弯曲，并且在这种情况下，由下半导体芯片210施加在缓冲半导体芯片100的压力和应力可能在下半导体芯片210的角部最强。
根据一些实施例，第一沟槽T1可以形成在缓冲半导体芯片100中，并且下半导体芯片210的角部可以通过该第一沟槽T1与缓冲半导体芯片100间隔开。因此，可以防止缓冲半导体芯片100因通过下半导体芯片210的角部施加的压力和应力而损坏。这可以减少制造半导体封装的过程中的故障。
参考图31，可以在下半导体芯片210上堆叠中间半导体芯片220和上半导体芯片230。例如，中间半导体芯片220可以接合到下半导体芯片210的顶表面，并且上半导体芯片230可以接合到中间半导体芯片220的顶表面。可以以与接合下半导体芯片210的工艺相同或相似的方式来执行接合中间半导体芯片220和上半导体芯片230的工艺。
中间半导体芯片220和上半导体芯片230可能通过在中间半导体芯片220和上半导体芯片230的接合工艺或后续热处理工艺期间供应的热而弯曲。随着堆叠在缓冲半导体芯片100上的半导体芯片210、220和230的数量增加，由下半导体芯片210施加在缓冲半导体芯片100上的压力和应力可以增加。
根据一些实施例，可以防止缓冲半导体芯片100因从下半导体芯片210的角部施加的压力和应力而损坏。这种防止可以减少制造半导体封装的过程中的故障。
根据一些实施例，半导体封装可以包括沟槽，该沟槽形成在缓冲半导体芯片的顶表面中，并与下半导体芯片的角部重叠。下半导体芯片的角部可以通过该沟槽与缓冲半导体芯片间隔开。因此，可以防止缓冲半导体芯片因由芯片堆叠(具体地，下半导体芯片)施加的应力而损坏。换言之，可以提高半导体封装的结构稳定性。
另外，可以在缓冲半导体芯片的沟槽中设置缓冲结构，以吸收由下半导体芯片的角部施加在缓冲半导体芯片上的应力。因此，由下半导体芯片的角部引起的压力或应力可以被缓冲结构吸收，并且可不传递到缓冲半导体芯片的半导体层。换言之，缓冲半导体芯片的半导体层不会被破坏或损坏。另外，下半导体芯片的角部可以被缓冲结构支撑。因此，可以实现具有提高的结构稳定性的半导体封装。
在根据一些实施例的制造半导体封装的方法中，可以在缓冲半导体芯片中形成沟槽，并且下半导体芯片的角部可以通过该沟槽与缓冲半导体芯片间隔开。因此，可以防止缓冲半导体芯片因通过或由下半导体芯片的角部施加的压力和应力而损坏。这可以减少制造半导体封装的过程中的故障。
虽然已经具体示出和描述了示例实施例的各方面，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的改变。

Claims (20)

1.一种半导体封装，包括：
衬底，包括衬底焊盘和多个过孔，所述衬底在所述衬底的顶表面上具有第一沟槽；以及
所述衬底上的芯片堆叠，所述芯片堆叠包括多个半导体芯片，
其中，作为所述多个半导体芯片中的最下半导体芯片的第一半导体芯片的芯片焊盘接合到所述衬底的所述衬底焊盘，
其中，所述芯片焊盘和所述衬底焊盘由相同的金属材料形成，并且
其中，当在平面图中观察时，所述第一沟槽与所述第一半导体芯片的角部重叠。
2.根据权利要求1所述的半导体封装，其中，所述第一半导体芯片的角部与所述衬底竖直地间隔开。
3.根据权利要求1所述的半导体封装，其中，当在平面图中观察时，所述第一沟槽的第一部分与所述第一半导体芯片重叠，并且所述第一沟槽的除所述第一部分之外的第二部分位于所述第一半导体芯片的侧表面外部。
4.根据权利要求1所述的半导体封装，其中，当在平面图中观察时，所述第一沟槽具有圆形、矩形、正方形、多边形或十字形形状。
5.根据权利要求1所述的半导体封装，其中：
所述第一半导体芯片具有第一侧表面和与所述第一侧表面相邻的第二侧表面，
所述第一半导体芯片的角部是所述第一侧表面和所述第二侧表面相交之处的角部，并且
所述第一沟槽位于所述角部下方，并且沿所述第一侧表面和所述第二侧表面延伸。
6.根据权利要求5所述的半导体封装，其中，当在平面图中观察时，所述第一沟槽围绕所述第一半导体芯片。
7.根据权利要求1所述的半导体封装，其中，所述衬底还包括在所述衬底的顶表面中的第二沟槽，所述第二沟槽与所述第一沟槽间隔开，
其中，所述第一半导体芯片的第一侧表面与所述角部接触，
其中，所述第二沟槽沿所述第一半导体芯片的所述第一侧表面延伸，并且
其中，当在平面图中观察时，所述第二沟槽与所述第一半导体芯片的所述第一侧表面重叠。
8.根据权利要求1所述的半导体封装，其中，所述衬底还包括在所述衬底的顶表面中的第三沟槽，所述第三沟槽与所述第一沟槽间隔开，
其中，所述第三沟槽与所述角部邻近，并且
其中，当在平面图中观察时，整个所述第三沟槽与所述第一半导体芯片重叠。
9.根据权利要求1所述的半导体封装，其中，所述衬底还包括在所述第一沟槽中的第一缓冲结构，
其中，所述第一缓冲结构包括金属材料，并且
其中，所述第一缓冲结构的顶表面是基本平坦的，并且与所述衬底的顶表面基本共面。
10.根据权利要求9所述的半导体封装，其中，所述第一缓冲结构在与所述衬底焊盘相同的高度处，并且
其中，所述第一缓冲结构具有与所述衬底焊盘基本相同的厚度。
11.根据权利要求9所述的半导体封装，其中，所述衬底还包括在所述第一沟槽中的第二缓冲结构，
其中，所述第二缓冲结构包括绝缘材料，并且
其中，所述第二缓冲结构的刚度小于所述衬底的刚度。
12.根据权利要求1所述的半导体封装，还包括所述衬底上的模制层，所述模制层包围所述芯片堆叠，
其中，所述模制层延伸到所述第一沟槽中。
13.根据权利要求1所述的半导体封装，其中，所述第一半导体芯片的底表面和所述芯片焊盘的底表面是基本平坦的并且彼此基本共面，
其中，所述衬底的顶表面和所述衬底焊盘的顶表面是基本平坦的并且彼此基本共面，并且
其中，所述第一半导体芯片的底表面与所述衬底的顶表面直接接触。
14.一种半导体封装，包括：
缓冲芯片；
所述缓冲芯片上的第一半导体芯片，所述缓冲芯片的第一焊盘接合到所述第一半导体芯片的第二焊盘，所述第一焊盘和所述第二焊盘由相同的金属材料形成；
所述第一半导体芯片上的第二半导体芯片，所述第一半导体芯片的第三焊盘接合到所述第二半导体芯片的第四焊盘，所述第三焊盘和所述第四焊盘由相同的金属材料形成；
所述缓冲芯片上的模制层，所述模制层包围所述第一半导体芯片和所述第二半导体芯片；以及
缓冲结构，介于所述缓冲芯片和所述第一半导体芯片之间，
其中，当在平面图中观察时，所述缓冲结构与所述第一半导体芯片的角部重叠。
15.根据权利要求14所述的半导体封装，其中，所述缓冲结构掩埋在所述缓冲芯片的上部中，并与所述第一半导体芯片的底表面接触。
16.根据权利要求15所述的半导体封装，其中，所述缓冲结构的顶表面是基本平坦的，并与所述缓冲芯片的顶表面基本共面。
17.根据权利要求14所述的半导体封装，其中，所述缓冲芯片包括在所述缓冲芯片的顶表面中的第一沟槽，
其中，当在平面图中观察时，所述第一沟槽与所述第一半导体芯片的角部重叠，并且
其中，所述缓冲结构在所述第一沟槽中。
18.根据权利要求14所述的半导体封装，其中，所述第一半导体芯片的角部与所述缓冲芯片竖直地间隔开。
19.根据权利要求14所述的半导体封装，其中：
所述第一半导体芯片具有第一侧表面和与所述第一侧表面相邻的第二侧表面，
所述第一半导体芯片的角部是所述第一侧表面和所述第二侧表面相交之处的角部，并且
其中，所述缓冲结构位于所述角部下方，并沿所述第一侧表面和所述第二侧表面延伸，
其中，所述缓冲结构位于与所述第一焊盘相同的高度处，并且
其中，所述缓冲结构具有与所述第一焊盘基本相同的厚度。
20.一种半导体封装，包括：
半导体衬底，包括多个过孔；
多个半导体芯片，堆叠在所述半导体衬底上；以及
所述半导体衬底上的模制层，所述模制层包围所述多个半导体芯片，
其中，所述半导体衬底包括：
第一沟槽，在所述半导体衬底的顶表面中；以及
第一缓冲结构，在所述第一沟槽中，
其中，当在平面图中观察时，所述第一沟槽与所述多个半导体芯片中的最下半导体芯片的角部重叠，并且
其中，所述第一缓冲结构的刚度小于所述半导体衬底的刚度。
CN202310875705.7A 2022-11-07 2023-07-17 半导体封装 Pending CN117995786A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220146898A KR20240065762A (ko) 2022-11-07 2022-11-07 반도체 패키지
KR10-2022-0146898 2022-11-07

Publications (1)

Publication Number Publication Date
CN117995786A true CN117995786A (zh) 2024-05-07

Family

ID=90894211

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310875705.7A Pending CN117995786A (zh) 2022-11-07 2023-07-17 半导体封装

Country Status (3)

Country Link
US (1) US20240153886A1 (zh)
KR (1) KR20240065762A (zh)
CN (1) CN117995786A (zh)

Also Published As

Publication number Publication date
US20240153886A1 (en) 2024-05-09
KR20240065762A (ko) 2024-05-14

Similar Documents

Publication Publication Date Title
USRE49046E1 (en) Methods and apparatus for package on package devices
KR100871382B1 (ko) 관통 실리콘 비아 스택 패키지 및 그의 제조 방법
US20070254406A1 (en) Method for manufacturing stacked package structure
CN108447860B (zh) 半导体封装结构
US9716079B2 (en) Multi-chip package having encapsulation body to replace substrate core
US11658148B2 (en) Semiconductor package and a method for manufacturing the same
KR20140021149A (ko) 반도체 패키지 및 그 제조 방법
KR20180124256A (ko) 몰드비아를 갖는 적층 반도체 패키지 및 그의 제조방법
CN112992862A (zh) 中介层和具有中介层的半导体封装件
CN117594566A (zh) 半导体封装件
KR100673379B1 (ko) 적층 패키지와 그 제조 방법
US20080164620A1 (en) Multi-chip package and method of fabricating the same
CN116454051A (zh) 半导体封装
KR100808582B1 (ko) 칩 적층 패키지
CN115692349A (zh) 半导体封装
CN116798962A (zh) 电子封装件及其制法
KR101013548B1 (ko) 스택 패키지
KR20230041250A (ko) 반도체 소자 및 이를 포함하는 반도체 패키지
US20240153886A1 (en) Semiconductor package
KR102644598B1 (ko) 반도체 패키지
KR20220135452A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
US20240071951A1 (en) Semiconductor package and method of fabricating the same
CN112397497A (zh) 半导体封装件
US20240120251A1 (en) Semiconductor package and method of fabricating the same
TW202420527A (zh) 半導體封裝

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication