CN117915448A - 一种用于弹载组网数据链的高精度时间同步方法及数据链端机 - Google Patents
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Abstract
一种用于弹载组网数据链***的高精度时间同步方法，将多节点组网及跳频通信、时间同步应用于弹载组网数据链***，通过采用往返计时同步与频率补偿相结合的方法，提高了***同步性能，具有低复杂度、高精度、低抖动的特点。该方法简单，易于实现，适用于低成本、小型化的多弹载节点跳频***。
Description
技术领域
本发明涉及数据链通信技术领域，特别涉及一种用于弹载组网数据链的高精度时间同步方法。
背景技术
弹载组网数据链主要用以帮助导弹完成通讯、指挥、精确制导三方面的功能，负责目标信息、环境信息和协同信息的传递和交换。网内所有设备的时间需要精确同步，时间是一致性也是导弹之间协同工作的前提。因此弹载组网数据链通信***对同步精度和抖动大小具备比较高的要求。尤其是基于TDMA的弹载组网数据链***，对时间同步的要求较高。
现有技术一《一种抗频偏的定时同步方法及性能分析》指出的盲估计算法，包括最大似然定时估计、非面向判决定时估计等，存在成本高、精度低、体积大、不易集成等特点，不适用于弹载数据链低成本、小型化的要求。
现有技术二《基于差分GPS的战术数据链高精度时间同步》指出，时间同步的时间基准来源于平台的GPS接收机授时，在经过GPS差分处理后，可以提供更为精确的时间同步观测量，并利用卡尔曼滤波构建时间同步计算算法模型，实现高精度的时间同步。该技术在一定程度上提高了时间同步精度，但算法复杂度高、时间基准对硬件要求较高，不适用于弹载数据链低成本、小型化的要求。
现有技术三《一种甚高频窄带通信***的高精度时间同步算法》指出，通过联合分组训练序列法与最小二乘拟合法，在发射端将多组重复的短训练序列作为相关序列，以特定的帧格式发送信号；在接收端将本地训练序列与采样信号序列进行延迟滑动相关累加，得到初始同步时间，并根据之前通过最小二乘拟合得到的直线方程对初始同步时间进行校正，可以得到高精度的同步时间。但该算法在工程实践上需进一步优化，不利于工程应用。
发明内容
本公开提供一种用于弹载组网数据链的高精度时间同步方法，能够在多用户的使用场景中，确保***的正常工作，并使得***具有低成本、小型化、低延时、快速组网、支持多用户等特点。
具体技术方案为：
1、相较传统点对点或节点数较少的弹载数据链通信体制，本公开适用于多节点的跳频组网数据链，采用TDD体制、TMDA组网方式，各端机节点按照时隙分配共享信道。针对导弹与导弹、导弹与地面平台之间数据交换，以实现信息的传输交换和处理，帮助导弹完成通讯、指挥、精确制导等多方面的功能。
2、本公开在弹载数据链***中，采用往返计时同步方法，实现数据链各节点之间的时间信息同步，精同步后同步节点(以下简称从节点)与时间基准节点(以下简称主节点)之间处于时钟的稳定同步状态；
为了维持***时间的精确同步，进一步采用相位差估计频率偏差对本地时钟进行补偿，实现各节点高精度时间同步，以确保基于TDMA***的时间同步、跳频同步。
该方法提高了***同步性能，具有低复杂度、高精度、低抖动的特点，符合DZ数据链低成本、小型化的要求。
与现有技术相比，本公开的有益效果是：(1)适用于多弹载节点的跳频***，时间同步精度高、算法复杂度低；(2)时隙分配灵活，可根据实际使用实时配置；(3)消除时钟漂移对***收发终端产生的影响，减小时间抖动误差。
附图说明
通过结合附图对本公开示例性实施例进行更详细的描述，本公开的上述以及其它目的、特征和优势将变得更加明显，其中，在本公开示例性实施例方式中，相同的参考标号通常代表相同部件。
图1为根据本公开的弹载组网数据链高精度时间同步***数据链端机示意图；
图2为示例性通信时隙分配示意图，(a)为***通信时隙分配示意图，(b)为校时时隙分配示意图；
图3为根据本公开的单节点时间同步流程图。
具体实施方式
下面将参照附图更详细地描述本公开的优选实施例。虽然附图中显示了本公开的优选实施例，然而应该理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。
本公开提供了一种用于弹载组网数据链***的高精度时间同步方法，合理规划时隙，采用往返时间同步与时钟频率补偿的算法，实现高精度时间同步，以确保基于TDMA***的时间同步、跳频同步。
在一种示例性实施方式下，采用本公开所述方法的弹载组网数据链选用TDD体制、TMDA组网方式，各端机节点按照时隙分配共享信道。以36个节点通信距离15km为例，通信时隙如图2所示，其中：
1个超帧包含36个时元，分别对应36个节点(不含地面端)，1个时元分为4类时隙，分别为TF1～TF4。TF1完成指定节点时间同步及网络维护；TF2时隙实现上行控制指令上传；TF3时隙最大可承载36个DZ端的业务数据(上行、下行)；TF4时隙承载视频业务。
考虑到端对端传输时延，包括多径等其他因素影响，传输保护间隔适当大于两倍传输延时(15km传输延时为49.5us)。
其中，校时时隙分配如图2(b)所示。
在此基础上，单节点时间同步步骤如附图3所示，包括以下步骤：
步骤1，采用固定跳频序列，主在固定的时隙发送同步信息，同步信息携带主节点时间信息，及本时元进行同步节点号；
步骤2，从通过信号检测收到同步信息，解析同步信息，判断本机节点是否与同步节点号一致，若一致，则随后在其同步时隙内发送RTT(往返时延)请求信息，同步信息中携带请求帧的发送时间T1；
步骤3，若主收到请求信息记录接收时间T2，在规定的时隙内发送RTT应答，并记录发送时间T3；
步骤4，从收到RTT应答，记录接收时间T4，在RTT应答帧中提取时间T2、T3，从根据其RTT信息计算时钟差并补偿本地时钟，计算公式如下，从而完成主与从之间的时间同步。
△T＝(T2+T3-T1-T4)/2
另外，为了消除时钟漂移对***收发终端产生的影响，还可根据相位差估计频率偏差对本地时钟进行补偿，使初始的频率漂移以及漂移接近零，使得时刻差符合精度要求。
更新同步节点号，重复步骤1～步骤4，即可实现网内所有节点的时间同步。
可见，这种低开销多节点的时间同步方法，将多节点组网及跳频通信、时间同步应用于弹载组网数据链***，并且通过采用往返计时同步与频率补偿相结合的方法，提高了***同步性能，具有低复杂度、高精度、低抖动的特点。
应用该方法的弹载组网数据链高精度时间同步***数据链端机包括：天线单元、射频通道单元和基带单元，示例性实施例结构图如图1所示。其中：
天线采用全向天线，采用宽发宽收的方式收发通信。
射频通道单元包括1个发射通道和1个接收通道，其中，发射通道用于输出信号放大，输出满足发射指标要求的射频信号；接收通道用于对接收信号进行滤波及增益控制。
基带单元包括：CX9261S捷变收发器和FPGA数字信号处理器。CX9261S采用直接变频架构，由低噪声放大器、混频器、可编程增益放大器、带宽可变滤波器和高速高精度ADC组成，具有快速跳频能力，满足数据链***跳频设计要求；FPGA处理器用于发射机、接收机、跳频同步和时间同步设计，实现对弹载跳频组网数据链的高精度时间同步。
上述技术方案只是本发明的示例性实施例，对于本领域内的技术人员而言，在本发明公开了应用方法和原理的基础上，很容易做出各种类型的改进或变形，而不仅限于本发明上述具体实施例所描述的方法，因此前面描述的方式只是优选的，而并不具有限制性的意义。
Claims (6)
1.一种用于弹载组网数据链的高精度时间同步方法，包括以下步骤：
S1，对各端机节点进行时隙分配以共享信道，其中每个时元中均包括1个校时时隙，用于对所有节点进行粗同步、对指定节点进行精同步，校时时隙又包括：同步信息发送时隙、RTT请求发送时隙、RTT应答发送时隙以及保护时隙；
S2，采用固定跳频序列，时间基准节点即主节点在校时时隙发送同步信息，同步信息中携带主节点时间信息，以及本时元进行精同步的从节点编号；
S3，对应的从节点收到所述同步信息后，在其同步时隙内发送RTT请求信息，其中包含请求帧的发送时间T1；
S4，主节点收到请求信息，记录接收时间T2，在规定时隙内发送RTT应答，记录发送时间T3；
S5，从节点收到RTT应答，记录接收时间T4，在RTT应答帧中提取时间T2、T3，根据T1～T4计算时钟差，以补偿本地时钟，完成主节点与从节点间的时间同步；
S6，更新同步节点编号，重复步骤S2-S5，完成网内所有节点的时间同步。
2.根据权利要求1所述的方法，其特征在于，所述步骤S5中，根据T1～T4计算时钟差的公式如下：
△T＝(T2+T3-T1-T4)/2。
3.根据权利要求1或2所述的方法，其特征在于，所述步骤S1中时隙分配的方法包括：设有n个节点，不含地面端，1个超帧包含n个时元；
1个时元即1个时隙周期，其中包括至少3类时隙，分别为TF1～TF3，其中：
TF1即校时时隙，完成指定节点进行时间同步以及网络维护；
TF2时隙实现上行控制指令上传；
TF3时隙最大可承载n个弹载端的业务数据；
其中，校时时隙又包括：同步信息发送时隙、RTT请求发送时隙、RTT应答发送时隙以及保护时隙。
4.根据权利要求1所述的方法，其特征在于，所述步骤S5中还包括：
根据相位差估计频率偏差对本地时钟进行补偿，使初始的频率漂移以及时钟漂移接近零。
5.一种应用权利要求1-4中任一所述方法的弹载组网数据链高精度时间同步***数据链端机，其特征在于，包括：天线单元、射频通道单元和基带单元；
其中，天线采用全向天线，采用宽发宽收的方式收发通信；
射频通道单元包括1个发射通道和1个接收通道，其中，发射通道用于输出信号放大，输出满足发射指标要求的射频信号；接收通道用于对接收信号进行滤波及增益控制。
基带单元包括捷变频收发器和FPGA数字信号处理器，所述捷变频收发器具有快速跳频能力，满足数据链***跳频设计要求；FPGA处理器用于发射机、接收机、跳频同步和时间同步设计，实现对弹载跳频组网数据链的高精度时间同步。
6.根据权利要求5所述的数据链端机，其特征在于，所述捷变频收发器采用直接变频架构，包括低噪声放大器、混频器、可编程增益放大器、带宽可变滤波器和高速高精度ADC。
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