CN117897759A - 像素驱动电路及驱动方法、显示面板、显示装置 - Google Patents

像素驱动电路及驱动方法、显示面板、显示装置 Download PDF

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Abstract

一种像素驱动电路(21)及驱动方法、显示面板(100)、显示装置(1000)。像素驱动电路(21)，包括：驱动子电路(22)和控制子电路(26)。其中，驱动子电路(22)与数据信号端(D)、扫描信号端(G)、第一电源电压端(VDD)、使能信号控制端(EK)和待驱动元件(Q)耦接，驱动子电路(22)被配置为，响应于在扫描信号端(G)处接收的信号，写入在数据信号端(D)处接收的数据信号。

Description

像素驱动电路及驱动方法、显示面板、显示装置 技术领域
本公开涉及显示技术领域，尤其涉及一种像素驱动电路及驱动方法、显示面板、显示装置。
背景技术
Mini LED(英文全称：Mini Light-Emitting Diode，中文名称：次毫米发光二极管)显示装置或者Micro LED(英文全称：Micro Light Emitting Diode，中文名称：微型发光二极管)显示装置，是采用次毫米发光二极管或微型发光二极管作为发光元件的显示装置。与传统的发光二极管相比，次毫米发光二极管的尺寸在100μm～300μm之间，微型发光二极管的尺寸在100μm以下。
Mini LED显示装置和Micro LED显示装置可实现更高的对比度，画面更具层次，画面效果贴近现实，未来市场前景十分广阔。
发明内容
一方面，一种像素驱动电路，包括：驱动子电路和控制子电路。其中，驱动子电路与数据信号端、扫描信号端、第一电源电压端、使能信号控制端和待驱动元件耦接，驱动子电路被配置为，响应于在扫描信号端处接收的信号，写入在数据信号端处接收的数据信号。
且驱动子电路还被配置为，根据写入的数据信号和在第一电源电压端处接收的第一电压信号，生成驱动信号，以及响应于在使能信号控制端处接收的使能信号，将驱动信号传输至待驱动元件，且控制传输驱动信号的电流通路的导通和截止。
控制子电路与控制信号端、第一使能信号端、第二使能信号端和使能信号控制端耦接，控制子电路被配置为，响应于在控制信号端处接收的信号，将第一使能信号端处接收的信号传输至使能信号控制端，或者，将第二使能信号端处接收的信号传输至使能信号控制端。
在一些实施例中，驱动子电路包括数据写入子电路和驱动信号生成子电路，其中，数据写入子电路与数据信号端、扫描信号端、第二节点耦接，数据写入子电路被配置为，响应于在扫描信号端处接收的扫描信号，将在数据信号端处接收的数据信号传输至第二节点。
驱动信号生成子电路与第二节点、第一电源电压端、使能信号控制端和待驱动元件耦接，驱动信号生成子电路被配置为，响应于在使能信号控制端处接收的使能信号，根据第二节点的电压和在第一电源电压端接收的第一电 压信号，生成驱动信号；且驱动信号生成子电路还被配置为，响应于使能信号控制端处接收的使能信号，控制驱动信号传输至待驱动元件的电流通路的导通和截止。
在一些实施例中，驱动信号生成子电路包括：驱动晶体管和使能晶体管。驱动晶体管的第一极与第一电源电压端耦接，驱动晶体管的第二极与第一节点耦接，驱动晶体管的控制极与第二节点耦接。使能晶体管的第一极与第一节点耦接，使能晶体管的第二极与第三节点耦接，使能晶体管的控制极与使能信号控制端耦接。第三节点还与待驱动元件的第一极耦接，待驱动元件的第二极与第二电源电压端耦接。
在一些实施例中，数据写入子电路包括写入晶体管、第一电容、第一复位晶体管。写入晶体管的第一极与数据信号端耦接，写入晶体管的第二极与第二节点耦接，写入晶体管的控制极与扫描信号端耦接。第一复位晶体管的第一极与第一节点耦接，第一复位晶体管的第二极与复位信号端耦接，第一复位晶体管的控制极与扫描信号端耦接。第一电容的第一极与第一节点耦接，第一电容的第二极与第二节点耦接。
在一些实施例中，数据写入子电路包括第一传输晶体管、第二传输晶体管和第一电容，扫描信号端包括第一扫描信号端和第二扫描信号端。第一传输晶体管的第一极与数据信号端耦接，第一传输晶体管的第二极与第二节点耦接，第一传输晶体管的控制极与第一扫描信号端耦接。第二传输晶体管的第一极与数据信号端耦接，第二传输晶体管的第二极与第二节点耦接，第二传输晶体管的控制极与第二扫描信号端耦接。第一电容的第一电极与第二节点耦接，第一电容的第二电极与参考电压端耦接。
在一些实施例中，像素驱动电路还包括复位子电路，复位子电路与第三节点、扫描信号端和复位信号端耦接。复位子电路被配置为，响应于在扫描信号端处接收的扫描信号，将在复位信号端处接收的复位信号传输至第三节点。
在一些实施例中，复位子电路还包括第二复位晶体管，第二复位晶体管的第一极与第三节点耦接，第二复位晶体管的第二极与复位信号端耦接，第二复位晶体管的控制极与扫描信号端耦接。
在一些实施例中，控制子电路包括第一使能子电路和第二使能子电路。第一使能子电路与第四节点、第一使能信号端和使能信号控制端耦接，第一使能子电路被配置为，响应于在第四节点处接收的第一控制信号，将在第一使能信号端处接收第一使能信号传输至使能信号控制端。
第二使能子电路与第五节点、第二使能信号端和使能信号控制端耦接，第二使能子电路被配置为，响应于在第五节点处接收的第二控制信号，将在第二使能信号端处接收第二使能信号传输至使能信号控制端。
在一些实施例中，第一使能子电路包括第一控制晶体管，第一控制晶体管的第一极与第一使能信号端耦接，第一控制晶体管的第二极与使能信号控制端耦接，第一控制晶体管的控制极与第四节点耦接。
第二使能子电路包括第二控制晶体管，第二控制晶体管的第一极与第二使能信号端耦接，第二控制晶体管的第二极与使能信号控制端耦接，第二控制晶体管的控制极与第五节点耦接。
在一些实施例中，第一使能子电路和第二使能子电路所包括的晶体管的导通类型相同。
控制子电路还包括第一使能控制子电路和第二使能控制子电路，控制信号端包括第一控制信号端和第二控制信号端。
第一使能控制子电路与第四节点、第一控制信号端和第一控制数据信号端耦接，第一使能控制子电路被配置为，响应于在第一控制信号端处接收的第一控制栅信号，将在第一控制数据信号端处接收的信号传输至第四节点。
第二使能控制子电路与第五节点、第二控制信号端和第二控制数据信号端耦接，第二使能控制子电路被配置为，响应于在第二控制信号端处接收的第二控制栅信号，将在第二控制数据信号端处接收的信号传输至第五节点。
在一些实施例中，第一使能控制子电路包括第一使能控制晶体管和第二电容，第一使能控制晶体管的第一极与第一控制数据信号端耦接，第一使能控制晶体管的第二极与第四节点耦接，第一使能控制晶体管的控制极与第一控制信号端耦接。第二电容的第一极与第四节点耦接，第二电容的第二极与第一电压信号端。
第二使能控制子电路包括第二使能控制晶体管和第三电容，第二使能控制晶体管的第一极与第二控制数据信号端耦接，第二使能控制晶体管的第二极与第五节点耦接，第二使能控制晶体管的控制极与第二控制信号端耦接。
第三电容的第一极与第五节点耦接，第三电容的第二极与第二电压信号端。
在一些实施例中，第一使能子电路和第二使能子电路所包括的晶体管的导通类型相反。控制子电路还包括使能控制子电路和信号锁存电路；控制信号端为控制栅信号端。使能控制子电路与控制栅信号端、控制数据信号端和第五节点耦接，使能控制子电路被配置为，响应于在控制栅信号端处接收的 控制栅信号，将在控制数据信号端处接收的控制数据信号传输至第五节点。信号锁存电路与第四节点和第五节点耦接，信号锁存电路被配置为，将在控制数据信号端处接收的控制数据信号传输至第四节点。
在一些实施例中，使能控制子电路包括使能控制晶体管，使能控制晶体管的第一极与控制数据信号端耦接，使能控制晶体管的第二极与第五节点耦接，使能控制晶体管的控制极与控制栅信号端耦接。
在一些实施例中，信号锁存电路包括第四电容，第四电容的第一电极与第四节点、第五节点耦接，第四电容的第二电极与第三电压信号端耦接。
或者信号锁存电路包括：第一锁存晶体管、第二锁存晶体管、第三锁存晶体管和第四锁存晶体管，第一锁存晶体管、第四锁存晶体管和第二锁存晶体管、第三锁存晶体管的导通类型相反。
第一锁存晶体管的第一极与第四电压信号端耦接，第一锁存晶体管的第二极与第五节点耦接，第一锁存晶体管的控制极与第四节点耦接。
第二锁存晶体管的第一极与第五节点耦接，第二锁存晶体管的第二极与第三锁存晶体管的第一极耦接，第二锁存晶体管的控制极与第四节点耦接。
第三锁存晶体管的第二极与第四节点耦接，第三锁存晶体管的控制极与第五节点耦接。
第四锁存晶体管的第一极与第四节点耦接，第四锁存晶体管的第二极与第五电压信号端耦接，第四锁存晶体管的控制极与第五节点耦接。
在一些实施例中，驱动晶体管、使能晶体管、写入晶体管、第一复位晶体管，第二复位晶体管、第一控制晶体管、第二控制晶体管、第一使能控制晶体管、第二使能控制晶体管、第一传输晶体管、第二传输晶体管、使能控制晶体管、第一锁存晶体管、第二锁存晶体管、第三锁存晶体管和第四锁存晶体管均为硅基场效应管。
另一方面，一种显示面板，包括：如上述任一项实施例的像素驱动电路和待驱动元件。待驱动元件与像素驱动电路耦接。
在一些实施例中，像素驱动电路包括第一使能控制子电路和第二使能控制子电路，第一使能控制子电路与第一控制信号端和第一控制数据信号端耦接，第二使能控制子电路与第二控制信号端和第二控制数据信号端耦接。
显示面板还包括：多条第一信号线、多条第二信号线、多条第三信号线和多条第四信号线。一行像素驱动电路的第一使能信号端与多条第一信号线中的一条第一信号线耦接。一行像素驱动电路的第二使能信号端与多条第二信号线中的一条第二信号线耦接。一列像素驱动电路的第一控制信号端和第 二控制信号端与多条第三信号线中的一条第三信号线耦接，或者，一列像素驱动电路的第一控制信号端和第二控制信号端各与多条第三信号线中的一条第三信号线耦接。一行像素驱动电路的第一控制数据信号端和第二控制数据信号端各与多条第四信号线中的一条第四信号线耦接。
在一些实施例中，像素驱动电路包括第一使能控制子电路和第二使能控制子电路，第一使能控制子电路与第一控制信号端和第一控制数据信号端耦接，第二使能控制子电路与第二控制信号端和第二控制数据信号端耦接。
显示面板还包括：多条第一信号线、多条第二信号线、多条第三信号线和多条第四信号线。一行像素驱动电路的第一使能信号端与多条第一信号线中的一条第一信号线耦接。一行像素驱动电路的第二使能信号端与多条第二信号线中的一条第二信号线耦接。一行像素驱动电路的第一控制信号端和第二控制信号端各与多条第三信号线中的一条第三信号线耦接。一列像素驱动电路的第一控制数据信号端和第二控制数据信号端与多条第四信号线中的一条第四信号线耦接。
在一些实施例中，像素驱动电路包括使能控制子电路，使能控制子电路与控制栅信号端和控制数据信号端耦接。
显示面板还包括：多条第一信号线、多条第二信号线、多条第三信号线和多条第四信号线。一行像素驱动电路的第一使能信号端与多条第一信号线中的一条第一信号线耦接。一行像素驱动电路的第二使能信号端与多条第二信号线中的一条第二信号线耦接。多一行像素驱动电路的控制数据信号端与多条第三信号线中的一条第三信号线耦接。一列像素驱动电路的控制栅信号端与多条第四信号线中的一条第四信号线耦接。
在一些实施例中，的显示面板还包括多个级联的移位寄存电路。每个移位寄存电路与一行像素驱动电路的第二使能信号端耦接；移位寄存电路被配置为向其所耦接的像素驱动电路的第二使能信号端传输第二使能信号。
再一方面，一种显示装置，包括：如上述任一项实施例所述的显示面板和驱动芯片。驱动芯片与显示面板耦接，驱动芯片被配置为向显示面板提供信号。
又一方面，一种像素驱动电路的驱动方法，其中，像素驱动电路包括驱动子电路和控制子电路，驱动子电路与使能信号控制端和待驱动元件耦接，驱动子电路被配置为，响应于在使能信号控制端处接收的使能信号，生成驱动信号并控制驱动信号传输至待驱动元件的电流通路的导通和截止。控制子电路与使能信号控制端耦接，控制子电路被配置为向使能信号控制端传输第 一使能信号或第二使能信号。
像素驱动电路的驱动方法为：
像素驱动电路所驱动的待驱动元件的目标亮度大于第一亮度的情况下，控制子电路向使能信号控制端传输第一使能信号，第一使能信号被配置为，控制驱动信号传输至待驱动元件的电流通路的导通。
像素驱动电路所驱动的待驱动元件的目标亮度小于第一亮度的情况下，控制子电路向使能信号控制端传输第二使能信号，第二使能信号为脉冲信号，第二使能信号被配置为，控制驱动信号传输至待驱动元件的电流通路交替导通和截止。
在一些实施例中，第二使能信号的占空比为0.2％～100％。
再一方面，提供一种计算机可读存储介质。计算机可读存储介质存储有计算机程序指令，计算机程序指令在计算机上运行时，使得计算机执行如上述任一实施例所述的像素驱动电路的驱动方法。
又一方面，提供一种计算机程序产品。计算机程序产品包括计算机程序指令，在计算机上执行计算机程序指令时，计算机程序指令使计算机执行如上述任一实施例所述的像素驱动电路的驱动方法。
又一方面，提供一种计算机程序。当计算机程序在计算机上执行时，计算机程序使计算机执行如上述任一实施例所述的像素驱动电路的驱动方法。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为本公开的一些实施例提供的显示装置的结构图；
图2为本公开的一些实施例提供的一种显示面板的结构图；
图3为本公开的一些实施例提供的一种显示面板的截面结构图；
图4A为本公开的一些实施例提供的一种像素驱动电路的结构图；
图4B为本公开的一些实施例提供的另一种像素驱动电路的结构图；
图5为本公开的一些实施例提供的一种数据写入子电路的电路图；
图6为本公开的一些实施例提供的一种像素驱动电路的电路图；
图7为本公开的一些实施例提供的另一种像素驱动电路的电路图；
图8为本公开的一些实施例提供的又一种像素驱动电路的结构图；
图9为本公开的一些实施例提供的一种驱动子电路的结构图；
图10为本公开的一些实施例提供的另一种驱动子电路的结构图；
图11为本公开的一些实施例提供的一种驱动子电路的电路图；
图12为本公开的一些实施例提供的又一种驱动子电路的结构图；
图13为本公开的一些实施例提供的另一种驱动子电路的电路图；
图14为本公开的一些实施例提供的第一种像素驱动电路图；
图15为本公开的一些实施例提供的第二种像素驱动电路图；
图16为本公开的一些实施例提供的又一种驱动子电路图；
图17为本公开的一些实施例提供的再一种驱动子电路结构图；
图18为本公开的一些实施例提供的再一种驱动子电路图；
图19为本公开的一些实施例提供的第三种像素驱动电路图；
图20为本公开的一些实施例提供的第四种像素驱动电路图；
图21为本公开的一些实施例提供的还有一种驱动子电路图；
图22为本公开的一些实施例提供的第五种像素驱动电路图；
图23为本公开的一些实施例提供的第六种像素驱动电路图；
图24为本公开的一些实施例提供的另一种显示面板的一种结构图；
图25为本公开的一些实施例提供的另一种显示面板的另一种结构图；
图26为本公开的一些实施例提供的另一种显示面板的又一种结构图；
图27为本公开的一些实施例提供的另一种显示面板的又一种结构图；
图28为本公开的一些实施例提供的像素驱动电路的驱动方法的流程图；
图29为本公开的一些实施例提供的适合于第五种像素驱动电路运行的时序图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
如本文中所使用，根据上下文，术语“如果”任选地被解释为意思是“当……时”或“在……时”或“响应于确定”或“响应于检测到”。类似地，根据上下文，短语“如果确定……”或“如果检测到[所陈述的条件或事件]”任选地被解释为是指“在确定……时”或“响应于确定……”或“在检测到[所陈述的条件或事件]时”或“响应于检测到[所陈述的条件或事件]”。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差 (即，测量***的局限性)所确定。
如本文所使用的那样，“平行”、“垂直”、“相等”包括所阐述的情况以及与所阐述的情况相近似的情况，该相近似的情况的范围处于可接受偏差范围内，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量***的局限性)所确定。例如，“平行”包括绝对平行和近似平行，其中近似平行的可接受偏差范围例如可以是5°以内偏差；“垂直”包括绝对垂直和近似垂直，其中近似垂直的可接受偏差范围例如也可以是5°以内偏差。“相等”包括绝对相等和近似相等，其中近似相等的可接受偏差范围内例如可以是相等的两者之间的差值小于或等于其中任一者的5％。
应当理解的是，当层或元件被称为在另一层或基板上时，可以是该层或元件直接在另一层或基板上，或者也可以是该层或元件与另一层或基板之间存在中间层。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
如图1所示，本公开的一些实施例提供一种显示装置1000，该显示装置1000例如可以是手机、平板电脑、个人数字助理(Personal Digital Assistant，PDA)、电视机、车载电脑、可穿戴显示设备等，例如可以为手表。本发明实施例对上述显示装置1000的具体形式不做特殊限制。
在一些实施例中，显示装置1000包括显示面板100。示例性地，显示面板100可为电致发光显示面板。例如，显示面板100可以采用有机发光二极管(Organic Light-Emitting Diode，OLED)、微型有机发光二极管(Micro Organic Light-Emitting Diode，Micro OLED)、量子点有机发光二级管(Quantum Dot Light Emitting Diodes，QLED)、迷你型发光二极管(Mini Light-Emitting Diode，Mini LED)或微型发光二极管(Micro Light-Emitting Diode，Micro LED)等自发光二极管。以下，显示面板以采用迷你型发光二极管或微型发光二极管为例进行介绍。
在一些实施例中，如图2所示，显示面板100包括显示区AA(Active Area， 简称AA区；也可称为有效显示区)和位于显示区AA至少一侧的周边区BB。其中，显示区AA内设置有阵列布置的多个像素P和多条信号线，每个像素P包括多个子像素SP，子像素SP是显示面板100进行画面显示的最小单元，每个子像素SP可显示一种单一的颜色，例如红色(R)、绿色(G)或蓝色(B)，调节不同颜色子像素SP的亮度(灰阶)，通过颜色组合和叠加可以实现多种颜色的显示，从而实现显示面板100的全彩化显示。
多条信号线例如可以为数据信号线DL、第一电源电压信号线Vdd和使能信号线EM，其中，数据信号线DL被配置为向子像素SP传输数据信号，第一电源电压信号线Vdd被配置为向子像素SP传输第一电压信号，使能信号线EM被配置为向子像素SP传输使能信号。
在一些实施例中，子像素SP包括发光器件，以及用于驱动该发光器件发光的像素驱动电路。其中，发光器件可以为无机发光二极管，示例性地，发光器件为次毫米发光二极管(Mini Light Emitting Diode，Mini LED)和/或微型发光二极管(Micro Light Emitting Diode，Micro LED)。其中，次毫米发光二极管的尺寸大于或等于100μm，且小于500μm，微型发光二极管的尺寸小于100μm。
在一些实施例中，如图3所示，显示面板100包括依次层叠设置的衬底10、驱动电路层20和发光器件层30。其中，驱动电路层20包括阵列布置的多个像素驱动电路21，发光器件层30包括阵列布置的多个发光器件31，多个像素驱动电路21与发光器件层30耦接，每个像素驱动电路21控制对应的发光器件31发光、熄灭以及明暗。
在一些示例中，发光器件层30可以采用迷你型发光二极管或微型发光二极管，迷你型发光二极管和微型发光二极管具有亮度高、寿命长以及体积小等优点，因此在显示领域有巨大的应用前景。
在一些相关技术中，像素驱动电路21的晶体管(Thin-film transistor，TFT)在氧化硅衬底上制备。制备于氧化硅衬底上的晶体管，由于晶体管的尺寸和稳定性的限制无法实现高像素密度(Pixels Per Inch，PPI)显示。
另外，在低灰阶下，发光器件31接收的电流密度降低。迷你型发光二极管或微型发光二极管的主波峰具有随电流密度的变化而漂移的特性，因此，在低电流密度下，显示面板100的亮度均一性较差。
基于此，一方面，如图4A所示，本公开的一些实施例提供一种像素驱动电路21。像素驱动电路21包括驱动子电路22。其中，驱动子电路22与数据信号端D、扫描信号端G、第一电源电压端VDD、使能信号控制端EK和待 驱动元件Q耦接，驱动子电路22被配置为，响应于在扫描信号端G处接收的信号，写入在数据信号端D处接收的数据信号。
且驱动子电路22还被配置为，根据写入的数据信号和在第一电源电压端VDD处接收的第一电压信号，生成驱动信号，以及响应于在使能信号控制端EK处接收的使能信号，将驱动信号传输至待驱动元件，且控制传输驱动信号的电流通路的导通和截止。
在一些示例中，驱动子电路22和待驱动元件Q耦接，其中，待驱动元件Q可以为发光器件，例如待驱动元件Q可以为迷你型发光二极管或微型发光二极管。
驱动子电路22与数据信号端D和第一电源电压端VDD耦接，驱动子电路22根据在数据信号端D处接收的数据信号以及在第一电源电压端VDD处接收的第一电压信号，生成对应的驱动信号。驱动子电路22将驱动信号传输至迷你型发光二极管或微型发光二极管，实现迷你型发光二极管或微型发光二极管发光以及控制其亮度。
在一些实施例中，如图4B所示，驱动子电路22包括数据写入子电路23和驱动信号生成子电路24。
在一些实施例中，驱动信号生成子电路24与第二节点N2、第一电源电压端VDD、使能信号控制端EK和待驱动元件Q耦接，驱动信号生成子电路24被配置为，响应于在使能信号控制端EK处接收的使能信号，根据第二节点N2的电压和在第一电源电压端VDD接收的第一电压信号；且驱动信号生成子电路24还被配置为，响应于使能信号控制端EK处接收的使能信号，控制驱动信号传输至待驱动元件Q的电流通路的导通和截止。
在一些示例中，在第一电源电压端VDD处接收第一电压信号，第一电压信号可以为直流电压，例如第一电压信号为5V。具体地，第一电源电压端VDD可以与第一电源电压信号线耦接，第一电源电压端VDD接收自第一电源电压信号线传输的第一电压信号。驱动信号生成子电路24响应于在使能信号控制端EK处接收的使能信号，将驱动信号生成子电路24与待驱动元件Q之间的电流通路导通，并根据写入第二节点N2处的数据信号和第一电压信号生成驱动信号，驱动信号传输至待驱动元件，根据驱动信号的电流大小，控制待驱动元件Q的动作，例如，驱动信号传输至迷你型发光二极管或微型发光二极管，驱动信号的电流大小受到数据信号控制，不同大小的驱动信号控制迷你型发光二极管或微型发光二极管发光且明暗度不同，驱动信号的电流越大，迷你型发光二极管或微型发光二极管的亮度越大，也就是说，驱动信 号的电流越大，迷你型发光二极管或微型发光二极管对应的像素的灰阶越大。
在使能信号控制端EK处接收的使能信号，可以控制驱动信号传输至待驱动元件Q的离岸流通路的导通或截止。在迷你型发光二极管或微型发光二极管瞬时亮度一定时，在一帧图像的时间内控制迷你型发光二极管或微型发光二极管的发光和熄灭次数，以及发光和熄灭的时间比例，可以降低显示面板的整体亮度，实现显示面板在低灰阶时，迷你型发光二极管或微型发光二极管不会因电流密度变化造成亮度均一性较差的问题。
在一些实施例中，如图5所示，驱动信号生成子电路24包括：驱动晶体管T1和使能晶体管T2。驱动晶体管T1的第一极与第一电源电压端VDD耦接，驱动晶体管T1的第二极与第一节点N1耦接，驱动晶体管T1的控制极与第二节点N2耦接。使能晶体管T2的第一极与第一节点N1耦接，使能晶体管T2的第二极与第三节点N3耦接，使能晶体管T2的控制极与使能信号控制端EK耦接。第三节点N3还与待驱动元件Q的第一极耦接，待驱动元件Q的第二极与第二电源电压端VSS耦接。
在一些示例中，驱动晶体管T1和使能晶体管T2均为N型晶体管，其中，使能晶体管T2的控制极，在使能信号控制端EK的电压处于高电平，使能晶体管T2为导通状态。驱动晶体管T1的控制极在第二节点N2的电压和在第一电源电压端VDD处接收的第一电压信号的控制下，生成驱动信号，且驱动信号经过导通的使能晶体管T2传输至待驱动元件Q，待驱动元件Q的第二极与第二电源电压端VSS耦接，第二电源电压端VSS处于低电平。待驱动元件Q在驱动信号的控制下动作，例如，待驱动元件Q为迷你型发光二极管或微型发光二极管，待驱动元件Q在驱动信号的作用下发光。
需要说明的是，在本公开的实施例中，术语“高电平”表示电路中一个节点、一个接线端或一个输出端的电位大小，且该电位至少可以驱动各晶体管导通或者截止，例如，高电平可以为3.3V或5V。示例性地，P型晶体管的栅极处于高电平状态，P型晶体管的源极和栅极之间的电压大于其阈值电压，该P型晶体管处于截止状态；或者N型晶体管的栅极处于高电平状态，N型晶体管的源极和栅极之间的电压大于其阈值电压，该N型晶体管处于导通状态。
术语“低电平”表示电路中一个节点、一个接线端或一个输出端的电位大小，且该电位至少可以驱动各晶体管导通或者截止，例如，低电平可以为0V。示例性地，P型晶体管的栅极处于低电平状态，P型晶体管的栅极和源极之间的电压小于其阈值电压，该P型晶体管处于导通状态；或者N型晶体管的栅极处于低电平状态，N型晶体管的栅极和源极之间的电压小于其阈值电压， 该N型晶体管处于截止状态。
在一些实施例中，如图4B所示，数据写入子电路23与数据信号端D、扫描信号端G、第二节点N2耦接，数据写入子电路被配置为，响应于在扫描信号端G处接收的扫描信号，将在数据信号端D处接收的数据信号传输至第二节点N2。
在一些示例中，在扫描信号端G处接收的扫描信号，控制数据信号端D和第二节点N2之间的电流通路导通，在数据信号端D处接收数据信号传输至第二节点N2。
在一些实施例中，如图6所示，数据写入子电路23包括写入晶体管T3、第一电容C1、第一复位晶体管T4。写入晶体管T3的第一极与数据信号端D耦接，写入晶体管T3的第二极与第二节点N2耦接，写入晶体管T3的控制极与扫描信号端G耦接。第一复位晶体管T4的第一极与第一节点N1耦接，第一复位晶体管T4的第二极与复位信号端Rst耦接，第一复位晶体管T4的控制极与扫描信号端G耦接。第一电容C1的第一极与第一节点N1耦接，第一电容C1的第二极与第二节点N2耦接。
在一些示例中，写入晶体管T3和第一复位晶体管T4均为N型晶体管，扫描信号端G处接收扫描信号，扫描信号端G处的电压处于高电平，扫描信号端G控制第一复位晶体管T4导通，在复位信号端Rst处接收的复位信号经过导通的第一复位晶体管T4传输至第一节点N1，使得第一节点N1处的电压在复位后保持低电平或高电平。
扫描信号端G处的电压处于高电平，可以同时控制写入晶体管T3导通，在数据信号端D处接收数据信号，经过导通的写入晶体管T3传输至第二节点N2。
在另一些实施例中，如图7和图15所示，数据写入子电路23包括第一传输晶体管T10、第二传输晶体管T11和第一电容C1，扫描信号端G包括第一扫描信号端G1和第二扫描信号端G2。其中，第一传输晶体管T10的第一极与数据信号端D耦接，第一传输晶体管T10的第二极与第二节点N2耦接，第一传输晶体管T10的控制极与第一扫描信号端G1耦接。第二传输晶体管T11的第一极与数据信号端D耦接，第二传输晶体管T11的第二极与第二节点N2耦接，第二传输晶体管T11的控制极与第二扫描信号端G2耦接。第一电容C1的第一电极与第二节点N2耦接，第一电容C1的第二电极与参考电压端Vref耦接。
在一些示例中，第一传输晶体管T10为P型晶体管，第二传输晶体管T11 为N型晶体管。第一传输晶体管T10的第一极和第二传输晶体管T11第一极耦接，第一传输晶体管T10的第二极和第二传输晶体管T11第二极耦接，第一传输晶体管T10和第二传输晶体管T11组成一个场效应管传输门，场效应管传输门具有导通电阻(几百欧)和很高的截止电阻(大于109欧)。第一传输晶体管T10和第二传输晶体管T11组成的场效应管传输门便于传输数据信号，在传输门导通时，数据信号自数据信号端D传输至第二节点N2时，损耗较小；在传输门截止时，数据信号端D至第二节点N2之间的电流通路之间的截止电阻极大，避免出现漏电现象。
需要说明的是，传输门导通时，第一扫描信号端G1处的电压处于低电平，第二扫描信号端G2处的电压处于高电平；传输门截止时，第一扫描信号端G1处的电压处于高电平，第二扫描信号端G2处的电压处于低电平。
第一电容C1的第二电极与参考电压端Vref耦接，其中，参考电压端Vref的电压可以为低电平，例如参考电压端Vref的电压可以为零或1V。
在一些实施例中，如图8所示，像素驱动电路21还包括复位子电路25，复位子电路25与第三节点N3、扫描信号端G和复位信号端Rst耦接。复位子电路25被配置为，响应于在扫描信号端G处接收的扫描信号，将在复位信号端Rst处接收的复位信号传输至第三节点N3。
在一些示例中，如图6和图7所示，复位子电路25响应于扫描信号，将第三节点N3的电位复位。其中，第三节点N3还与使能晶体管T2的第二极、待驱动元件Q的第一极耦接，待驱动元件Q在收到驱动信号的驱动之前，第三节点N3复位，可以避免驱动信号受第三节点N3处原电位的影响，确保待驱动元件Q的准确动作，即确保迷你型发光二极管或微型发光二极管的发光亮度准确。
在一些实施例中，如图6和图7所示，复位子电路25还包括第二复位晶体管T5，第二复位晶体管T5的第一极与第三节点N3耦接，第二复位晶体管T5的第二极与复位信号端Rst耦接，第二复位晶体管T5的控制极与扫描信号端G耦接。
在一些示例中，第二复位晶体管T5为N型晶体管，扫描信号端G接收扫信号，扫描信号端G处为高电平，第二复位晶体管T5导通，在复位信号端Rst处接收的复位信号，经过第二复位晶体管T5传输至第三节点N3，使得第三节点N3处的电压在复位后保持低电平或高电平。
在一些实施例中，硅基场效应管也可以称之为硅基晶体管，硅基场效应管包括硅基底、薄膜微桥和至少一个薄膜晶体管；其中，硅基底包括至少一 个微腔，每一微腔使得位于该微腔上的薄膜微桥悬空；薄膜微桥设置在硅基底上方，薄膜晶体管设置在每一个薄膜微桥的中心区域上方。硅基晶体管相较于玻璃基的薄膜晶体管具有以下优点：
一、硅基晶体管的尺寸为几十纳米～几百纳米，玻璃基的薄膜晶体管尺寸为几微米～几十微米，硅基晶体管的体积小。
二、硅基晶体管的导通时间为几十皮秒(picosecond)，玻璃基的薄膜晶体管导通时间是几十至几百纳秒(nanosecond)之间，硅基晶体管导通时间较快。
三、硅基晶体管的稳定性高于玻璃基上制备的晶体管，玻璃基晶体管组成的像素驱动电路不需要进行对阈值电压进行补偿。
在一些实施例中，本公开的一些实施例提供的驱动子电路采用硅基晶体管，无需对阈值电压进行补偿，驱动子电路的结构简单，单个硅基晶体管的体积减小，驱动子电路的面积可大幅减小，从而大幅提升显示面板的像素密度。
在一些实施例中，如图9所示，控制子电路26与控制信号端CK、第一使能信号端EM1、第二使能信号端EM2和使能信号控制端EK耦接，控制子电路26被配置为，响应于在控制信号端CK处接收的信号，将第一使能信号端EM1处接收的信号传输至使能信号控制端EK，或者，将第二使能信号端EM2处接收的信号传输至使能信号控制端EK。
在一些示例中，控制子电路26用于控制向待驱动元件Q传输驱动信号的电流通路的导通和截止。在像素驱动电路对应的像素为高灰阶，控制子电路将第一使能信号端EM1至使能信号控制端EK之间的电流通路导通。在像素发光阶段，第一使能信号端EM1处接收的第一使能信号为电压恒定的直流信号。在像素驱动电路对应的像素为低灰阶，控制子电路将第二使能信号端EM2至使能信号控制端EK之间的电流通路导通。在像素发光阶段，第二使能信号端EM2处接收的第二使能信号为脉冲信号。
需要说明的是，使能信号线包括第一使能信号线和第二使能信号线，其中，第一使能信号线与第一使能信号端EM1耦接，第一使能信号线被配置为向第一使能信号端EM1传输第一使能信号，第二使能信号线与第二使能信号端EM2耦接，第二使能信号线被配置为向第二使能信号端EM2传输第二使能信号。
在像素发光阶段，结合图9和图6或图7所示，脉冲信号可以控制使能晶体管T2间隙性导通和截止，驱动信号间隙性传输至待驱动元件Q，当使能 晶体管T2导通，驱动信号传输至待驱动元件Q，待驱动元件Q受驱动信号驱使进行动作。当使能晶体管T2截止，驱动信号传输至待驱动元件Q，待驱动元件Q停止动作。示例性地，待驱动元件Q为迷你型发光二极管或微型发光二极管，迷你型发光二极管或微型发光二极管接收的驱动信号，受到第二使能信号的影响而成为脉冲信号，迷你型发光二极管或微型发光二极管在脉冲信号的作用下间隙性发光和熄灭。在一帧图像中，像素间隙性发光和熄灭，像素在该帧图像中的整体灰阶(亮度)低于像素发光时的瞬时亮度。也就是说，迷你型发光二极管或微型发光二极管接收的驱动信号的电流密度可以恒定，且可以控制像素在一帧图像中的灰阶。可避免迷你型发光二极管或微型发光二极管因电流密度变化造成的亮度均一性较差的问题。
在一些实施例中，如图10所示，控制子电路26包括第一使能子电路27和第二使能子电路28。其中，第一使能子电路27与第四节点N4、第一使能信号端EM1和使能信号控制端EK耦接，第一使能子电路27被配置为，响应于在第四节点N4处接收的第一控制信号，将在第一使能信号端EM1处接收第一使能信号传输至使能信号控制端EK。第二使能子电路28与第五节点N5、第二使能信号端EM2和使能信号控制端EK耦接，第二使能子电路28被配置为，响应于在第五节点N5处接收的第二控制信号，将在第二使能信号端EM2处接收第二使能信号传输至使能信号控制端EK。
在一些示例中，第一使能子电路27可以在第四节点N4处的电压的控制下，将在第一使能信号端EM1接收第一使能信号传输至使能信号控制端EK。第二使能子电路28可以在第五节点N5处的电压的控制下，将在第二使能信号端EM2接收第二使能信号传输至使能信号控制端EK。
在一些实施例中，如图11所示，第一使能子电路27包括第一控制晶体管T6，第一控制晶体管T6的第一极与第一使能信号端EM1耦接，第一控制晶体管T6的第二极与使能信号控制端EK耦接，第一控制晶体管T6的控制极与第四节点N4耦接。第二使能子电路28包括第二控制晶体管T7，第二控制晶体管T7的第一极与第二使能信号端EM2耦接，第二控制晶体管T7的第二极与使能信号控制端EK耦接，第二控制晶体管T7的控制极与第五节点N5耦接。
在一些示例中，第一使能子电路27和第二使能子电路28所包括的晶体管的导通类型相同，示例性地，第一控制晶体管T6和第二控制晶体管T7均为N型晶体管或者均为P型晶体管。以第一控制晶体管T6和第二控制晶体管T7均为N型晶体管为例说明，第四节点N4的电压为高电平时，第一控制晶 体管T6的控制极在高电平的控制下导通，第一使能信号端EM1经过第一控制晶体管T6传输至使能信号控制端EK。第五节点N5的电压为高电平时，第二控制晶体管T7的控制极在高电平的控制下导通，第二使能信号端EM2经过第二控制晶体管T7传输至使能信号控制端EK。
在另一些示例中，第一使能子电路和第二使能子电路所包括的晶体管的导通类型相反，示例性地，第一控制晶体管为N型晶体管，第二控制晶体管为P型晶体管，或者第一控制晶体管为P型晶体管，第二控制晶体管为N型晶体管。以第一控制晶体管为P型晶体管，第二控制晶体管为N型晶体管为例说明，第四节点的电压为低电平时，第一控制晶体管的控制极在低电平的控制下导通，第一使能信号端经过第一控制晶体管传输至使能信号控制端。第五节点的电压为高电平时，第二控制晶体管的控制极在高电平的控制下导通，第二使能信号端经过第二控制晶体管传输至使能信号控制端。
在一些实施例中，如图12所示，当第一使能子电路27和第二使能子电路28所包括的晶体管的导通类型相同。
控制子电路26还包括第一使能控制子电路29和第二使能控制子电路210，控制信号端CK包括第一控制信号端CK1和第二控制信号端CK2。第一使能控制子电路29与第四节点N4、第一控制信号端CK1和第一控制数据信号端KD1耦接，第一使能控制子电路29被配置为，响应于在第一控制信号端CK1处接收的第一控制栅信号，将在第一控制数据信号端KD1处接收的信号传输至第四节点N4。第二使能控制子电路210与第五节点N5、第二控制信号端CK2和第二控制数据信号端KD2耦接，第二使能控制子电路210被配置为，响应于在第二控制信号端CK2处接收的控制栅信号，将在第二控制数据信号端KD2处接收的信号传输至第五节点N5。
在一些示例中，如图13和图14所示，第一控制晶体管T6和第二控制晶体管T7均为N型晶体管，第一控制数据信号端KD1和第二控制数据信号端KD2处的电压保持为高电平，第一使能控制子电路29响应于，在第一控制信号端CK1处接收的第一控制栅信号，将第一控制数据信号端KD1和第四节点N4之间的电流通路导通，第一控制数据信号端KD1的信号传输至第四节点N4，第四节点N4处的电压的为高电平，即可控制第一使能子电路27导通。或者，第一控制数据信号端KD1和第四节点N4之间的电流通路截止，第四节点N4处的电压的为低电平，即可控制第一使能子电路27截止。
第二使能控制子电路210响应于，在第二控制信号端CK2处接收的第二控制栅信号，将第二控制数据信号端KD2和第五节点N5之间的电流通路导 通，第二控制数据信号端KD2的信号传输至第五节点N5，第五节点N5处的电压的为高电平，即可控制第二使能控制子电路210导通。或者，第二控制数据信号端KD2和第五节点N5之间的电流通路截止，第五节点N5处的电压的为低电平，即可控制第二使能控制子电路210截止。
在另一些示例中，如图16所示，第一控制晶体管T6和第二控制晶体管T7均为P型晶体管，第一控制数据信号端KD1接收的第一控制栅信号以及第二控制数据信号端KD2接收的第一控制栅信号的电压为低电平。第一使能控制子电路29和第二使能控制子电路210分别控制低电平信号传输至第四节点N4或第五节点N5，以使第一使能信号端EM1在第四节点处的电压控制下以及第二使能信号端EM2在第五节点N5处的电压控制下，将对应的控制信号传输至使能信号控制端EK。
在一些实施例中，如图13和图16所示，第一使能控制子电路29包括第一使能控制晶体管T8和第二电容C2，第一使能控制晶体管T8的第一极与第一控制数据信号端KD1耦接，第一使能控制晶体管T8的第二极与第四节点N4耦接，第一使能控制晶体管T8的控制极与第一控制信号端CK1耦接，第二电容C2的第一极与第四节点N4耦接，第二电容C2的第二极与第一电压信号端。
第二使能控制子电路210包括第二使能控制晶体管T9和第三电容C3，第二使能控制晶体管T9的第一极与第二控制数据信号端KD2耦接，第二使能控制晶体管T9的第二极与第五节点N5耦接，第二使能控制晶体管T9的控制极与第二控制信号端CK2耦接，第三电容C3的第一极与第五节点N5耦接，第三电容C3的第二极与第二电压信号端。
在一些示例中，第一使能控制晶体管T8和第二使能控制晶体管T9可以为N型晶体管，第一控制信号端CK1处接收第一控制信号，第一控制信号的电压为高电平，第一使能控制晶体管T8的控制极处为高电平，第一使能控制晶体管T8导通，第一控制数据信号端KD1经过导通的第一使能控制晶体管T8传输至第四节点N4。
第二控制信号端CK2处接收第二控制信号，第二控制信号的电压为高电平，第二使能控制晶体管T9的控制极处的为高电平，第二使能控制晶体管T9导通，第二控制数据信号端KD2经过导通的第二使能控制晶体管T9传输至第五节点N5。
在另一些实施例中，如图17所示，第一使能子电路27和第二使能子电路28所包括的晶体管的导通类型相反。
控制子电路26还包括使能控制子电路212和信号锁存子电路211。使能控制子电路212与控制栅信号端KG、控制数据信号端KD和第五节点N5耦接，使能控制子电路212被配置为，响应于在控制栅信号端KG处接收的控制栅信号，将在控制数据信号端KD处接收的第一控制数据信号传输至第五节点N5。信号锁存子电路211与第四节点N4和第五节点N5耦接，信号锁存子电路被配置为，将在控制数据信号端KD处接收的第二控制数据信号传输至第四节点N4。
可以理解的是，控制数据信号端KD处可以接受两个电信号：第一控制数据信号和第二控制数据信号，其中，第一控制数据信号例如可以为高电平信号，第二控制数据信号例如可以为低电平信号。
在一些示例中，如图18至图20所示，第一使能子电路27和第二使能子电路28所包括的晶体管的导通类型相反，例如，第一使能子电路27中的第一控制晶体管T6为P型晶体管，第二使能子电路28中的第二控制晶体管T7为N型晶体管。
在控制数据信号端KD处接收的第一控制数据信号的电压为高电平。第一控制数据信号经过导通的使能控制子电路212传输至第五节点N5和信号锁存子电路211的一端。信号锁存子电路211的另一端传输至第四节点N4的信号的电压为高电平。第一控制晶体管T6在高电平的控制下截止，第二控制晶体管T7在高电平的控制下导通。
在控制数据信号端KD处接收的第二控制数据信号的电压为低电平。第二控制数据信号经过导通的使能控制子电路212传输至第五节点N5和信号锁存子电路211的一端。信号锁存子电路211的另一端传输至第四节点N4的信号的电压为低电平。第一控制晶体管T6在低电平的控制下导通，第二控制晶体管T7在低电平的控制下截止。
使能控制子电路212在控制栅信号端KG的控制栅信号的控制下截止，也就是说，第五节点N5的电压为低电平，第四节点N4的电压为低电平。第一控制晶体管T6在低电平的控制下导通，第二控制晶体管T7在低电平的控制下截止。
在另一些示例中，如图21至图23所示，第一使能子电路27和第二使能子电路28所包括的晶体管的导通类型相同，例如，第一使能子电路27中的第一控制晶体管T6为N型晶体管，第二使能子电路28中的第二控制晶体管T7为N型晶体管。
在控制数据信号端KD处接收的第一控制数据信号的电压为高电平。控 制数据信号经过导通的使能控制子电路212传输至第五节点N5和信号锁存子电路211的一端。信号锁存子电路211的另一端传输至第四节点N4的信号的电压为低电平。第一控制晶体管T6在低电平的控制下截止，第二控制晶体管T7在高电平的控制下导通。
在控制数据信号端KD处接收的第二控制数据信号的电压为低电平。第二控制数据信号经过导通的使能控制子电路212传输至第五节点N5和信号锁存子电路211的一端。信号锁存子电路211的另一端传输至第四节点N4的信号的电压为高电平。第一控制晶体管T6在高电平的控制下导通，第二控制晶体管T7在低电平的控制下截止。
使能控制子电路212在控制栅信号端KG的控制栅信号的控制下截止，也就是说，第五节点N5的电压为低电平，第四节点N4的电压为高电平。第一控制晶体管T6在高电平的控制下导通，第一控制晶体管T6在低电平的控制下截止，第二控制晶体管T7在高电平的控制下导通，第二控制晶体管T7在低电平的控制下截止。
在一些实施例中，如图18至图23所示，使能控制子电路212包括使能控制晶体管T12，使能控制晶体管T12的第一极与控制数据信号端KD耦接，使能控制晶体管T12的第二极与第五节点N5耦接，使能控制晶体管T12的控制极与控制栅信号端KG耦接。
在一些实施例中，如图18、图19和图20所示，信号锁存电路213包括第四电容C4，第四电容C4的第一电极与第四节点N4、第五节点N5耦接，第四电容C4的第二电极与第三电压信号端耦接。
在一些示例中，控制栅信号端KG接收控制栅信号，使能控制晶体管T12在控制栅信号的控制下，使能控制晶体管T12导通，控制数据信号端KD接收的第一控制数据信号传输至第五节点N5和第四节点N4。第二控制晶体管T7在第一控制数据信号的控制下导通，将第二使能信号端EM2处的信号传输至使能信号控制端EK；第一控制晶体管T6在第一控制数据信号的控制下截止。
或者，控制栅信号端KG接收控制栅信号，使能控制晶体管T12在控制栅信号的控制下，使能控制晶体管T12导通，控制数据信号端KD接收的第二控制数据信号传输至第五节点N5和第四节点N4。第二控制晶体管T7在第二控制数据信号的控制下截止；第一控制晶体管T6在第一控制数据信号的控制下导通，将第一使能信号端EM1处的信号传输至使能信号控制端EK。
在一些示例中，控制栅信号端KG未接收控制栅信号，控制栅信号端KG 端的电压为低电平，使能控制晶体管T12截止。也就是说第四节点N4和第五节点N5处的电压受信号锁存电路213存储的电信号的电压而定。
在另一些实施例中，如图21、图22和图23所示，信号锁存电路213包括：第一锁存晶体管T13、第二锁存晶体管T14、第三锁存晶体管T15和第四锁存晶体管T16，第一锁存晶体管T13、第四锁存晶体管T16和第二锁存晶体管T14、第三锁存晶体管T15的导通类型相反。
第一锁存晶体管T13的第一极与第四电压信号端VDD4耦接，第一锁存晶体管T13的第二极与第五节点N5耦接，第一锁存晶体管T13的控制极与第四节点N4耦接。第二锁存晶体管T14的第一极与第五节点N5耦接，第二锁存晶体管T14的第二极与第六节点N6耦接，第三锁存晶体管T15的第一极与第六节点N6耦接，第六节点N6还与第六电压信号端VSS6耦接。第二锁存晶体管T14的控制极与第四节点N4耦接。第三锁存晶体管T15的第二极与第四节点N4耦接，第三锁存晶体管T15的控制极与第五节点N5耦接。第四锁存晶体管T16的第一极与第四节点N4耦接，第四锁存晶体管T16的第二极与第五电压信号端VDD5耦接，第四锁存晶体管T16的控制极与第五节点N5耦接。
第五节点N处电压为高电平时，第三锁存晶体管T15导通，将在第六电压信号端VSS6处接收的高电平信号传输至第四节点N4。第五节点N处电压为低电平时，第四锁存晶体管T16导通，将在第五电压信号端VDD5处接收的低电平信号传输至第四节点N4。
在一些示例中，如图22和图29所示，图29示出了图22中的像素驱动电路图的时序图。
在复位和数据写入阶段t1，扫描信号端G处接收的扫描信号g的电压为高电平，控制栅信号端KG处接收的控制栅信号Kg的电压为低电平，驱动晶体管T1、写入晶体管T3和第一复位晶体管T4处于导通状态，第一电容C1第二极和待驱动元件Q的第一极初始化为复位信号rst的电压，数据信号d写入第一节点N1。
数据写入阶段，控制栅信号端KG处接收的控制栅信号Kg的电压为高电平，控制数据信号端KD接收的控制数据信号Kd被信号锁存电路锁定。高灰阶时，控制数据信号端KD处的电压为低电平，高灰阶时第一控制晶体管T6导通；低灰阶时控制数据信号端KD的电压为高电平，低灰阶时第二控制晶体管T7导通。
发光阶段t2，经过驱动晶体管T1和待驱动元件Q的平衡过程，使能晶体 管T2的第二极从复位信号端处接收的复位信号rst的电压被抬到某个电压(不同于灰阶电压)，驱动晶体管T1的控制极的电压被自举到阈值电压，待驱动元件Q开始接收驱动信号并进行动作。
高灰阶时，控制数据信号端KD传输第二控制数据信号，第五节点N5处的电压为低电平，使能晶体管T2截止，第四节点N4处的电压为低电平，使能晶体管T6导通，使能晶体管T2的控制极被第一使能信号端EM1处接收的第一使能信号控制导通。
低灰阶时，控制数据信号端KD传输第一控制数据信号，第五节点N处的电压为高电平，使能晶体管T2导通，第四节点N处的电压为高电平，使能晶体管T6截止，使能晶体管T2的控制极被第二使能信号端EM2处接收的第二使能信号控制导通。
第一锁存晶体管T13和第二锁存晶体管T14可以在第四节点N4的电压控制下导通或截止，信号锁存电路213可以控制第五节点N5处的电压保持时间，也就是说，可以控制每帧图像中发光阶段的时间。
晶体管的在衬底上的正投影远小于电容器在在衬底上的正投影，因此采用信号锁存电路可以降低像素驱动电路的占用面积，提升显示面板的像素密度。
需要说明的是，控制子电路的各晶体管均是在硅衬底上制备，也就是说，控制子电路具有和像素驱动电路中的晶体管相同的优点，控制子电路的面积可大幅减小，便于大幅提升显示面板的像素密度。
在一些实施例中，第二使能信号的占空比为0.2％～100％。第二使能信号的占空比低于0.2％可能使迷你型发光二极管或微型发光二极管不能正常发光。
另一方面，本公开的一些实施例提供一种显示面板，包括：待驱动元件和如上述任一项实施例所述的驱动子电路。其中待驱动元件与像素驱动电路耦接。
示例性地，显示面板包括衬底，衬底可以为硅衬底，在硅衬底上阵列布置有多个像素驱动电路，多个像素驱动电路远离衬底一侧阵列布置有多个待驱动元件，每个像素驱动电路与对应的待驱动元件耦接。其中，待驱动元件例如可以为迷你型发光二极管或微型发光二极管。
本公开的实施例的显示面板采用上述实施例提供的像素驱动电路，显示面板具有和像素驱动电路相同的效果和优点，在此不做赘述。
在一些实施例中，如图24所示，显示面板100包括多个阵列布置的子像 素，每个子像素包括像素驱动电路21和发光器件，其中，多个像素驱动电路21阵列布置。每个像素驱动电路21包括第一使能控制子电路和第二使能控制子电路，第一使能控制子电路与第一控制信号端和第一控制数据信号端耦接，第二使能控制子电路与第二控制信号端和第二控制数据信号端耦接。
显示面板100还包括：多条第一信号线L1、多条第二信号线L2、多条第三信号线L3和多条第四信号线L4。
其中，多条第一信号线L1可以为第一使能信号线，多条第一信号线L1沿阵列排布的像素驱动电路21的行方向X布置，一行像素驱动电路21的第一使能信号端与多条第一信号线L1中的一条第一信号线L1耦接，第一信号线L1可以被配置为向像素驱动电路21传输第一使能信号。
多条第二信号线L2可以为第二使能信号线，多条第二信号线L2沿阵列排布的像素驱动电路21的行方向X布置，一行像素驱动电路21的第二使能信号端与多条第二信号线L2中的一条第二信号线L2耦接，第二信号线L2可以被配置为向像素驱动电路21传输第二使能信号。
多条第三信号线L3可以为控制信号线，多条第三信号线L3沿阵列排布的像素驱动电路21的列方向Y布置。一列像素驱动电路21的第一控制信号端和第二控制信号端与多条第三信号线L3中的一条第三信号线L3耦接。
多条第四信号线L4可以为第一控制数据信号线，多条第四信号线L4可以为控制信号线沿阵列排布的像素驱动电路21的行方向X布置。一行像素驱动电路21的第一控制数据信号端和第二控制数据信号端各与多条第四信号线L4中的一条第四信号线L4耦接。
示例性地，显示面板包括多条第一信号线L1和多条第二信号线L2，多条第一信号线L1和多条第二信号线L2沿阵列排布的像素驱动电路21的行方向X布置，每条第一信号线L1、每条第二信号线L2经过一行像素驱动电路21，一条第一信号线L1与经过的一行像素驱动电路21中的每个像素驱动电路21的第一使能信号端耦接，第一信号线L1被配置为向像素驱动电路21传输第一使能信号。一条第二信号线L2与经过的一行像素驱动电路21中的每个像素驱动电路21的第二使能信号端耦接，第二信号线L2被配置为向像素驱动电路21传输第二使能信号。
在一些示例中，显示面板还包括多条第三信号线L3，多条第三信号线L3中每条第三信号线L3经过一列像素驱动电路21，一列像素驱动电路21中的每个像素驱动电路21的第一控制信号端和第二控制信号端与同一条第三信号线L3耦接，例如，第三信号线L3传输的电信号为高电平信号，第一 使能控制子电路或第二使能控制子电路在接收的第三信号线L3传输的电信号的控制下，将第一控制数据信号传输至第一使能子电路，将第二控制数据信号传输至第二使能子电路，驱动子电路在第一使能子电路或第二使能子电路接受的电信号的控制下导通，发光器件发光。
显示面板还包括多条第四信号线L4，多条第四信号线L4中每两条第四信号线L4经过一行像素驱动电路21，一行像素驱动电路21中的每个像素驱动电路21的第一控制数据信号端与经过的第一条第四信号线L4耦接，一行像素驱动电路21中的每个像素驱动电路21的第二控制数据信号端与经过的第二条第四信号线L4耦接。也就是说，第一使能控制子电路在接收的第三信号线L3传输的电信号的控制下，将第一条第四信号线L4传输的电信号传输至第一使能子电路，第一条第四信号线L4传输的电信号可以为高电平或者低电平，第二使能控制子电路在接收的第三信号线L3传输的电信号的控制下，将第二条第四信号线L4传输的电信号传输至第二使能子电路，第二条第四信号线L4传输的电信号可以为高电平或者低电平。
在另一些实施例中，如图25所示，显示面板还包括：多条第一信号线L1、多条第二信号线L2、多条第三信号线L3和多条第四信号线L4。其中，多条第一信号线L1和多条第二信号线L2的布置方式和连接关系与上述实施例中的多条第一信号线L1和多条第二信号线L2一致，在此不做赘述。
多条第三信号线L3可以为控制信号线，多条第三信号线L3沿阵列排布的像素驱动电路21的列方向Y布置。一行像素驱动电路21的第一控制信号端和第二控制信号端各与多条第三信号线L3中的一条第三信号线L3耦接。
多条第四信号线L4可以为第一控制数据信号线，多条第四信号线L4可以为控制信号线沿阵列排布的像素驱动电路21的行方向X布置。一列像素驱动电路21的第一控制数据信号端和第二控制数据信号端与多条第四信号线L4中的一条第四信号线L4耦接。
在一些示例中，显示面板还包括多条第三信号线L3，多条第三信号线L3中每两条第三信号线L3经过一列像素驱动电路21，一列像素驱动电路21的第一控制信号端与第一条第三信号线L3耦接，一列像素驱动电路21的第二控制信号端与第二条第三信号线L3耦接。例如，在第一条第三信号线L3传输的电信号的控制下，第一使能子控制电路将在第一控制数据信号端处接受的电信号传输至第一使能子电路。在第二条第三信号线L3传输的电信号的控制下，第二使能子控制电路将在第二控制数据信号端处接受的电信号传输至第二使能子电路。
显示面板还包括多条第四信号线L4，多条第四信号线L4中每条第四信号线L4经过一行像素驱动电路21，一行像素驱动电路21中的每个像素驱动电路21的第一控制数据信号端和第二控制数据信号端与经过的一条第四信号线L4耦接。也就是说，第一使能控制子电路在第一条第三信号线L3传输的电信号的控制下，将第四信号线L4传输的电信号传输至第一使能子电路，第四信号线L4传输的电信号可以为高电平。第二使能控制子电路在第二条第三信号线L3传输的电信号的控制下，将第四信号线L4传输的电信号传输至第二使能子电路。
在又一些实施例中，如图26所示，显示面板还包括：多条第一信号线L1、多条第二信号线L2、多条第三信号线L3和多条第四信号线L4。其中，多条第一信号线L1和多条第二信号线L2的布置方式和连接关系与上述实施例中的多条第一信号线L1和多条第二信号线L2一致，在此不做赘述。
多条第三信号线L3可以为控制信号线，多条第三信号线L3沿阵列排布的像素驱动电路21的列方向Y布置。一列像素驱动电路21的第一控制信号端和第二控制信号端各与多条第三信号线L3中的一条第三信号线L3耦接。
多条第四信号线L4可以为第一控制数据信号线，多条第四信号线L4可以沿阵列排布的像素驱动电路21的行方向X布置。一行像素驱动电路21的第一控制数据信号端和第二控制数据信号端各与多条第四信号线L4中的一条第四信号线L4耦接。
在一些示例中，显示面板还包括多条第三信号线L3，多条第三信号线L3中每两条第三信号线L3经过一列像素驱动电路21，一列像素驱动电路21的第一控制信号端与第一条第三信号线L3耦接，一列像素驱动电路21的第二控制信号端与第二条第三信号线L3耦接。例如，在第一条第三信号线L3传输的电信号的控制下，第一使能子控制电路将在第一控制数据信号端处接受的电信号传输至第一使能子电路。在第二条第三信号线L3传输的电信号的控制下，第二使能子控制电路将在第二控制数据信号端处接受的电信号传输至第二使能子电路。
显示面板还包括多条第四信号线L4，多条第四信号线L4中每两条第四信号线L4经过一行像素驱动电路21，一行像素驱动电路21中的每个像素驱动电路21的第一控制数据信号端与经过的第一条第四信号线L4耦接，一行像素驱动电路21中的每个像素驱动电路21的第二控制数据信号端与经过的第二条第四信号线L4耦接。也就是说，第一使能控制子电路在接收的第三信号线L3传输的电信号的控制下，将第一条第四信号线L4传输的电信号传 输至第一使能子电路，第一条第四信号线L4传输的电信号可以为高电平或者低电平，第二使能控制子电路在接收的第三信号线L3传输的电信号的控制下，将第二条第四信号线L4传输的电信号传输至第二使能子电路，第二条第四信号线L4传输的电信号可以为高电平或者低电平。
在一些实施例中，如图27所示，像素驱动电路21包括使能控制子电路，使能控制子电路与控制栅信号端和控制数据信号端耦接，像素驱动电路21还包括信号锁存子电路和第二使能子电路，其中，使能控制子电路与信号锁存子电路和第二使能子电路耦接。
显示面板还包括：多条第一信号线L1、多条第二信号线L2、多条第三信号线L3和多条第四信号线L4。其中，多条第一信号线L1和多条第二信号线L2的布置方式和连接关系与上述实施例中的多条第一信号线L1和多条第二信号线L2一致，在此不做赘述。
多条第三信号线L3可以为控制数据信号线，一行像素驱动电路21的控制数据信号端与多条第三信号线L3中的一条第三信号线L3耦接。多条第四信号线L4可以为控制栅信号线，一列像素驱动电路21的控制栅信号端与多条第四信号线L4中的一条第四信号线L4耦接。
示例性地，多条第三信号线L3沿阵列排布的像素驱动电路21的行方向X布置，每条第三信号线L3经过一行像素驱动电路21，一行像素驱动电路21的控制数据信号端与经过的一条第三信号线L3耦接，多条第四信号线L4沿阵列排布的像素驱动电路21的列方向Y布置，每条第四信号线L4经过一列像素驱动电路21，一列像素驱动电路21的控制数据信号端与经过的一条第四信号线L4耦接。使能控制子电路在第四信号线L4传输的控制栅信号的控制下，将在第三信号线L3传输的控制数据信号传输至锁存子电路和第二使能子电路，其中，锁存子电路在控制数据信号控制下，向第一使能子电路传输的信号与控制数据信号电位相反，即向第一使能子电路传输的信号为高电平信号时，控制数据信号为低电平信号，或者，向第一使能子电路传输的信号为低电平信号时，控制数据信号为高电平信号。
第三信号线和第四信号线可以根据显示面板的要求进行不同排列，在多个像素驱动电路阵列排布的情况下，可以减少每行像素驱动电路所耦接的信号线的数量，使得显示面板可以具有较宽松的布线空间，以便显示面板实现较高的分辨率。
在一些实施例中，多个级联的移位寄存电路，每个移位寄存电路与一行所述像素驱动电路的第二使能信号端耦接；所述移位寄存电路被配置为向其 所耦接的所述像素驱动电路的第二使能信号端传输第二使能信号。
在一些示例中，参考图23中的像素驱动电路21，结合图29所示的像素驱动电路21的时序图，可以知道，第二使能信号为脉冲信号，在待驱动元件不工作阶段，使能晶体管T2的控制极的电压交替处于高电压和低电压，使得使能晶体管T2的第一极和驱动晶体管T1的第二极的电压浮动，会影响写入的数据信号的准确性。因此，对于一行像素驱动电路21，在驱动子电路22接收到来自第二使能子电路28的第二使能信号端的情况下，驱动子电路22响应于第二节点N2处的电信号处于截止状态，则驱动子电路22同时响应于第二使能信号处于截止状态，这样，可以避免第二使能信号对驱动子电路的影响。
再一方面，本公开的一些实施例提供一种显示装置，包括：驱动芯片和如上述实施例提供的显示面板，其中，驱动芯片与显示面板耦接，驱动芯片被配置为向显示面板提供信号。
可以是显示不论运动(例如，视频)还是固定(例如，静止图像)的且不论文字还是的图像的任何装置。更明确地说，预期实施例可实施在多种电子装置中或与多种电子装置关联，多种电子装置例如(但不限于)移动电话、无线装置、个人数据助理(PDA)、手持式或便携式计算机、GPS接收器/导航器、相机、MP4视频播放器、摄像机、游戏控制台、手表、时钟、计算器、电视监视器、平板显示器、计算机监视器、汽车显示器(例如，里程表显示器等)、导航仪、座舱控制器和/或显示器、相机视图的显示器(例如，车辆中后视相机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、包装和美学结构(例如，对于一件珠宝的图像的显示器)等。
本公开的一些实施例提供的显示装置采用上述实施例提供的显示面板，显示装置具有和上述显示面板相同的效果和优点，在此不做赘述。
又一方面，本公开的一些实施例提供一种像素驱动电路的驱动方法，需要说明的是，像素驱动电路的驱动方法适用于上述像素驱动电路，像素驱动电路包括驱动子电路和控制子电路。其中，驱动子电路与使能信号控制端EK和待驱动元件耦接，驱动子电路被配置为，响应于在使能信号控制端EK处接收的使能信号，生成驱动信号并控制驱动信号传输至待驱动元件的电流通路的导通和截止。控制子电路与使能信号控制端EK耦接，控制子电路被配置为向使能信号控制端EK传输第一使能信号或第二使能信号。
如图28所示，像素驱动电路的驱动方法为：
S1、像素驱动电路所驱动的待驱动元件的目标亮度大于第一亮度的情况 下，控制子电路向使能信号控制端EK传输第一使能信号，第一使能信号被配置为，控制驱动信号传输至待驱动元件的电流通路的导通。
S2、像素驱动电路所驱动的待驱动元件的目标亮度小于或等于第一亮度的情况下，控制子电路向使能信号控制端EK传输第二使能信号，第二使能信号为脉冲信号，第二使能信号被配置为，控制驱动信号传输至待驱动元件的电流通路交替导通和截止。
在一些示例中，第一亮度可以是像素的某个灰阶，迷你型发光二极管或微型发光二极管在低于第一亮度的条件下，迷你型发光二极管或微型发光二极管因电流密度变化主波峰产生偏移。第一亮度可以根据迷你型发光二极管或微型发光二极管的具体特性进行选择。
示例性地，待驱动元件为迷你型发光二极管或微型发光二极管。
在下一帧图像中对应的像素的亮度高于第一亮度时，该像素对应的像素驱动电路的控制子电路将第一使能信号传输至使能信号控制端EK，第一使能信号可控制驱动信号传输至迷你型发光二极管或微型发光二极管的电流通路的导通。
在下一帧图像中对应的像素的亮度低于或等于第一亮度时，该像素对应的像素驱动电路的控制子电路将第二使能信号传输至使能信号控制端EK，第二使能信号为脉冲信号，可控制驱动信号传输至迷你型发光二极管或微型发光二极管的电流通路交替导通和截止，使对应像素在一帧图像内交替发光和熄灭，使像素对应的迷你型发光二极管或微型发光二极管，在驱动信号的电流密度较大时，像素在一帧图像内的灰阶较低，可以避免迷你型发光二极管或微型发光二极管的主波峰随电流密度的变化而漂移，提高显示面板的亮度均一性。
还有一方面，本公开的一些实施例提供了一种计算机可读存储介质(例如，非暂态计算机可读存储介质)，该计算机可读存储介质中存储有计算机程序指令，计算机程序指令在计算机上运行时，使得计算机执行如上述任一实施例所述的像素驱动电路的驱动方法。
示例性的，上述计算机可读存储介质可以包括，但不限于：磁存储器件(例如，硬盘、软盘或磁带等)，光盘(例如，CD(Compact Disk，压缩盘)、DVD(Digital Versatile Disk，数字通用盘)等)，智能卡和闪存器件(例如，EPROM(Erasable Programmable Read-Only Memory，可擦写可编程只读存储器)、卡、棒或钥匙驱动器等)。本公开描述的各种计算机可读存储介质可代表用于存储信息的一个或多个设备和/或其它机器可读存储介质。术语“机 器可读存储介质”可包括但不限于，无线信道和能够存储、包含和/或承载指令和/或数据的各种其它介质。
还有一方面，本公开的一些实施例还提供了一种计算机程序产品，例如，该计算机程序产品存储在非瞬时性的计算机可读存储介质上。该计算机程序产品包括计算机程序指令，在计算机上执行该计算机程序指令时，该计算机程序指令使计算机执行如上述实施例所述的像素驱动电路的驱动方法。
还有一方面，本公开的一些实施例还提供了一种计算机程序。当该计算机程序在计算机上执行时，该计算机程序使计算机执行如上述实施例所述的像素驱动电路的驱动方法。
上述计算机可读存储介质、计算机程序产品及计算机程序的有益效果和上述一些实施例所述的像素驱动电路的驱动方法的有益效果相同，此处不再赘述。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (24)

  1. 一种像素驱动电路，包括：
    驱动子电路，与数据信号端、扫描信号端、第一电源电压端、使能信号控制端和待驱动元件耦接，所述驱动子电路被配置为，响应于在所述扫描信号端处接收的信号，写入在所述数据信号端处接收的数据信号；
    且驱动子电路还被配置为，根据写入的所述数据信号和在所述第一电源电压端处接收的第一电压信号，生成驱动信号，以及响应于在所述使能信号控制端处接收的使能信号，将所述驱动信号传输至所述待驱动元件，且控制传输所述驱动信号的电流通路的导通和截止；
    控制子电路，与控制信号端、第一使能信号端、第二使能信号端和使能信号控制端耦接，所述控制子电路被配置为，响应于在控制信号端处接收的信号，将所述第一使能信号端处接收的信号传输至所述使能信号控制端，或者，将所述第二使能信号端处接收的信号传输至所述使能信号控制端。
  2. 根据权利要求1所述的像素驱动电路，其中，所述驱动子电路包括数据写入子电路和驱动信号生成子电路，其中，
    所述数据写入子电路与所述数据信号端、所述扫描信号端、第二节点耦接，所述数据写入子电路被配置为，响应于在所述扫描信号端处接收的扫描信号，将在所述数据信号端处接收的数据信号传输至所述第二节点；
    所述驱动信号生成子电路与所述第二节点、所述第一电源电压端、使能信号控制端和所述待驱动元件耦接，所述驱动信号生成子电路被配置为，响应于在使能信号控制端处接收的使能信号，根据所述第二节点的电压和在所述第一电源电压端接收的第一电压信号，生成驱动信号；且所述驱动信号生成子电路还被配置为，响应于使能信号控制端处接收的使能信号，控制所述驱动信号传输至所述待驱动元件的电流通路的导通和截止。
  3. 根据权利要求2所述的像素驱动电路，其中，所述驱动信号生成子电路包括：驱动晶体管和使能晶体管；
    所述驱动晶体管的第一极与所述第一电源电压端耦接，所述驱动晶体管的第二极与所第一节点耦接，所述驱动晶体管的控制极与所述第二节点耦接；
    所述使能晶体管的第一极与所述第一节点耦接，所述使能晶体管的第二极与第三节点耦接，所述使能晶体管的控制极与所述使能信号控制端耦接；
    所述第三节点还与所述待驱动元件的第一极耦接，所述待驱动元件的第二极与第二电源电压端耦接。
  4. 根据权利要求2或3所述的像素驱动电路，其中，所述数据写入子电路包括写入晶体管、第一电容、第一复位晶体管；
    所述写入晶体管的第一极与所述数据信号端耦接，所述写入晶体管的第二极与所述第二节点耦接，所述写入晶体管的控制极与所述扫描信号端耦接；
    所述第一复位晶体管的第一极与所述第一节点耦接，所述第一复位晶体管的第二极与复位信号端耦接，所述第一复位晶体管的控制极与所述扫描信号端耦接；
    所述第一电容的第一极与所述第一节点耦接，所述第一电容的第二极与所述第二节点耦接。
  5. 根据权利要求2或3所述的像素驱动电路，其中，所述数据写入子电路包括第一传输晶体管、第二传输晶体管和第一电容，所述扫描信号端包括第一扫描信号端和第二扫描信号端；
    所述第一传输晶体管的第一极与所述数据信号端耦接，所述第一传输晶体管的第二极与所述第二节点耦接，所述第一传输晶体管的控制极与所述第一扫描信号端耦接；
    所述第二传输晶体管的第一极与所述数据信号端耦接，所述第二传输晶体管的第二极与所述第二节点耦接，所述第二传输晶体管的控制极与所述第二扫描信号端耦接；
    所述第一电容的第一电极与所述第二节点耦接，所述第一电容的第二电极与参考电压端耦接。
  6. 根据权利要求2～5任一项所述的像素驱动电路，其中，所述像素驱动电路还包括复位子电路，所述复位子电路与所述第三节点、所述扫描信号端和所述复位信号端耦接；
    所述复位子电路被配置为，响应于在所述扫描信号端处接收的扫描信号，将在所述复位信号端处接收的复位信号传输至所述第三节点。
  7. 根据权利要求6所述的像素驱动电路，其中，所述复位子电路还包括第二复位晶体管，所述第二复位晶体管的第一极与所述第三节点耦接，所述第二复位晶体管的第二极与复位信号端耦接，所述第二复位晶体管的控制极与扫描信号端耦接。
  8. 根据权利要求1～7任一项所述的像素驱动电路，其中，所述控制子电路包括第一使能子电路和第二使能子电路，
    所述第一使能子电路与第四节点、所述第一使能信号端和所述使能信号控制端耦接，所述第一使能子电路被配置为，响应于在所述第四节点处接收的第一控制信号，将在第一使能信号端处接收第一使能信号传输至所述使能信号控制端；
    所述第二使能子电路与第五节点、所述第二使能信号端和所述使能信号控制端耦接，所述第二使能子电路被配置为，响应于在所述第五节点处接收的第二控制信号，将在第二使能信号端处接收第二使能信号传输至所述使能信号控制端。
  9. 根据权利要求8所述的像素驱动电路，其中，所述第一使能子电路包括第一控制晶体管，所述第一控制晶体管的第一极与第一使能信号端耦接，所述第一控制晶体管的第二极与所述使能信号控制端耦接，所述第一控制晶体管的控制极与所述第四节点耦接；
    所述第二使能子电路包括第二控制晶体管，所述第二控制晶体管的第一极与第二使能信号端耦接，所述第二控制晶体管的第二极与所述使能信号控制端耦接，所述第二控制晶体管的控制极与所述第五节点耦接。
  10. 根据权利要求8或9所述的像素驱动电路，其中，所述第一使能子电路和所述第二使能子电路所包括的晶体管的导通类型相同；
    所述控制子电路还包括第一使能控制子电路和第二使能控制子电路，控制信号端包括第一控制信号端和第二控制信号端；
    所述第一使能控制子电路与所述第四节点、第一控制信号端和第一控制数据信号端耦接，所述第一使能控制子电路被配置为，响应于在所述第一控制信号端处接收的第一控制栅信号，将在所述第一控制数据信号端处接收的信号传输至所述第四节点；
    所述第二使能控制子电路与所述第五节点、第二控制信号端和第二控制数据信号端耦接，所述第二使能控制子电路被配置为，响应于在所述第二控制信号端处接收的第二控制栅信号，将在所述第二控制数据信号端处接收的信号传输至所述第五节点。
  11. 根据权利要求10所述的像素驱动电路，其中，所述第一使能控制子电路包括第一使能控制晶体管和第二电容，所述第一使能控制晶体管的第一极与所述第一控制数据信号端耦接，所述第一使能控制晶体管的第二极与所述第四节点耦接，所述第一使能控制晶体管的控制极与所述第一控制信号端耦接，
    所述第二电容的第一极与所述第四节点耦接，所述第二电容的第二极与第一电压信号端；
    所述第二使能控制子电路包括第二使能控制晶体管和第三电容，所述第二使能控制晶体管的第一极与所述第二控制数据信号端耦接，所述第二使能控制晶体管的第二极与所述第五节点耦接，所述第二使能控制晶体管的控制 极与所述第二控制信号端耦接，
    所述第三电容的第一极与所述第五节点耦接，所述第三电容的第二极与第二电压信号端。
  12. 根据权利要求8或9任一项所述的像素驱动电路，其中，所述第一使能子电路和所述第二使能子电路所包括的晶体管的导通类型相反；
    所述控制子电路还包括使能控制子电路和信号锁存电路；所述控制信号端为控制栅信号端；
    所述使能控制子电路与控制栅信号端、控制数据信号端和所述第五节点耦接，所述使能控制子电路被配置为，响应于在所述控制栅信号端处接收的控制栅信号，将在所述控制数据信号端处接收的控制数据信号传输至所述第五节点；
    所述信号锁存电路与所述第四节点和所述第五节点耦接，所述信号锁存电路被配置为，将在所述控制数据信号端处接收的控制数据信号传输至所述第四节点。
  13. 根据权利要求12所述的像素驱动电路，其中，所述使能控制子电路包括使能控制晶体管，所述使能控制晶体管的第一极与所述控制数据信号端耦接，所述使能控制晶体管的第二极与所述第五节点耦接，所述使能控制晶体管的控制极与所述控制栅信号端耦接。
  14. 根据权利要求12或13所述的像素驱动电路，其中，所述信号锁存电路包括第四电容，所述第四电容的第一电极与所述第四节点、所述第五节点耦接，所述第四电容的第二电极与所述第三电压信号端耦接；
    或者所述信号锁存电路包括：第一锁存晶体管、第二锁存晶体管、第三锁存晶体管和第四锁存晶体管，所述第一锁存晶体管、所述第四锁存晶体管和第二锁存晶体管、第三锁存晶体管的导通类型相反；
    所述第一锁存晶体管的第一极与第四电压信号端耦接，所述第一锁存晶体管的第二极与所述第五节点耦接，所述第一锁存晶体管的控制极与所述第四节点耦接；
    所述第二锁存晶体管的第一极与所述第五节点耦接，所述第二锁存晶体管的第二极与所述第三锁存晶体管的第一极耦接，所述第二锁存晶体管的控制极与所述第四节点耦接；
    所述第三锁存晶体管的第二极与所述第四节点耦接，所述第三锁存晶体管的控制极与所述第五节点耦接；
    所述第四锁存晶体管的第一极与所述第四节点耦接，所述第四锁存晶体 管的第二极与第五电压信号端耦接，所述第四锁存晶体管的控制极与所述第五节点耦接。
  15. 根据权利要求10所述的像素驱动电路，其中，所述驱动晶体管、所述使能晶体管、所述写入晶体管、所述第一复位晶体管，所述第二复位晶体管、所述第一控制晶体管、所述第二控制晶体管、所述第一使能控制晶体管、所述第二使能控制晶体管、所述第一传输晶体管、所述第二传输晶体管均为硅基场效应管。
  16. 根据权利要求14所述的像素驱动电路，其中，所述驱动晶体管、所述使能晶体管、所述写入晶体管、所述第一复位晶体管，所述第二复位晶体管、所述第一控制晶体管、所述第二控制晶体管、所述第一传输晶体管、所述第二传输晶体管、所述使能控制晶体管、所述第一锁存晶体管、所述第二锁存晶体管、所述第三锁存晶体管和所述第四锁存晶体管均为硅基场效应管。
  17. 一种显示面板，包括：
    如权利要求1～16中任一项所述的像素驱动电路；
    待驱动元件，所述待驱动元件与所述像素驱动电路耦接。
  18. 根据权利要求17所述的显示面板，所述像素驱动电路包括第一使能控制子电路和第二使能控制子电路，所述第一使能控制子电路与第一控制信号端和第一控制数据信号端耦接，所述第二使能控制子电路与第二控制信号端和第二控制数据信号端耦接；
    所述显示面板还包括：
    多条第一信号线，一行像素驱动电路的第一使能信号端与所述多条第一信号线中的一条第一信号线耦接；
    多条第二信号线，一行像素驱动电路的第二使能信号端与所述多条第二信号线中的一条第二信号线耦接；
    多条第三信号线，一列像素驱动电路的所述第一控制信号端和所述第二控制信号端与所述多条第三信号线中的一条第三信号线耦接，或者，一列像素驱动电路的所述第一控制信号端和所述第二控制信号端各与所述多条第三信号线中的一条第三信号线耦接；
    多条第四信号线，一行像素驱动电路的第一控制数据信号端和第二控制数据信号端各与所述多条第四信号线中的一条第四信号线耦接。
  19. 根据权利要求17所述的显示面板，所述像素驱动电路包括第一使能控制子电路和第二使能控制子电路，所述第一使能控制子电路与第一控制信号端和第一控制数据信号端耦接，所述第二使能控制子电路与第二控制信号 端和第二控制数据信号端耦接；
    所述显示面板还包括：
    多条第一信号线，一行像素驱动电路的第一使能信号端与所述多条第一信号线中的一条第一信号线耦接；
    多条第二信号线，一行像素驱动电路的第二使能信号端与所述多条第二信号线中的一条第二信号线耦接；
    多条第三信号线，一行像素驱动电路的第一控制信号端和第二控制信号端各与所述多条第三信号线中的一条第三信号线耦接；
    多条第四信号线，一列像素驱动电路的第一控制数据信号端和第二控制数据信号端与所述多条第四信号线中的一条第四信号线耦接。
  20. 根据权利要求17所述的显示面板，所述像素驱动电路包括使能控制子电路，所述使能控制子电路与控制栅信号端和控制数据信号端耦接，
    所述显示面板还包括：
    多条第一信号线，一行像素驱动电路的第一使能信号端与所述多条第一信号线中的一条第一信号线耦接；
    多条第二信号线，一行像素驱动电路的第二使能信号端与所述多条第二信号线中的一条第二信号线耦接；
    多条第三信号线，一行像素驱动电路的所述控制数据信号端与所述多条第三信号线中的一条第三信号线耦接；
    多条第四信号线，一列像素驱动电路的所述控制栅信号端与所述多条第四信号线中的一条第四信号线耦接。
  21. 根据权利要求17至20任一项所述的显示面板，还包括：
    多个级联的移位寄存电路，每个移位寄存电路与一行所述像素驱动电路的第二使能信号端耦接；所述移位寄存电路被配置为向其所耦接的所述像素驱动电路的第二使能信号端传输第二使能信号。
  22. 一种显示装置，包括：
    如权利要求17至21任一项所述的显示面板；
    驱动芯片，所述驱动芯片与所述显示面板耦接，所述驱动芯片被配置为向所述显示面板提供信号。
  23. 一种像素驱动电路的驱动方法，其中，所述像素驱动电路包括驱动子电路和控制子电路，所述驱动子电路与使能信号控制端和待驱动元件耦接，所述驱动子电路被配置为，响应于在使能信号控制端处接收的使能信号，生成驱动信号并控制所述驱动信号传输至所述待驱动元件的电流通路的导通和 截止，
    所述控制子电路与所述使能信号控制端耦接，所述控制子电路被配置为向所述使能信号控制端传输第一使能信号或第二使能信号；
    所述像素驱动电路的驱动方法为：
    所述像素驱动电路所驱动的待驱动元件的目标亮度大于第一亮度的情况下，
    所述控制子电路向所述使能信号控制端传输所述第一使能信号，所述第一使能信号被配置为，控制所述驱动信号传输至所述待驱动元件的电流通路的导通；
    所述像素驱动电路所驱动的待驱动元件的目标亮度小于第一亮度的情况下，
    所述控制子电路向所述使能信号控制端传输所述第二使能信号，所述第二使能信号为脉冲信号，所述第二使能信号被配置为，控制所述驱动信号传输至所述待驱动元件的电流通路交替导通和截止。
  24. 根据权利要求23所述的驱动方法，其中，所第二使能信号的占空比为0.2％～100％。
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