CN117855184A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN117855184A
CN117855184A CN202311259399.0A CN202311259399A CN117855184A CN 117855184 A CN117855184 A CN 117855184A CN 202311259399 A CN202311259399 A CN 202311259399A CN 117855184 A CN117855184 A CN 117855184A
Authority
CN
China
Prior art keywords
semiconductor element
bonding
semiconductor device
semiconductor
switching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311259399.0A
Other languages
English (en)
Inventor
川濑达也
吉松直树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN117855184A publication Critical patent/CN117855184A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/3301—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供一种半导体装置，其降低因接合材料的孔洞引起的局部的温度上升。半导体装置具有导电部件、半导体元件、接合部以及引线。半导体元件包含开关元件。半导体元件经由第1接合材料保持于导电部件。接合部设置于半导体元件的上表面。接合部与开关元件的栅极电极之外的电极电连接。引线经由第2接合材料与接合部接合。接合部和第2接合材料设置于半导体元件的上表面的包含中央部的区域。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
在专利文献1中记载了开关元件的背面与金属部件接合，开关元件的表面与中间端子接合的半导体装置。通过由板状的金属构成的中间端子进行了配线的半导体装置在实现了小面积的同时电流容量特性也优异。因此，这种结构的半导体装置广泛应用于空调设备的控制装置等多种电力控制设备。
专利文献1：国际公开第2021/095323号
开关元件等半导体元件与金属部件通过接合材料彼此固定。在将半导体元件与金属部件接合时，以一定的概率在接合材料产生孔洞。在接合材料中存在孔洞的情况下，该孔洞的正上方的半导体元件的冷却受到阻碍，半导体元件的温度局部上升。
发明内容
本发明为了解决上述的课题而提供一种半导体装置，该半导体装置降低因接合材料的孔洞引起的局部的温度上升。
本发明涉及的半导体装置具有导电部件、半导体元件、接合部以及引线。半导体元件包含开关元件。半导体元件经由第1接合材料保持于导电部件。接合部设置于半导体元件的上表面。接合部与开关元件的栅极电极之外的电极电连接。引线经由第2接合材料与接合部接合。接合部和第2接合材料设置于半导体元件的上表面的包含中央部的区域。
发明的效果
根据本发明，提供了一种半导体装置，该半导体装置降低因接合材料的孔洞引起的局部的温度上升。
通过以下的详细说明和附图，使本发明的目的、特征、方案以及优点变得更明确。
附图说明
图1是表示实施方式1中的半导体装置的结构的俯视图。
图2是表示实施方式1中的半导体装置的结构的剖视图。
图3是表示实施方式1中的开关用半导体元件的上表面的结构的俯视图。
图4是表示实施方式1中的开关用半导体元件的下表面的结构的仰视图。
图5是表示实施方式1中的续流用半导体元件的上表面的结构的俯视图。
图6是表示实施方式1中的续流用半导体元件的下表面的结构的仰视图。
图7是表示半导体装置的制造方法的流程图。
图8是表示实施方式1中的半导体装置的完成后的结构的剖视图。
图9是表示实施方式2中的半导体装置的结构的俯视图。
图10是表示实施方式2中的半导体装置的结构的剖视图。
图11是表示实施方式2中的开关用半导体元件的上表面的结构的俯视图。
图12是表示实施方式3中的半导体装置的结构的俯视图。
图13是表示实施方式4中的半导体装置的结构的俯视图。
图14是表示实施方式4中的半导体装置的结构的剖视图。
图15是表示实施方式5中的半导体装置的结构的俯视图。
图16是表示实施方式5中的开关用半导体元件的上表面的结构的俯视图。
具体实施方式
<实施方式1>
图1是表示实施方式1中的半导体装置101的结构的俯视图。
图2是表示实施方式1中的半导体装置101的结构的剖视图。图2与图1所示的线A-A的剖面对应。
半导体装置101具有绝缘材料3、表面侧电路图案4、背面侧电路图案5、第1接合材料2、开关用半导体元件6、续流用半导体元件7、第2接合材料1、配线用框架8、信号端子10、导线9以及封装材料11。在图1中，为了使半导体装置101的内部构造容易理解，省略了封装材料11的图示。
绝缘材料3由树脂或陶瓷形成。绝缘树脂例如在主要成分中包含环氧树脂。陶瓷例如在主要成分中包含Al2O3、Si3N4或AlN。从散热性的观点来看，绝缘材料3优选由具有高热传导率的材料形成，另外，优选为薄的部件。另一方面，如果考虑到绝缘性的确保以及制造工序中的构造性强度，则绝缘材料3的厚度优选大于或等于100μm。
表面侧电路图案4设置于绝缘材料3的表面。表面侧电路图案4是导电部件，由铝、铝合金、铜、铜合金等金属形成。表面侧电路图案4经由第1接合材料2对开关用半导体元件6以及续流用半导体元件7进行保持。表面侧电路图案4不仅具有电路的功能，还具有使在开关用半导体元件6以及续流用半导体元件7中产生的热扩散的功能。表面侧电路图案4具有能够沿其平面方向使热充分地扩散的程度的充分的厚度。虽然也取决于平面方向的布局，但表面侧电路图案4的厚度优选大于或等于0.4mm。为了使表面侧电路图案4与封装材料11的密接性提高，表面侧电路图案4根据需要而优选具有凹陷、狭缝等凹凸。
背面侧电路图案5设置于绝缘材料3的背面。背面侧电路图案5由铝、铝合金、铜、铜合金等金属形成。
第1接合材料2将表面侧电路图案4与开关用半导体元件6的下表面接合。另外，第1接合材料2将表面侧电路图案4与续流用半导体元件7的下表面接合。第1接合材料2例如是主要成分包含Sn的无铅焊料。第1接合材料2也可以是主要成分包含Ag或Cu的烧结材料。
开关用半导体元件6经由第1接合材料2保持于表面侧电路图案4。开关用半导体元件6包含开关元件(未图示)。开关元件例如是IGBT(Insulated Gate Bipolar Transistor)或MOSFET(Metal Oxide Semiconductor Field Effect Transistor)。开关用半导体元件6例如由Si等半导体，或由SiC、GaN、氧化镓、金刚石等所谓的宽带隙半导体形成。
续流用半导体元件7经由第1接合材料2保持于表面侧电路图案4。续流用半导体元件7包含二极管元件。二极管元件可以是SBD(Schottky Barrier Diode)，也可以是具有PN结的整流二极管。续流用半导体元件7例如由Si等半导体，或由SiC、GaN、氧化镓、金刚石等所谓的宽带隙半导体形成。
配线用框架8是引线，是在半导体装置101的内部流过主电流的配线。配线用框架8经由第2接合材料1与开关用半导体元件6以及续流用半导体元件7接合。配线用框架8的一部分作为能够与设置于半导体装置101外部的电路连接的主端子(未图示)起作用。实施方式1中的配线用框架8是金属板或由该金属板加工出的部件。配线用框架8由铝、铝合金、铜、铜合金等金属形成。配线用框架8的厚度依赖于半导体装置101的规格电流或主端子的宽度。为了抑制施加电流时的主端子的自身发热，配线用框架8的厚度优选大于或等于0.5mm而小于或等于2.0mm。也可以代替配线用框架8而使用金属线作为引线。
第2接合材料1将开关用半导体元件6与配线用框架8接合。另外，第2接合材料1将续流用半导体元件7与配线用框架8接合。第2接合材料1例如是主要成分包含Sn的无铅焊料。第2接合材料1也可以是主要成分包含Ag或Cu的烧结材料。
信号端子10的一端作为能够与设置于半导体装置101外部的电路连接的端子起作用。信号端子10由铜、铜合金等形成。为了轻量化，信号端子10也可以由铝或铝合金形成。信号端子10的厚度例如大于或等于0.2mm而小于或等于1.0mm。
导线9将设置于开关用半导体元件6的上表面的5个信号焊盘6C分别与信号端子10连接。信号焊盘6C的详细结构将在后面记述。导线9由铝、铝合金、铜、铜合金等形成。导线9的直径例如大于或等于100μm而小于或等于400μm。
封装材料11将绝缘材料3、表面侧电路图案4、第1接合材料2、开关用半导体元件6、续流用半导体元件7、第2接合材料1、配线用框架8的一部分、导线9以及信号端子10的一部分封装。配线用框架8的主端子、信号端子10的一端以及背面侧电路图案5从封装材料11露出。封装材料11例如由环氧树脂形成。封装材料11的线膨胀系数优选为大于或等于18ppm/℃而小于或等于24ppm/℃。由此，抑制封装材料11与表面侧电路图案4的剥离，另外，防止第1接合材料2产生裂纹。在驱动开关用半导体元件6时，该开关用半导体元件6发热，因此封装材料11的温度也上升。为了使封装材料11的线膨胀系数不由于该温度上升而变动，优选玻璃转变温度Tg大于或等于175℃。
图3是表示实施方式1中的开关用半导体元件6的上表面的结构的俯视图。图4是表示实施方式1中的开关用半导体元件6的下表面的结构的仰视图。
开关用半导体元件6在其上表面包含元件形成部6A、接合部6B、5个信号焊盘6C以及多个栅极线(未图示)。另外，开关用半导体元件6在其下表面包含接合部6D。
元件形成部6A在俯视观察时对应于形成开关元件的区域。该区域包含开关用半导体元件6的上表面的中央部(未图示)。中央部包含该上表面的中心。在实施方式1中的元件形成部6A形成有分别具有沟道的多个开关元件。
接合部6B设置于开关用半导体元件6的上表面的包含中央部的区域。例如，接合部6B设置于在俯视观察时包含开关用半导体元件6的中心的区域。接合部6B通过第2接合材料1与配线用框架8接合。该第2接合材料1也设置于在俯视观察时包含中央部的区域。
虽然接合部6B设置于元件形成部6A的内侧，但接合部6B与元件形成部6A的大小的关系并不限定于此。接合部6B的尺寸也可以与元件形成部6A的尺寸相同。接合部6B由Ni、Au、Cu、Ag等润湿性好的金属膜形成。接合部6B与开关元件的栅极电极之外的电极电连接。在开关元件是IGBT的情况下，接合部6B例如与发射极电极电连接。即，接合部6B自身作为发射极电极起作用。
5个信号焊盘6C设置于开关用半导体元件6的上表面。各信号焊盘6C设置于开关用半导体元件6的上表面的除元件形成部6A之外的区域。实施方式1中的5个信号焊盘6C在俯视观察时沿开关用半导体元件6的外形的一边配置为一列。各信号焊盘6C由金属膜形成。各信号焊盘6C是用于对开关元件的控制用信号或开关元件的保护用信号进行发送或接收的焊盘。该信号例如是栅极信号(G)、发射极信号(E)、电流感测信号(Cs)、温度感测信号(K、A)。换言之，5个信号焊盘6C之中的1个是栅极焊盘。该栅极焊盘经由多个栅极线(未图示)与各开关元件的栅极电极电连接。信号焊盘6C的个数不限定于5个，也可以是小于或等于4个，也可以是大于或等于6个。
多个栅极线设置为横穿开关用半导体元件6的上表面。各栅极线设置为不通过开关用半导体元件6的中央部。例如，栅极线设置为不通过开关用半导体元件6的中心。各栅极线与各开关元件的栅极电极电连接。
接合部6D设置于开关用半导体元件6的下表面。实施方式1中的接合部6D设置于开关用半导体元件6的下表面的整个面。接合部6D由Ni、Au、Cu、Ag等润湿性好的金属膜形成。接合部6D是开关元件的栅极电极之外的电极，与不连接至接合部6B的电极电连接。在开关元件是IGBT的情况下，接合部6D例如与集电极(collector)电极(electrode)电连接。即，接合部6D自身作为集电极电极起作用。接合部6D通过第1接合材料2与表面侧电路图案4接合。
在开关元件是IGBT的情况下，在由接合部6D形成的集电极电极和由接合部6B形成的发射极电极之间流动与对栅极电极施加的栅极信号对应的主电流。
图5是表示实施方式1中的续流用半导体元件7的上表面的结构的俯视图。图6是表示实施方式1中的续流用半导体元件7的下表面的结构的仰视图。
续流用半导体元件7在其上表面包含元件形成部7A以及接合部7B。另外，续流用半导体元件7在其下表面包含接合部7D。
元件形成部7A在俯视观察时对应于形成二极管元件的区域。
接合部7B设置于续流用半导体元件7的上表面。接合部7B通过第2接合材料1与配线用框架8接合。虽然接合部7B设置于元件形成部7A的内侧，但接合部7B与元件形成部7A的大小的关系并不限定于此。接合部7B的尺寸也可以与元件形成部7A的尺寸相同。接合部7B由Ni、Au、Cu、Ag等润湿性好的金属膜形成。
接合部7D设置于续流用半导体元件7的下表面。实施方式1中的接合部7D设置于续流用半导体元件7的下表面的整个面。接合部7D由Ni、Au、Cu、Ag等润湿性好的金属膜形成。接合部7D通过第1接合材料2与表面侧电路图案4接合。
续流用半导体元件7的接合部7B以及接合部7D也可以由与开关用半导体元件6的接合部6B以及接合部6D分别相同的材料形成。
图7是表示半导体装置101的制造方法的流程图。
在步骤S1中，准备包含表面侧电路图案4以及背面侧电路图案5的绝缘材料3。
在步骤S2中，将开关用半导体元件6以及续流用半导体元件7经由第1接合材料2安装至表面侧电路图案4上。在该步骤S2中，首先将第1接合材料2配置于开关用半导体元件6的接合部6D与表面侧电路图案4之间、以及续流用半导体元件7的接合部7D与表面侧电路图案4之间。在预先确定好的气氛、温度以及压力下对开关用半导体元件6、续流用半导体元件7、第1接合材料2以及表面侧电路图案4进行接合处理。由此，接合部6D、7D与表面侧电路图案4通过第1接合材料2分别接合。
在步骤S3中，将开关用半导体元件6以及续流用半导体元件7经由第2接合材料1与配线用框架8接合。在该步骤S3中，首先将第2接合材料1配置于开关用半导体元件6的接合部6B与配线用框架8之间、以及续流用半导体元件7的接合部7B与配线用框架8之间。在预先确定好的气氛、温度、压力下对开关用半导体元件6、续流用半导体元件7、第2接合材料1以及配线用框架8进行接合处理。由此，接合部6B、7B与配线用框架8通过第2接合材料1接合。进一步地，在该步骤S3中，也可以将配线用框架8与表面侧电路图案4的连接部(未图示)通过第2接合材料1接合。也可以不使用第2接合材料1，而是将开关用半导体元件6与配线用框架8通过超声波(US)接合而接合。
在步骤S4中，将5个信号焊盘6C各自与信号端子10通过导线9连接。
在步骤S5中，将绝缘材料3、表面侧电路图案4、第1接合材料2、开关用半导体元件6、续流用半导体元件7、第2接合材料1、配线用框架8的一部分、导线9以及信号端子10的一部分通过封装材料11封装。
通过以上的步骤S1至S5，完成半导体装置101。在步骤S2以及S3中，接合部6D、7D与表面侧电路图案4的接合、以及接合部6B、7B与配线用框架8的接合也能够同时执行。通过同时进行接合处理，从而生产性提高。
图8是表示实施方式1中的半导体装置101的完成后的结构的剖视图。图8与图1所示的线A-A的剖面对应。
半导体装置101在开关用半导体元件6的第1接合材料2的内部包含孔洞2A。以下，假设孔洞2A例如位于开关用半导体元件6的中央部的下方。孔洞2A例如在将开关用半导体元件6经由第1接合材料2接合至表面侧电路图案4上时形成。形成孔洞2A的主要原因例如是来自接合部6B或表面侧电路图案4的脱气、开关用半导体元件6向第1接合材料2上载置时的空气阱等。
开关用半导体元件6在驱动时即通电时发热。由该发热导致的温度的上升量在开关用半导体元件6的表面内是不均匀的。开关用半导体元件6的中央部的温度上升量大于其外周部的温度上升量。另外，孔洞2A也成为温度上升的主要原因。即，在第1接合材料2中形成有孔洞2A的情况下，该孔洞2A的热传导率几乎为零。因此，如果假设了图8的孔洞位置，则在与孔洞2A的正上方对应的中央部，产生局部的温度上升。即，中央部的温度上升量成为双重的。
就本实施方式的半导体装置101而言，在孔洞2A的正上方的区域即包含中央部的区域设置有接合部6B。进一步地，在该接合部6B上设置有第2接合材料1。因此，即使是在孔洞2A存在于开关用半导体元件6的中央部的下方的情况下，在该中央部产生的热也被第2接合材料1吸收并扩散。其结果，抑制了开关用半导体元件6的局部的温度上升。
综上所述，实施方式1中的半导体装置101包含表面侧电路图案4、开关用半导体元件6、接合部6B以及配线用框架8。开关用半导体元件6包含开关元件。开关用半导体元件6经由第1接合材料2保持于表面侧电路图案4。接合部6B设置于开关用半导体元件6的上表面。接合部6B与开关元件的栅极电极之外的电极电连接。配线用框架8经由第2接合材料1与接合部6B接合。接合部6B与第2接合材料1设置于开关用半导体元件6的上表面的包含中央部的区域。
这样的半导体装置101降低因形成于第1接合材料2的孔洞2A引起的局部的温度上升。
为了确保半导体装置101的寿命等可靠性，对开关用半导体元件6以及续流用半导体元件7设定有上限温度。由于孔洞2A产生局部的温度上升，所以需要对孔洞2A进行管理，以使得开关用半导体元件6的温度以及续流用半导体元件7的温度不超过其预先设定好的上限温度。特别地，开关用半导体元件6的发热量多于续流用半导体元件7的发热量，因此开关用半导体元件6谋求比续流用半导体元件7更严格的孔洞2A的管理。例如，产生于开关用半导体元件6的孔洞2A的标准比产生于续流用半导体元件7的孔洞2A的标准更严格。因此，开关用半导体元件6的由孔洞2A导致的生产性的恶化即不良率的增加更容易成为课题。
就本实施方式的半导体装置101而言，在孔洞2A的正上方设置有接合部6B以及第2接合材料1。在开关用半导体元件6的中央部产生出的热传递至第2接合材料1以及配线用框架8而扩散。其结果，抑制了开关用半导体元件6的局部的温度上升。实施方式1中的半导体装置101能够扩大与孔洞2A相关的规定的容许范围，即能够放宽规格。就半导体装置101而言，容易进行孔洞2A的管理，使可靠性以及生产性提高。
孔洞2A可以形成于开关用半导体元件6以及续流用半导体元件7的任意者。但是，由于开关用半导体元件6的发热量多于续流用半导体元件7的发热量，所以在开关用半导体元件6的第1接合材料2形成有孔洞2A的结构中，显著地表现出上述的效果。
就半导体装置101而言，设置于开关用半导体元件6的上表面的接合部6B的个数仅为1个。通过这样的结构，在制造工序中，第2接合材料1的供给变得简便，制造性提高。
另外，栅极线设置为不通过开关用半导体元件6的中央部。通过这样的结构，在开关用半导体元件6的热集中的中央部形成接合部6B。因此，散热性提高，温度上升受到抑制。
通过将开关用半导体元件6以及续流用半导体元件7由宽带隙半导体形成，从而开关元件、二极管元件的耐压性提高。由于容许电流密度也高，所以能够实现开关元件、二极管元件的小型化。通过使用这些小型化后的开关元件、二极管元件，从而实现半导体装置101的小型化。
(实施方式1的变形例1)
第1接合材料2的面积大于或等于第2接合材料1的面积的50％。通过这样的结构，开关用半导体元件6的表面侧的接合部6B以及背面侧的接合部6D的平衡得到改善。其结果，有可能在开关用半导体元件6产生的表面方向的凸翘曲降低。该凸翘曲的降低防止了在第1接合材料2内产生的孔洞2A汇集至开关用半导体元件6的中央部。
(实施方式1的变形例2)
开关用半导体元件6在俯视观察时的纵横比为大于或等于1.5而小于或等于2.5。通过这样的结构，容易将开关用半导体元件6的中央部的孔洞2A从开关用半导体元件6的长边向外部释放。
另外，除上述的纵横比之外，开关用半导体元件6的面积为小于或等于150mm2。在这样的结构中，从开关用半导体元件6的中央部到其长边的距离变短。容易将产生于中央部的孔洞2A从其长边向外部进一步释放。另一方面，除上述的纵横比之外，开关用半导体元件6的面积也可以大于或等于150mm2。在该尺寸的情况下，为了均匀地进行栅极的电压施加，需要配置多个栅极线，但通过在本实施方式的结构的基础上还应用上述的纵横比，从而能够缓和孔洞的影响。
(实施方式1的变形例3)
开关用半导体元件6的厚度为小于或等于150μm。在这样的结构中，开关用半导体元件6的弯曲刚性降低，因此容易产生翘曲。即使是在因该翘曲而在中央部产生了孔洞2A的情况下，也由于在孔洞2A的正上方设置有接合部6B以及第2接合材料1，因此不易发生局部的温度上升。
(实施方式1的变形例4)
虽然实施方式1中的开关用半导体元件6和续流用半导体元件7是各自独立的元件，但也可以是形成于彼此相同的半导体基板的一体的元件。例如，开关用半导体元件6包含在1个半导体基板内形成有IGBT和二极管元件的RC-IGBT(Reverse-Conducting IGBT)而作为开关元件。在开关元件是RC-IGBT的情况下，元件数量减少，制造性提高。
<实施方式2>
图9是表示实施方式2中的半导体装置102的结构的俯视图。图10是表示实施方式2中的半导体装置102的结构的剖视图。图10与图9所示的线B-B的剖面对应。
半导体装置102具有开关用半导体元件16以代替实施方式1所示的开关用半导体元件6。
图11是表示实施方式2中的开关用半导体元件16的上表面的结构的俯视图。
开关用半导体元件16在其上表面包含第1元件形成部16A、2个第2元件形成部26A、第1接合部16B、2个第2接合部26B、5个信号焊盘16C以及多个栅极线(未图示)。第1元件形成部16A以及2个第2元件形成部26A对应于将实施方式1的元件形成部6A分割为3个区域的结构。同样地，第1接合部16B以及2个第2接合部26B对应于将实施方式1的接合部6B分割为3个区域的结构。开关用半导体元件16的下表面的结构与实施方式1的开关用半导体元件6的结构相同。
第1元件形成部16A以及2个第2元件形成部26A与在俯视观察时形成开关元件的区域对应。第1元件形成部16A包含开关用半导体元件16的上表面的中央部(未图示)。2个第2元件形成部26A配置于第1元件形成部16A的两侧。
第1接合部16B设置于包含开关用半导体元件16的中央部的区域。优选第1接合部16B配置为该第1接合部16B的中心与开关用半导体元件16的中央部重叠。2个第2接合部26B设置于第1接合部16B之外的区域。在此，2个第2接合部26B配置于第1接合部16B的两侧。
第1接合部16B以及第2接合部26B通过第2接合材料1与配线用框架8接合。该第2接合材料1也设置于在俯视观察时包含中央部的区域。
信号焊盘16C的结构与实施方式1的信号焊盘6C的结构相同。
多个栅极线设置为横穿开关用半导体元件16的上表面。但是，各栅极线设置为不通过开关用半导体元件16的中央部。各栅极线配置于第1接合部16B之外的区域。
作为使开关用半导体元件16的电流容量提高的对策，考虑使该开关用半导体元件16的面积扩大。但是，伴随着该面积的增加，开关用半导体元件16的面内的栅极电压的施加平衡恶化，短接耐量降低。在栅极线配置为横穿中央部的情况下，虽然栅极电压的施加平衡可以得到改善，但无法将接合部6B以及第2接合材料1配置于该中央部。因此，在中央部形成了孔洞2A的情况下，在该中央部发生局部的温度上升。
就半导体装置102而言，栅极线不设置于开关用半导体元件16的中央部，但在该中央部之外的区域配置有多个栅极线，因此栅极电压的施加平衡得到改善。另外，在开关用半导体元件16的中央部设置有第1接合部16B以及第1接合材料2。因此，即使在开关用半导体元件16的面积被大型化的情况下，半导体装置102也会防止栅极电压的施加平衡的恶化，并且抑制由在中央部的下方形成的孔洞2A导致的温度上升。
接合部6B的分割数不限定于3个。优选根据需要而以大于或等于3的奇数进行分割。换言之，优选半导体装置102包含设置于中央部的第1接合部16B、和设置于其周围的偶数个第2接合部26B。
(实施方式2的变形例1)
开关用半导体元件16在俯视观察时的纵横比为大于或等于1.5而小于或等于2.5。通过这样的结构，容易将中央部的孔洞2A从开关用半导体元件16的长边向外部释放。
另外，开关用半导体元件16的面积大于或等于150mm2。通过使开关用半导体元件16的面积大型化，从而电流容量增加。由于第1接合部16B以及第2接合材料1配置于中央部，因此降低了由孔洞2A导致的温度上升。进一步地，由于配置有多个栅极线，因此栅极电压的均匀性提高。
<实施方式3>
图12是表示实施方式3中的半导体装置103的结构的俯视图。
半导体装置103包含开关用半导体元件26以及开关用半导体元件36。开关用半导体元件26以及开关用半导体元件36具有彼此相同的结构。该开关用半导体元件26以及开关用半导体元件36彼此并联连接。并联连接的开关用半导体元件的个数不限定于2个。也可以根据需要将大于或等于3个开关用半导体元件并联连接。
发射极信号(E)、电流感测信号(Cs)、温度感测信号(K、A)仅从开关用半导体元件26取出。栅极信号(G)从开关用半导体元件26以及开关用半导体元件36这两个元件取出。为了使保护功能提高，也可以从开关用半导体元件26以及开关用半导体元件36这两个元件取出发射极信号(E)、电流感测信号(Cs)、温度感测信号(K、A)。
通过代替使用1个大元件而使用多个小元件，从而能够使栅极电压的施加平衡提高，并且使电流容量增加。另外，不易在第2接合材料1产生孔洞2A。另外，由于使接合部6B单一化，因此孔洞2A的产生进一步降低，不良率得到改善。
<实施方式4>
图13是表示实施方式4中的半导体装置104的结构的俯视图。图14是表示实施方式4中的半导体装置104的结构的剖视图。图14与图13所示的线C-C的剖面对应。
配线用框架8在与接合部6B的接合面包含贯通孔8A。贯通孔8A设置为在俯视观察时不与开关用半导体元件6的中央部重叠。
在配线用框架8与接合部6B的接合工序中，在供给至配线用框架8与接合部6B之间的第2接合材料1的量过剩的情况下，剩余的第2接合材料1有可能溢出至接合部6B之外。贯通孔8A通过将配线用框架8与接合部6B之间的过剩的第2接合材料1向该孔中引导，从而防止第2接合材料1溢出至接合部6B的外侧。
但是，在第2接合材料1采用了如焊料那样的流动性高的接合材料的情况下，贯通孔8A的正下方的第2接合材料1的形状不稳定。例如，在焊料的供给量少的情况下，由于表面张力等的影响，第2接合材料1的厚度在该贯通孔8A的正下方与贯通孔8A的周边相比变得更薄。在该情况下，在贯通孔8A的正下方，降低由孔洞2A导致的温度上升的效果变小。
就半导体装置104而言，贯通孔8A配置为不与开关用半导体元件6的中央部重叠。因此，在开关用半导体元件6的中央部也确保了第2接合材料1的厚度。该第2接合材料1抑制由产生于开关用半导体元件6的中央部的孔洞2A导致的温度上升。
<实施方式5>
图15是表示实施方式5中的半导体装置105的结构的俯视图。
半导体装置105具有开关用半导体元件46以代替实施方式1所示的开关用半导体元件6。
图16是表示实施方式5中的开关用半导体元件46的上表面的结构的俯视图。
开关用半导体元件46在其上表面包含元件形成部46A、接合部46B、4个信号焊盘46C以及多个栅极线(未图示)。
元件形成部46A与在俯视观察时形成开关元件的区域对应。元件形成部46A的一部分在俯视观察时在开关用半导体元件46的一侧与4个信号焊盘46C并排地设置。
接合部46B与实施方式1的接合部6B相同。
4个信号焊盘46C设置于开关用半导体元件46的上表面的除元件形成部46A之外的区域。4个信号焊盘46C在俯视观察时沿开关用半导体元件46的一边而设置。各信号焊盘46C是用于对开关元件的控制用信号或开关元件的保护用信号进行发送或接收的焊盘。该信号是栅极信号(G)、电流感测信号(Cs)、温度感测信号(K、A)。
在该4个信号焊盘46C之中的彼此相邻的2个信号焊盘之间，从中央部延伸出元件形成部46A。在这一边以横向排列的状态配置有信号焊盘46C和元件形成部46A。
元件形成部46A在该开关用半导体元件46的一边侧作为用于发射极信号(E)的信号焊盘起作用。因此，导线9在该开关用半导体元件46的一边侧将信号端子10与元件形成部46A连接。
与实施方式1所示的元件形成部6A相比较，元件形成部46A的面积扩大。因此，即使开关用半导体元件6以及开关用半导体元件46的面积相同，半导体装置105的损耗与实施方式1的半导体装置101的损耗相比较也得到改善。实现了高效率的半导体装置105。
本发明能够将各实施方式自由组合，将各实施方式适当地变形、省略。
以下将本发明的各方案汇总记载为附录。
(附录1)
一种半导体装置，其具有：
导电部件；
半导体元件，其包含开关元件，该半导体元件经由第1接合材料保持于所述导电部件；
接合部，其设置于所述半导体元件的上表面，与所述开关元件的栅极电极之外的电极电连接；以及
引线，其经由第2接合材料与所述接合部接合，
所述接合部和所述第2接合材料设置于所述半导体元件的所述上表面的包含中央部的区域。
(附录2)
根据附录1所述的半导体装置，其中，
还具有封装材料，该封装材料将所述导电部件、所述第1接合材料、所述半导体元件、所述接合部、所述第2接合材料以及所述引线的一部分封装。
(附录3)
根据附录1或2所述的半导体装置，其中，
在所述半导体元件的所述上表面设置的所述接合部的个数仅为1个。
(附录4)
根据附录1至3中任一项所述的半导体装置，其中，
还具有多个栅极线，该多个栅极线设置为横穿所述半导体元件的所述上表面，该多个栅极线与所述开关元件的所述栅极电极电连接，
所述多个栅极线设置为不通过所述中央部。
(附录5)
根据附录1至3中任一项所述的半导体装置，其中，
还具有多个栅极线，该多个栅极线设置为横穿所述半导体元件的所述上表面，该多个栅极线与所述开关元件的所述栅极电极电连接，
所述接合部包含：第1接合部，其设置于包含所述中央部的所述区域；以及多个第2接合部，其设置于所述第1接合部之外的区域，
所述多个栅极线设置为不通过所述中央部。
(附录6)
根据附录1至5中任一项所述的半导体装置，其中，
所述第1接合材料的面积大于或等于所述第2接合材料的面积的50％。
(附录7)
根据附录1至6中任一项所述的半导体装置，其中，
所述半导体元件在俯视观察时的纵横比为大于或等于1.5而小于或等于2.5，并且所述半导体元件的面积小于或等于150mm2。
(附录8)
根据附录1至6中任一项所述的半导体装置，其中，
所述半导体元件在俯视观察时的纵横比为大于或等于1.5而小于或等于2.5，并且所述半导体元件的面积大于或等于150mm2。
(附录9)
根据附录1至8中任一项所述的半导体装置，其中，
所述半导体元件的厚度为小于或等于150μm。
(附录10)
根据附录1至9中任一项所述的半导体装置，其中，
所述半导体元件包含：
元件形成部，其在俯视观察时对应于形成所述开关元件的区域；以及
多个信号焊盘，其设置于所述半导体元件的所述上表面的除所述元件形成部之外的区域，是对用于控制所述开关元件的信号或用于保护所述开关元件的信号进行发送或接收所用的信号焊盘，
所述多个信号焊盘在俯视观察时沿所述半导体元件的一边设置，
所述元件形成部的一部分在俯视观察时在所述半导体元件的所述一边与所述多个信号焊盘并排设置。
(附录11)
根据附录1至10中任一项所述的半导体装置，其中，
所述引线在与所述接合部的接合面包含贯通孔，
所述贯通孔设置为在俯视观察时不与所述中央部重叠。
(附录12)
根据附录1至11中任一项所述的半导体装置，其中，
所述半导体元件包含RC-IGBT作为所述开关元件。
(附录13)
根据附录1至12中任一项所述的半导体装置，其中，
所述半导体元件由宽带隙半导体形成。
(附录14)
根据附录13所述的半导体装置，其中，
所述宽带隙半导体包含碳化硅、氮化镓类材料或金刚石。
(附录15)
根据附录1至14中任一项所述的半导体装置，其中，
所述第1接合材料包含孔洞，
所述孔洞位于所述中央部的下方。
(附录16)
一种半导体装置，其具有：
导电部件；
多个半导体元件，其分别包含开关元件，所述多个半导体元件经由第1接合材料保持于所述导电部件；
接合部，其设置于所述多个半导体元件各自的上表面，与所述开关元件的栅极电极之外的电极电连接；以及
引线，其经由第2接合材料与所述接合部接合，
所述多个半导体元件彼此并联连接，
所述接合部和所述第2接合材料设置于所述多个半导体元件各自的所述上表面的包含中央部的区域。
标号的说明
1第2接合材料，2第1接合材料，2A孔洞，3绝缘材料，4表面侧电路图案，5背面侧电路图案，6开关用半导体元件，6A元件形成部，6B接合部，6C信号焊盘，6D接合部，7续流用半导体元件，7A元件形成部，7B接合部，7D接合部，8配线用框架，8A贯通孔，9导线，10信号端子，11封装材料，16开关用半导体元件，16A第1元件形成部，16B第1接合部，16C信号焊盘，26开关用半导体元件，26A第2元件形成部，26B第2接合部，36开关用半导体元件，46开关用半导体元件，46A元件形成部，46B接合部，46C信号焊盘，101～105半导体装置。

Claims (16)

1.一种半导体装置，其具有：
导电部件；
半导体元件，其包含开关元件，该半导体元件经由第1接合材料保持于所述导电部件；
接合部，其设置于所述半导体元件的上表面，与所述开关元件的栅极电极之外的电极电连接；以及
引线，其经由第2接合材料与所述接合部接合，
所述接合部和所述第2接合材料设置于所述半导体元件的所述上表面的包含中央部的区域。
2.根据权利要求1所述的半导体装置，其中，
还具有封装材料，该封装材料将所述导电部件、所述第1接合材料、所述半导体元件、所述接合部、所述第2接合材料以及所述引线的一部分封装。
3.根据权利要求1或2所述的半导体装置，其中，
在所述半导体元件的所述上表面设置的所述接合部的个数仅为1个。
4.根据权利要求1至3中任一项所述的半导体装置，其中，
还具有多个栅极线，该多个栅极线设置为横穿所述半导体元件的所述上表面，该多个栅极线与所述开关元件的所述栅极电极电连接，
所述多个栅极线设置为不通过所述中央部。
5.根据权利要求1至3中任一项所述的半导体装置，其中，
还具有多个栅极线，该多个栅极线设置为横穿所述半导体元件的所述上表面，该多个栅极线与所述开关元件的所述栅极电极电连接，
所述接合部包含：第1接合部，其设置于包含所述中央部的所述区域；以及多个第2接合部，其设置于所述第1接合部之外的区域，
所述多个栅极线设置为不通过所述中央部。
6.根据权利要求1至5中任一项所述的半导体装置，其中，
所述第1接合材料的面积大于或等于所述第2接合材料的面积的50％。
7.根据权利要求1至6中任一项所述的半导体装置，其中，
所述半导体元件在俯视观察时的纵横比为大于或等于1.5而小于或等于2.5，并且所述半导体元件的面积小于或等于150mm2。
8.根据权利要求1至6中任一项所述的半导体装置，其中，
所述半导体元件在俯视观察时的纵横比为大于或等于1.5而小于或等于2.5，并且所述半导体元件的面积大于或等于150mm2。
9.根据权利要求1至8中任一项所述的半导体装置，其中，
所述半导体元件的厚度为小于或等于150μm。
10.根据权利要求1至9中任一项所述的半导体装置，其中，
所述半导体元件包含：
元件形成部，其在俯视观察时对应于形成所述开关元件的区域；以及
多个信号焊盘，其设置于所述半导体元件的所述上表面的除所述元件形成部之外的区域，是对用于控制所述开关元件的信号或用于保护所述开关元件的信号进行发送或接收所用的信号焊盘，
所述多个信号焊盘在俯视观察时沿所述半导体元件的一边设置，
所述元件形成部的一部分在俯视观察时在所述半导体元件的所述一边与所述多个信号焊盘并排设置。
11.根据权利要求1至10中任一项所述的半导体装置，其中，
所述引线在与所述接合部的接合面包含贯通孔，
所述贯通孔设置为在俯视观察时不与所述中央部重叠。
12.根据权利要求1至11中任一项所述的半导体装置，其中，
所述半导体元件包含RC-IGBT作为所述开关元件。
13.根据权利要求1至12中任一项所述的半导体装置，其中，
所述半导体元件由宽带隙半导体形成。
14.根据权利要求13所述的半导体装置，其中，
所述宽带隙半导体包含碳化硅、氮化镓类材料或金刚石。
15.根据权利要求1至14中任一项所述的半导体装置，其中，
所述第1接合材料包含孔洞，
所述孔洞位于所述中央部的下方。
16.一种半导体装置，其具有：
导电部件；
多个半导体元件，其分别包含开关元件，所述多个半导体元件经由第1接合材料保持于所述导电部件；
接合部，其设置于所述多个半导体元件各自的上表面，与所述开关元件的栅极电极之外的电极电连接；以及
引线，其经由第2接合材料与所述接合部接合，
所述多个半导体元件彼此并联连接，
所述接合部和所述第2接合材料设置于所述多个半导体元件各自的所述上表面的包含中央部的区域。
CN202311259399.0A 2022-10-05 2023-09-27 半导体装置 Pending CN117855184A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022160807A JP2024054535A (ja) 2022-10-05 2022-10-05 半導体装置
JP2022-160807 2022-10-05

Publications (1)

Publication Number Publication Date
CN117855184A true CN117855184A (zh) 2024-04-09

Family

ID=90354903

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311259399.0A Pending CN117855184A (zh) 2022-10-05 2023-09-27 半导体装置

Country Status (4)

Country Link
US (1) US20240120307A1 (zh)
JP (1) JP2024054535A (zh)
CN (1) CN117855184A (zh)
DE (1) DE102023120097A1 (zh)

Also Published As

Publication number Publication date
JP2024054535A (ja) 2024-04-17
US20240120307A1 (en) 2024-04-11
DE102023120097A1 (de) 2024-04-11

Similar Documents

Publication Publication Date Title
US8222651B2 (en) Semiconductor device
US7508012B2 (en) Electronic component and method for its assembly
US8395248B2 (en) Semiconductor device and manufacturing method therefor
WO2016152258A1 (ja) 半導体装置
US20020070441A1 (en) Chip array with two-sided cooling
JP5098630B2 (ja) 半導体装置及びその製造方法
JP6747304B2 (ja) 電力用半導体装置
US11652023B2 (en) Semiconductor device including a semiconductor element with a gate electrode on only one surface
JP5083294B2 (ja) 電力用半導体装置
CN117855184A (zh) 半导体装置
JP2009117755A (ja) 半導体装置
US20230074352A1 (en) Semiconductor device
US20230028808A1 (en) Semiconductor device
WO2023203688A1 (ja) 半導体装置および半導体装置の製造方法
CN220821553U (zh) 半导体封装结构
JP7404726B2 (ja) 半導体装置
US20220157758A1 (en) Semiconductor device
US20240170373A1 (en) Semiconductor device
KR102434465B1 (ko) 플립-스택형 반도체 패키지 및 제조방법
WO2021240944A1 (ja) 半導体装置
US20230223317A1 (en) Resin-sealed semiconductor device
US20230317670A1 (en) Packaged electronic devices having transient liquid phase solder joints and methods of forming same
US20220238426A1 (en) Packaged electronic devices having dielectric substrates with thermally conductive adhesive layers
JP2023174214A (ja) 半導体装置
JP2015167171A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination