CN117835073A - 一种基于fpga的图像采集*** - Google Patents
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Abstract
本发明涉及图像采集技术领域，具体为一种基于FPGA的图像采集***，包括：相机、FPGA芯片和ARM平台；所述相机用于获取串行数据；所述FPGA芯片用于接收和处理来自相机的所述串行数据，同时将所述串行数据转换成并行数据，从所述并行数据中提取图像数据，将提取的所述图像数据转换为MIPICSI‑2协议格式，并将转换为MIPICSI‑2协议格式的所述图像数据发送至ARM平台。本发明提出了一种基于FPGA的图像采集***，利用FPGA的灵活性和高性能，能够接收和处理来自相机的串行数据，同时将数据转换为MIPICSI‑2协议格式，以便直接与基于ARM的处理平台兼容，并通过集成高效的帧控制模块、数据缓存模块和MIPI DPHY传输控制器，提高了数据处理的准确性和可靠性。
Description
技术领域
本发明涉及图像采集技术领域，尤其涉及一种基于FPGA的图像采集***。
背景技术
随着工业自动化和高级图像处理技术的快速发展，对高效、可靠的图像采集***的需求日益增长。在许多应用中，特别是在高速、高分辨率的工业视觉检测和复杂的图像分析领域，需要从相机捕获大量图像数据，并快速、准确地处理这些数据。
目前，CoaXPress（CXP）是一种流行的高速数据传输标准，被广泛应用于相机中，它支持高数据传输速率和远距离传输，使其适用于要求严格的工业环境，然而，存在一个挑战是如何有效地将通过CoaXPress接口传输的图像数据与基于ARM架构的处理平台集成，传统的方法通常依赖于使用PCIExpress（PCIe）接口，这不仅增加了***的复杂性和成本，而且限制了其应用于更多样化的处理平台，尤其是在嵌入式***中。
为此，有必要开发一个一种基于FPGA的图像采集***，旨在解决上述问题。
发明内容
本申请实施例提供了一种基于FPGA的图像采集***，包括：相机、FPGA芯片和ARM平台；
所述相机用于获取串行数据；
所述FPGA芯片用于接收和处理来自相机的所述串行数据，同时将所述串行数据转换成并行数据，从所述并行数据中提取图像数据，将提取的所述图像数据转换为MIPICSI-2协议格式，并将转换为MIPICSI-2协议格式的所述图像数据发送至ARM平台。
优选的，所述FPGA芯片包括高速收发器、CoaXpress协议解析模块、帧控制模块、数据缓存模块、MIPI DPHY传输控制器和Regs模块，所述高速收发器接收所述相机的串行数据，并将所述串行数据转换为并行数据传递给CoaXPress协议解析模块，CoaXPress协议解析模块接收所述并行数据并提取有效图像数据，并将解析后的有效图像数据传递给帧控制模块，所述帧控制模块对所述图像数据进行的帧控制、帧信息统计和图像裁切处理，并将处理后的图像数据传送给数据缓存模块，所述数据缓存模块对所述图像数据进行缓存，使用DDR内存进行读写操作，将缓存的所述图像数据传送给MIPI DPHY传输控制器，MIPI DPHY传输控制器用于将所述图像数据转换为MIPICSI-2协议格式。
优选的，所述FPGA芯片还包括Regs模块，所述Regs模块用于读写CoaXpress协议解析、帧控制模块、数据缓存模块和MIPI DPHY传输控制器的设置和状态信息。
优选的，所述ARM平台具有I2C/SPI控制器，所述I2C/SPI控制器用于访问Regs模块信息。
优选的，所述CoaXpress协议解析模块包括GTH IP模块、异步FIFO、包控制模块和图像接口模块；
所述GTH IP模块将所述串行数据转换成并行数据，并提供同步时钟，转换后的并行数据进入CoaXpress协议解析模块，所述CoaXpress协议解析模块用于识别并解析所述并行数据中的K码和包头，所述K码和所述包头为用于指示特殊信息的特定编码，解析后的并行数据由同步时钟同步，经过协议解析和同步后的有效的图像数据写入所述异步FIFO，写入所述异步FIFO后的所述并行数据传输至所述包控制模块。
优选的，所述包控制模块用于接收所述并行数据，同时解析所述并行数据，并抽取图像数据，并进行CRC校验来所述并行数据的完整性，若发现并行数据丢失或出错，则会请求重传并行数据。
优选的，所述帧控制模块还包括检测模块，所述检测模块用于：丢弃不符合预设大小要求的图像数据。
优选的，所述帧控制模块还包括缓冲区管理模块，所述缓冲区管理模块用于监控所述数据缓存模块中已缓存数据的量，并在数据量达到容量上限的95%时放弃缓存下一帧图像数据，或在接收到所述检测模块的指示时，如果第一帧图像数据存在异常，则放弃已经缓存的部分图像数据。
优选的，所述MIPI DPHY传输控制器还包括包重组模块，所述包重组模块用于整合多个通道的并行数据，将多个通道并行数据通过单个MIPI DPHY传输控制器通道发送至ARM平台。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：本发明提出了一种基于FPGA的图像采集***，利用FPGA的灵活性和高性能，能够接收和处理来自相机的串行数据，同时将串行数据转换为MIPICSI-2协议格式，以便直接与基于ARM的处理平台兼容，并通过集成高效的帧控制模块、数据缓存模块和MIPI DPHY传输控制器，提高了数据处理的准确性和可靠性。
附图说明
图1是本发明实施例的一种基于FPGA的图像采集***的示意图；
图2是本发明实施例的CoaXpress协议解析模块示意图；
图3是本发明实施例的有效图像数据接口的示意图；
图4是本发明实施例的包控制模块的示意图；
图5是本发明实施例的数据缓存模块的示意图；
图6是本发明实施例的MIPI DPHY传输控制器的示意图；
图7是本发明实施例的包重组模块的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然,所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术。
人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
本发明实施例的一种基于FPGA的图像采集***，包括：相机，所述相机用于获取串行数据，相机可以是可以获取并行数据的任意一种类型的相机，例如CoaXPress工业相机。
FPGA芯片，所述FPGA芯片用于接收和处理来自相机的所述串行数据，同时将所述串行数据转换成并行数据，从所述并行数据中提取图像数据，将提取的所述图像数据转换为MIPICSI-2协议格式，并将转换为MIPICSI-2协议格式的所述图像数据发送至ARM平台。
所述FPGA芯片包括高速收发器、CoaXpress协议解析模块、帧控制模块、数据缓存模块、MIPI DPHY传输控制器和Regs模块，所述高速收发器接收所述相机的串行数据，并将所述串行数据转换为并行数据传递给CoaXPress协议解析模块，CoaXPress协议解析模块接收所述并行数据并提取有效图像数据，并将解析后的有效图像数据传递给帧控制模块，所述帧控制模块对所述图像数据进行的帧控制、帧信息统计和图像裁切处理，并将处理后的图像数据传送给数据缓存模块，所述数据缓存模块对所述图像数据进行缓存，使用DDR内存进行读写操作，将缓存的所述图像数据传送给MIPI DPHY传输控制器，MIPI DPHY传输控制器用于将所述图像数据转换为MIPICSI-2协议格式。
高速收发器（GTH）
接收相机的CoaXPress数据：高速收发器首先接收来自工业相机的CoaXPress数据流，这些数据以高速串行形式传输，接收到的串行数据经过高速收发器转换成并行数据，以便于FPGA内部CoaXpress协议解析模块解析处理。
CoaXpress协议解析模块
附图2是CoaXpress协议解析模块，所述CoaXpress协议解析模块包括GTH IP模块、异步FIFO、包控制模块和图像接口模块；
所述GTH IP模块将所述串行数据转换成并行数据，并提供同步时钟，转换后的并行数据进入CoaXpress协议解析模块，所述CoaXpress协议解析模块用于识别并解析所述并行数据中的K码和包头，所述K码和所述包头为用于指示特殊信息的特定编码，解析后的并行数据由同步时钟同步，输出的并行数据被一个312.5MHz的时钟同步，后续的数据处理没必要使用这么高的频率，经过协议解析和同步后的有效的图像数据写入所述异步FIFO，最终写入到异步FIFO的是有效的图像数据（内部有效图像数据接口如附图3）写入所述异步FIFO后的所述并行数据传输至所述包控制模块。
GTH IP模块：接收来自CoaXPress接口的高速串行图像数据，将串行数据转换成并行数据，以便于后续模块进行处理，并提供同步时钟，确保数据转换过程中的时序准确性。
异步FIFO：缓冲作用，存储转换后的并行数据，起到缓冲作用，以应对数据处理速率的不匹配，保证数据流的顺畅和有序，防止在高速数据传输时发生数据丢失或拥堵。
包控制模块：所述包控制模块用于接收所述并行数据，同时解析所述并行数据，从并行数据中解析出K码和包头，K码和包头是CoaXPress协议中用于指示特殊信息的特定编码，根据解析的结果，提取有效的图像数据，并进行CRC校验来所述并行数据的完整性，确保提取的图像数据完整无误，若发现并行数据丢失或出错，则会请求重传并行数据。
有CRC异常的包会被扔掉，会检查相机的包的ID是否连续，如果不连续，会发起重传命令，通过CoaXPress的低速信号发起重传命令给相机，如附图4所示，Packet3和Packet4已经接收到了，通过包检查后判定为OK输出到后端模块，Packet5因为被判定不正确，发起重传命令给相机，相机收到Packet5重传命令后，会从Ram当中重新跳到Packet5的位置发送Packet5->Packet6->Packet7，补回packet5这个包，并且保证包ID连续。
图像接口模块：从异步FIFO接收处理后的图像数据，将图像数据转换为适合后缓存模块的格式，并协调整个***的数据流动，确保图像数据的准确传递至下一处理阶段。
帧控制模块
所述帧控制模块还包括检测模块，所述检测模块用于：丢弃不符合预设大小要求的图像数据，所述帧控制模块还包括缓冲区管理模块，所述缓冲区管理模块用于监控所述数据缓存模块中已缓存数据的量，并在数据量达到容量上限的95%时放弃缓存下一帧图像数据，或在接收到所述检测模块的指示时，如果第一帧图像数据存在异常，则放弃已经缓存的部分图像数据。
当图像数据从CoaXPress协议解析模块流入帧控制模块时，检测模块首先对每帧图像数据进行尺寸和完整性的检查。如果某帧图像数据不符合预设要求，检测模块会指令***丢弃该帧，从而保证传递到后续处理模块的图像数据质量，并通过缓冲区管理模块实时监控数据缓存模块中的数据量，确保缓存的高效运用和***稳定性，在数据量达到容量上限的95%或遇到异常数据时，缓冲区管理模块会作出相应的处理，如放弃缓存下一帧数据或丢弃已缓存的异常数据。
MIPI DPHY传输控制器
所述MIPI DPHY传输控制器还包括包重组模块，所述包重组模块用于整合多个通道的并行数据，将多个通道并行数据通过单个MIPI DPHY传输控制器通道发送至ARM平台。
MIPI DPHY传输控制器如附图6所示，其中PixeltoByte，LowLevelProtocol，LaneManegementLayer是由FPGA逻辑实现，D-PHY模块是使用的FPGA自带的硬核，4个TX模块，最多能支持4个物理通道的DPHY TX。
PixeltoByte即像素转字节，CSI-2支持多种多样的像素格式，图像数据经过这个模块后，会将数据按照一定的次序输出8bit字节流数据给后端低级协议层；
LowLevelProtocol低级协议层，为新生产的数据加上包头包尾，形成符合协议要求的数据流；
LaneManagement即通道管理层，将生成的数据流按照一定次序要求，进行读写管理，输出数据流，Lane数据量支持1/2/4，多个lane传输时，对字节流进行公平分流。
包重组模块首先从FPGA内部的多个处理模块接收并行图像数据，将来自不同通道的数据进行适当的格式调整和时序同步，确保数据整合的准确性，对整合后的数据进行MIPICSI-2协议格式的转换，包括添加必要的包头和包尾信息，将转换后的数据通过MIPIDPHY传输控制器的单一通道发送至ARM平台，显著提高了数据传输的效率，特别是在处理多路图像数据时，减少了对多个物理传输通道的需求，简化了***设计，降低了成本，确保输出的图像数据完全符合ARM平台所采用的MIPICSI-2标准，提高***的兼容性和灵活性。
MIPICSI-2层最多支持4路VC通道打包输出个到单个DPHY硬件通道，如附图7，4个组包模块，分别将前端数据组包成MIPICSI-2协议的包，通道0的数据打包成VC0，通道1的数据打包成VC1，通道2的数据打包成VC2，通道3的数据打包成VC3，最终通过包重组模块，由一个MIPI DPHY传输控制器发送出去，满足一个MIPI DPHY传输控制器接收通道，接收4路摄像头数据的应用。
ARM平台与FPGA的交互：
所述FPGA芯片还包括Regs模块，所述Regs模块用于读写CoaXpress协议解析、帧控制模块、数据缓存模块和MIPI DPHY传输控制器的设置和状态信息，所述ARM平台具有I2C/SPI控制器，所述I2C/SPI控制器用于访问Regs模块信息。
Regs模块用于存储和管理FPGA芯片内各模块的配置参数和状态信息，这包括CoaXpress协议解析模块、帧控制模块、数据缓存模块和MIPI DPHY传输控制器，并具有实时监控***各部分状态的功能，包括错误检测、性能监测，允许外部设备（如ARM平台）通过标准通信协议（I2C/SPI）读取或修改这些设置和状态信息，ARM平台上的I2C/SPI控制器允许用户通过软件接口远程配置和控制FPGA内的各个模块，用户可以根据需要调整图像采集参数，如帧率、分辨率、数据缓存大小，同时能够监控***的运行状态，包括检测可能出现的错误。
本领域内的技术人员应明白，本发明的实施例可提供为方法、***、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备（***）、和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (9)
1.一种基于FPGA的图像采集***，其特征在于，包括：相机、FPGA芯片和ARM平台；
所述相机用于获取串行数据；
所述FPGA芯片用于接收和处理来自相机的所述串行数据，同时将所述串行数据转换成并行数据，从所述并行数据中提取图像数据，将提取的所述图像数据转换为MIPICSI-2协议格式，并将转换为MIPICSI-2协议格式的所述图像数据发送至ARM平台。
2.如权利要求1所述一种基于FPGA的图像采集***，其特征在于，
所述FPGA芯片包括高速收发器、CoaXpress协议解析模块、帧控制模块、数据缓存模块、MIPI DPHY传输控制器和Regs模块，所述高速收发器接收所述相机的串行数据，并将所述串行数据转换为并行数据传递给CoaXPress协议解析模块，CoaXPress协议解析模块接收所述并行数据并提取有效图像数据，并将解析后的有效图像数据传递给帧控制模块，所述帧控制模块对所述图像数据进行的帧控制、帧信息统计和图像裁切处理，并将处理后的图像数据传送给数据缓存模块，所述数据缓存模块对所述图像数据进行缓存，使用DDR内存进行读写操作，将缓存的所述图像数据传送给MIPI DPHY传输控制器，MIPI DPHY传输控制器用于将所述图像数据转换为MIPICSI-2协议格式。
3.如权利要求2所述一种基于FPGA的图像采集***，其特征在于，
所述FPGA芯片还包括Regs模块，所述Regs模块用于读写CoaXpress协议解析、帧控制模块、数据缓存模块和MIPI DPHY传输控制器的设置和状态信息。
4.如权利要求1所述一种基于FPGA的图像采集***，其特征在于，
所述ARM平台具有I2C/SPI控制器，所述I2C/SPI控制器用于访问Regs模块信息。
5.如权利要求1所述一种基于FPGA的图像采集***，其特征在于，
CoaXpress协议解析模块还包括GTH IP模块、异步FIFO、包控制模块和图像接口模块；
所述GTH IP模块将所述串行数据转换成并行数据，并提供同步时钟，转换后的并行数据进入CoaXpress协议解析模块，所述CoaXpress协议解析模块用于识别并解析所述并行数据中的K码和包头，所述K码和所述包头为用于指示特殊信息的特定编码，解析后的并行数据由同步时钟同步，经过协议解析和同步后的有效的图像数据写入所述异步FIFO，写入所述异步FIFO后的所述并行数据传输至所述包控制模块。
6.如权利要求5所述一种基于FPGA的图像采集***，其特征在于，
所述包控制模块用于接收所述并行数据，同时解析所述并行数据，并抽取图像数据，并进行CRC校验来所述并行数据的完整性，若发现并行数据丢失或出错，则会请求重传并行数据。
7.如权利要求2所述一种基于FPGA的图像采集***，其特征在于，
所述帧控制模块还包括检测模块，所述检测模块用于：丢弃不符合预设大小要求的图像数据。
8.如权利要求7所述一种基于FPGA的图像采集***，其特征在于，
所述帧控制模块还包括缓冲区管理模块，所述缓冲区管理模块用于监控所述数据缓存模块中已缓存数据的量，并在数据量达到容量上限的95%时放弃缓存下一帧所述图像数据，或在接收到所述检测模块的指示时，如果第一帧图像数据存在异常，则放弃已经缓存的部分图像数据。
9.如权利要求2所述一种基于FPGA的图像采集***，其特征在于，
所述MIPI DPHY传输控制器还包括包重组模块，所述包重组模块用于整合多个通道的并行数据，将多个通道并行数据通过单个MIPI DPHY传输控制器通道发送至ARM平台。
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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