CN117806932A - 一种内存性能测试方法、装置、设备及存储介质 - Google Patents
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Abstract
本申请公开了一种内存性能测试方法、装置、设备及存储介质，涉及计算机技术领域，应用于集成有现场可编程逻辑门阵列和***级芯片的智能网卡，其中，现场可编程逻辑门阵列预先挂载多路双倍速率同步动态随机存储器，并在内部集成双倍速率同步动态随机存储器的控制器，包括：当监测到需要进行性能测试时，从***级芯片中编写的多种内存性能测试脚本中确定出目标性能测试脚本，并在***级芯片上运行目标性能测试脚本；通过目标性能测试脚本调用PCIe读写工具，并在***级芯片下通过PCIe读写工具对控制器进行操作，以对双倍速率同步动态随机存储器进行性能测试。本申请能够简化内存性能测试流程，提高内存性能测试效率，进而提升问题定位效率。
Description
技术领域
本申请涉及计算机技术领域，特别涉及一种内存性能测试方法、装置、设备及存储介质。
背景技术
随着数据中心规模的不断扩大，数据中心网络也在向更大带宽、更低时延的方向演进，并且各种网络应用和网络协议也层出不穷，使得满足高带宽、低时延和扩展性强的网络需求的智能网卡(Smart NIC，Smart Network Interface Card)得到了广泛的应用。目前，基于“SOC+FPGA”类型的智能网卡应用广泛，该类型网卡不仅可以直接部署到生产环境中，还可以用于网卡芯片开发的前期验证，并在满足高效处理网络数据的同时，还具备强大的可扩展性和灵活性，其中智能网卡内部的SOC(System on Chip，***级芯片)主要用于网络控制平面的卸载，以及对智能网卡内各种硬件资源的管理，而内部的FPGA(FieldProgrammable Gate Array，现场可编程逻辑门阵列)提供了接近专用ASIC(ApplicationSpecific Integrated Circuit，专用集成电路)的报文处理能力，同时还具备软硬件可编程的能力。
为了提供更高效的网络I/O(输入/输出，Input/Output)处理能力以及满足大量数据处理的需求，智能网卡内部的FPGA需要下挂多路DDR(即DDR SDRAM，Double Data RateSynchronous Dynamic Random-Access Memory，双倍速率同步动态随机存储器)从而进行大量数据的缓存和传输，并参与大规模网络数据的高速并行处理，进而提高智能网卡的数据处理和传输的效率。
然而，随着网络通信技术的快速发展，对数据传输的速度和稳定性的要求也越来越高，由于内存的读写效率会影响***的处理速度，因此DDR的可用性及稳定性成为智能网卡可靠运行的重要因素；另外，智能网卡内部的DDR在实际使用中，由于存在因焊接不良、颗粒故障、布线不合理等现象，因此会导致内存性能下降，故在智能网卡的生产过程及用户业务现场，需要对FPGA下挂的DDR进行功能及压力测试，用于验证DDR的可用性及可靠性。
然而，对于智能网卡内FPGA下挂的DDR的可用性及可靠性的验证，目前FPGA下没有开源的工具对DDR进行压测，并且在智能网卡的开发阶段，在对DDR相关的问题进行测试时，需要依赖高速示波器或者专用FPGA调试器对DDR进行问题分析，问题分析效率低、定位周期长，并且需要人工参与，从而增加了人工成本；再者，由于受到检测设备及检测手段的限制，在网卡批量生产阶段，无法充分暴露DDR的异常问题，从而无法在产测阶段验证DDR长期运行的可靠性；另外，在用户业务现场，针对DDR异常的问题，缺乏简单易用的诊断工具做快速问题分析，使得设备故障排查和问题解决变得困难，从而影响了用户业务的部署。
综上，目前的DDR测试方法虽然能从多个环节测试智能网卡内DDR的可用性，但测试效率低，发起一次DDR全面测试的技术门槛较高，时间成本较大，且由于测试设备操作复杂、价格较高，故在智能网卡的开发、测试、生产、运维及故障诊断等环节，不能快速的对DDR相关的问题进行分析。因此在智能网卡的开发、生产阶段以及业务现场，均需要一种易执行的方法对FPGA下挂的DDR进行性能测试，以对DDR进行实时监控和故障定位。
发明内容
有鉴于此，本申请的目的在于提供一种内存性能测试方法、装置、设备及存储介质，能够减少对专用工具的依赖，简化内存性能测试的流程，进而提高性能测试效率以及问题定位效率，并节省了人力成本和时间成本。其具体方案如下：
第一方面，本申请公开了一种内存性能测试方法，应用于内部集成有现场可编程逻辑门阵列和***级芯片的智能网卡，所述现场可编程逻辑门阵列预先挂载多路双倍速率同步动态随机存储器，并在内部预先集成双倍速率同步动态随机存储器的控制器，并且通过PCIe总线与所述***级芯片连接；其中，所述方法包括：
当监测到需要对所述双倍速率同步动态随机存储器进行性能测试时，从预先在所述***级芯片下编写的多种内存性能测试脚本中确定出目标性能测试脚本，并在所述***级芯片上运行所述目标性能测试脚本；所述多种内存性能测试脚本包括重新校准操作脚本、全读全写操作脚本和流量加压操作脚本；
通过所述目标性能测试脚本调用PCIe读写工具，并在所述***级芯片下通过所述PCIe读写工具对所述现场可编程逻辑门阵列内部的所述控制器进行操作，以对所述双倍速率同步动态随机存储器进行性能测试，得到性能测试结果。
可选的，所述从预先在所述***级芯片下编写的多种内存性能测试脚本中确定出目标性能测试脚本之前，还包括：
在所述现场可编程逻辑门阵列进行知识产权核例化的过程中，确定位于所述控制器内的各种控制寄存器；
将各种所述控制寄存器配置到所述PCIe总线的访问内存地址空间上，并对所述***级芯片进行上电重启，以获取所述控制器的操作权；
在所述***级芯片下编写用于对所述双倍速率同步动态随机存储器进行重新校准操作、全读全写操作和流量加压操作的脚本，得到所述多种内存性能测试脚本。
可选的，所述的内存性能测试方法，还包括：
在所述***级芯片上电初始化的过程中，将各种所述控制寄存器映射到所述***级芯片的PCIe的基地址寄存器空间上。
可选的，所述在所述***级芯片下通过所述PCIe读写工具对所述现场可编程逻辑门阵列内部的所述控制器进行操作，以对所述双倍速率同步动态随机存储器进行性能测试，得到性能测试结果，包括：
在所述***级芯片下通过所述PCIe读写工具对所述现场可编程逻辑门阵列内部的所述控制器进行重新校准操作，以对各路所述双倍速率同步动态随机存储器进行数据完整性测试，得到包含各种校准参数的性能测试结果；其中，所述重新校准操作包括所述控制器与所述双倍速率同步动态随机存储器内的时钟对齐操作、写数据级联延迟校准操作、读数据级联延迟校准操作、读写预加重系数调整操作；
相应的，所述对所述双倍速率同步动态随机存储器进行性能测试，得到性能测试结果之后，还包括：
将所述性能测试结果中的所述各种校准参数保存至所述现场可编程逻辑门阵列的非易失性存储器中，以便在下次上电时直接对所述非易失性存储器中的所述各种校准参数进行加载。
可选的，所述在所述***级芯片下通过所述PCIe读写工具对所述现场可编程逻辑门阵列内部的所述控制器进行操作，以对所述双倍速率同步动态随机存储器进行性能测试，得到性能测试结果，包括：
在所述***级芯片下通过所述PCIe读写工具并以字节为单位对位于所述现场可编程逻辑门阵列内部的所述控制器的全地址空间的数据位进行多轮读写操作，以对各路所述双倍速率同步动态随机存储器的全地址空间的读写功能进行测试，得到性能测试结果。
可选的，所述在所述***级芯片下通过所述PCIe读写工具对所述现场可编程逻辑门阵列内部的所述控制器进行操作，以对所述双倍速率同步动态随机存储器进行性能测试，得到性能测试结果，包括：
在所述***级芯片下通过所述PCIe读写工具并利用位于所述现场可编程逻辑门阵列中的流量发生器，对所述现场可编程逻辑门阵列内部的所述控制器进行流量加压操作，以按照预设脚本运行时间对所述双倍速率同步动态随机存储器进行长时间随机地址的读写流量压力测试，得到性能测试结果。
可选的，所述的内存性能测试方法，还包括：
通过所述现场可编程逻辑门阵列中的所述控制器例化生成引脚接口，得到目标引脚接口；
通过所述目标引脚接口在所述现场可编程逻辑门阵列的***连接所述多路双倍速率同步动态随机存储器。
第二方面，本申请公开了一种内存性能测试装置，应用于内部集成有现场可编程逻辑门阵列和***级芯片的智能网卡，所述现场可编程逻辑门阵列预先挂载多路双倍速率同步动态随机存储器，并在内部预先集成双倍速率同步动态随机存储器的控制器，并且通过PCIe总线与所述***级芯片连接，包括：
脚本确定模块，用于当监测到需要对所述双倍速率同步动态随机存储器进行性能测试时，从预先在所述***级芯片下编写的多种内存性能测试脚本中确定出目标性能测试脚本；所述多种内存性能测试脚本包括重新校准操作脚本、全读全写操作脚本和流量加压操作脚本；
脚本运行模块，用于在所述***级芯片上运行所述目标性能测试脚本；
工具调用模块，用于通过所述目标性能测试脚本调用PCIe读写工具；
性能测试模块，用于在所述***级芯片下通过所述PCIe读写工具对所述现场可编程逻辑门阵列内部的所述控制器进行操作，以对所述双倍速率同步动态随机存储器进行性能测试，得到性能测试结果。
第三方面，本申请公开了一种电子设备，包括处理器和存储器；其中，所述处理器执行所述存储器中保存的计算机程序时实现前述的内存性能测试方法。
第四方面，本申请公开了一种计算机可读存储介质，用于存储计算机程序；其中，所述计算机程序被处理器执行时实现前述的内存性能测试方法。
可见，本申请应用于内部集成有现场可编程逻辑门阵列和***级芯片的智能网卡，所述现场可编程逻辑门阵列预先挂载多路双倍速率同步动态随机存储器，并在内部预先集成双倍速率同步动态随机存储器的控制器，并且通过PCIe总线与所述***级芯片连接，当监测到需要对所述双倍速率同步动态随机存储器进行性能测试时，先从预先在所述***级芯片下编写的多种内存性能测试脚本中确定出目标性能测试脚本，并在所述***级芯片上运行所述目标性能测试脚本；所述多种内存性能测试脚本包括重新校准操作脚本、全读全写操作脚本和流量加压操作脚本；然后通过所述目标性能测试脚本调用PCIe读写工具，并在所述***级芯片下通过所述PCIe读写工具对所述现场可编程逻辑门阵列内部的所述控制器进行操作，从而对所述双倍速率同步动态随机存储器进行性能测试得到性能测试结果。本申请预先在智能网卡的SOC中编写了包含重新校准操作脚本、全读全写操作脚本和流量加压操作脚本的多种内存性能测试脚本，这样一来，在监测到需要对智能网卡中的DDR进行性能测试时，便可以直接从上述多种内存性能测试脚本中选择出相应的目标性能测试脚本，然后通过目标性能测试脚本调用PCIe读写工具，并在SOC下通过上述读写工具对现场可编程逻辑门阵列内的控制器进行相应的操作控制，从而实现了DDR性能测试，本申请通过在智能网卡内部的SOC上运行测试脚本的方式实现对FPGA挂载的DDR的性能测试，能够减少对专用工具的依赖，简化内存性能测试的流程，进而提高性能测试效率以及问题定位效率，并节省了人力成本和时间成本。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请公开的一种内存性能测试方法流程图；
图2为本申请公开的一种具体的智能网卡结构示意图；
图3为本申请公开的一种具体的数据完整性测试方法流程图；
图4为本申请公开的一种具体的内存读写测试方法流程图；
图5为本申请公开的一种具体的内存压力测试方法流程图；
图6为本申请公开的一种内存性能测试装置结构示意图；
图7为本申请公开的一种电子设备结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例公开了一种内存性能测试方法，应用于内部集成有现场可编程逻辑门阵列和***级芯片的智能网卡，所述现场可编程逻辑门阵列预先挂载多路双倍速率同步动态随机存储器，并在内部预先集成双倍速率同步动态随机存储器的控制器，并且通过PCIe(快速外设组件互连标准，Peripheral Component Interconnect Express)总线与所述***级芯片连接，参见图1所示，该方法包括：
步骤S11：当监测到需要对所述双倍速率同步动态随机存储器进行性能测试时，从预先在所述***级芯片下编写的多种内存性能测试脚本中确定出目标性能测试脚本，并在所述***级芯片上运行所述目标性能测试脚本；所述多种内存性能测试脚本包括重新校准操作脚本、全读全写操作脚本和流量加压操作脚本。
参见图2所示，本申请提出的内存性能测试方案应用于内部集成有现场可编程逻辑门阵列(即FPGA)和***级芯片(即SOC)的智能网卡，其中，FPGA挂载了多路双倍速率同步动态随机存储器(即DDR)，并在内部预先集成双倍速率同步动态随机存储器的控制器(即DDR控制器)，并且，FPGA与SOC之间通过PCIe总线连接，即FPGA通过PCIe总线与SOC进行通信。另外，FPGA还可以通过PCIe接口与服务器进行连接，以便两者进行通信。
需要指出的是，所述从预先在所述***级芯片下编写的多种内存性能测试脚本中确定出目标性能测试脚本之前，之前，具体还包括：在所述现场可编程逻辑门阵列进行知识产权核例化的过程中，确定位于所述控制器内的各种控制寄存器；将各种所述控制寄存器配置到所述PCIe总线的访问内存地址空间上，并对所述***级芯片进行上电重启，以获取所述控制器的操作权；在所述***级芯片下编写用于对所述双倍速率同步动态随机存储器进行重新校准操作、全读全写操作和流量加压操作的脚本，得到所述多种内存性能测试脚本。本实施例中，在现场可编程逻辑门阵列进行知识产权核例化(IP，IntellectualProperty)的过程中，先确定出位于控制器内的各种控制寄存器，然后将确定出的各种上述控制寄存器配置到上述PCIe总线的访问内存地址空间(即MEM空间)上，再对所述***级芯片进行上电重启，从而使所述***级芯片获取对所述现场可编程逻辑门阵列中控制器的操作权；进一步的，在所述***级芯片下编写用于对上述双倍速率同步动态随机存储器进行重新校准操作、全读全写操作和流量加压操作的脚本，进而得到相应的多种内存性能测试脚本。
并且，在所述***级芯片上电初始化的过程中，具体还包括：将各种所述控制寄存器映射到所述***级芯片的PCIe的基地址寄存器空间上。也即，将DDR控制器中的各种控制寄存器映射到SOC的PCIe的基地址寄存器(即Bar，Base Address Register)空间上。具体的，可以在SOC上电初始化阶段，通过BIOS(Basic Input Output System，基本输入输出***)***扫描PCIe访问内存地址空间上的控制寄存器，从而将DDR控制器中的各种控制寄存器映射到SOC的PCIe Bar空间上。
另外，所述从预先在所述***级芯片下编写的多种内存性能测试脚本中确定出目标性能测试脚本之前，具体还包括：通过所述现场可编程逻辑门阵列中的所述控制器例化生成引脚接口，得到目标引脚接口；
通过所述目标引脚接口在所述现场可编程逻辑门阵列的***连接所述多路双倍速率同步动态随机存储器。本实施例中，在进行内存性能测试之前，需要通过FPGA中的SSD控制器例化生成引脚接口，如时钟信号、地址总线、数据总线、控制线、电源等接口，得到相应的目标引脚接口，然后通过例化生成的上述目标引脚接口在FPGA的***连接多路SSD，即通过目标引脚接口连接FPGA与多路SSD。
本实施例中，经过对智能网卡进行上述预处理操作，当监测到需要对双倍速率同步动态随机存储器进行性能测试时，可以直接从预先在上述***级芯片下编写的包含重新校准操作脚本、全读全写操作脚本和流量加压操作脚本的多种内存性能测试脚本中选择出满足实际测试需求的脚本，得到目标性能测试脚本，然后在***级芯片上运行上述目标性能测试脚本；需要指出的是，从多种内存性能测试脚本中选择的脚本数量既可以是一个，也可以是多个，具体可根据不同场景下的实际测试需求来确定，其中所述不同场景包括但不限于板卡设计开发、生产测试及业务现场等场景。在一种具体的实时方式中，当需要对智能网卡同时进行功能和压力测试时，可以同时选取三种操作脚本。
步骤S12：通过所述目标性能测试脚本调用PCIe读写工具，并在所述***级芯片下通过所述PCIe读写工具对所述现场可编程逻辑门阵列内部的所述控制器进行操作，以对所述双倍速率同步动态随机存储器进行性能测试，得到性能测试结果。
本实施例中，在所述***级芯片上运行所述目标性能测试脚本之后，进一步的，通过上述目标性能测试脚本调用PCIe读写工具，然后在所述***级芯片下通过上述PCIe读写工具对所述FPGA内的SSD控制器进行相应的操作，从而对上述双倍速率同步动态随机存储器进行性能测试，得到相应的性能测试结果。
可以理解的是，在用户业务现场，DDR通常伴随业务程序崩溃、网络流量抖动、报文时延增大等异常现象，此时通过在SOC下调用上述目标性能测试脚本，可以对问题进行快速定位分析，提高问题分析的时效，降低对专用工具的依赖以及对运维人员的要求。
可见，本申请实施例应用于内部集成有现场可编程逻辑门阵列和***级芯片的智能网卡，所述现场可编程逻辑门阵列预先挂载多路双倍速率同步动态随机存储器，并在内部预先集成双倍速率同步动态随机存储器的控制器，并且通过PCIe总线与所述***级芯片连接，当监测到需要对所述双倍速率同步动态随机存储器进行性能测试时，先从预先在所述***级芯片下编写的多种内存性能测试脚本中确定出目标性能测试脚本，并在所述***级芯片上运行所述目标性能测试脚本；所述多种内存性能测试脚本包括重新校准操作脚本、全读全写操作脚本和流量加压操作脚本；然后通过所述目标性能测试脚本调用PCIe读写工具，并在所述***级芯片下通过所述PCIe读写工具对所述现场可编程逻辑门阵列内部的所述控制器进行操作，从而对所述双倍速率同步动态随机存储器进行性能测试得到性能测试结果。本申请实施例预先在智能网卡的SOC中编写了包含重新校准操作脚本、全读全写操作脚本和流量加压操作脚本的多种内存性能测试脚本，这样一来，在监测到需要对智能网卡中的DDR进行性能测试时，便可以直接从上述多种内存性能测试脚本中选择出相应的目标性能测试脚本，然后通过目标性能测试脚本调用PCIe读写工具，并在SOC下通过上述读写工具对现场可编程逻辑门阵列内的控制器进行相应的操作控制，从而实现了DDR性能测试，本申请实施例通过在智能网卡内部的SOC上运行测试脚本的方式实现对FPGA挂载的DDR的性能测试，能够减少对专用工具的依赖，简化内存性能测试的流程，进而提高性能测试效率以及问题定位效率，对提高网络通信设备的性能和稳定性具有重要意义，并节省了人力成本和时间成本，同时，能够降低对FPGA调试器及服务器主机的依赖，降低对运维人员的要求，应用场景也更全面，进而提前暴露出DDR及其***电路的异常。
本申请实施例公开了一种具体的内存性能测试方法，应用于内部集成有现场可编程逻辑门阵列和***级芯片的智能网卡，所述现场可编程逻辑门阵列预先挂载多路双倍速率同步动态随机存储器，并在内部预先集成双倍速率同步动态随机存储器的控制器，并且通过PCIe总线与所述***级芯片连接，参见图3所示，该方法包括：
步骤S21：当监测到需要对所述双倍速率同步动态随机存储器进行性能测试时，从预先在所述***级芯片下编写的多种内存性能测试脚本中确定出重新校准操作脚本，并在所述***级芯片上运行所述重新校准操作脚本；所述多种内存性能测试脚本包括重新校准操作脚本、全读全写操作脚本和流量加压操作脚本。
步骤S22：通过所述重新校准操作脚本调用PCIe读写工具，并在所述***级芯片下通过所述PCIe读写工具对所述现场可编程逻辑门阵列内部的所述控制器进行重新校准操作，以对各路所述双倍速率同步动态随机存储器进行数据完整性测试，得到包含各种校准参数的性能测试结果；其中，所述重新校准操作包括所述控制器与所述双倍速率同步动态随机存储器内的时钟对齐操作、写数据级联延迟校准操作、读数据级联延迟校准操作、读写预加重系数调整操作。
可以理解的是，由于数据中心网络对网络传输的误码率有较高要求，因此需要对FPGA挂载的DDR进行重新校准，从而保持较高的数据完整性。具体的，在所述***级芯片上运行所述重新校准操作脚本之后，通过上述重新校准操作脚本对PCIe读写工具进行调用，然后在所述***级芯片下通过上述PCIe读写工具对所述FPGA内的SSD控制器进行重新校准操作，从而对各路所述SSD进行数据完整性测试，得到包含各种校准参数的性能测试结果；其中，所述重新校准操作具体可以包括所述控制器与所述双倍速率同步动态随机存储器内的时钟对齐操作、写数据级联延迟校准操作、读数据级联延迟校准操作、读写预加重系数调整操作；所述校准参数包括但不限于校准过程产生的校准值、预加重系数等数据。
步骤S23：将所述性能测试结果中的所述各种校准参数保存至所述现场可编程逻辑门阵列的非易失性存储器中，以便在下次上电时直接对所述非易失性存储器中的所述各种校准参数进行加载。
本实施例中，对各路所述双倍速率同步动态随机存储器进行数据完整性测试，得到包含各种校准参数的性能测试结果之后，为了方便日后追溯分析，还可以将上述性能测试结果中的所述各种校准参数保存至所述FPGA的非易失性存储器(NVM，Non-VolatileMemory)中，从而方便在下次上电时直接对上述非易失性存储器中的所述各种校准参数进行加载使用。
其中，关于上述步骤S21更加具体的处理过程可以参考前述实施例中公开的相应内容，在此不再进行赘述。
可见，本申请实施例先从预先在***级芯片下编写的多种内存性能测试脚本中确定出重新校准操作脚本，然后在所述***级芯片上运行所述重新校准操作脚本，再通过所述重新校准操作脚本调用PCIe读写工具，并在所述***级芯片下通过所述PCIe读写工具对所述现场可编程逻辑门阵列内部的控制器进行重新校准操作，从而对各路所述双倍速率同步动态随机存储器进行数据完整性测试，得到包含各种校准参数的性能测试结果。本申请通过在SOC下调用重新校准操作脚本，能够在SOC下对DDR控制器内的控制寄存器进行重新校准操作，从而获取到各种校准参数，通过对多张板卡的参数批量分析，可以找到设计不合理的地方，进而为优化设计提供参考，提高了开发问题定位效率，并且还可以补偿电路、封装、温度等外部因素带来的偏差，解决信号完整性、时序、噪声等因素导致的数据传输异常问题。
本申请实施例公开了一种具体的内存性能测试方法，应用于内部集成有现场可编程逻辑门阵列和***级芯片的智能网卡，所述现场可编程逻辑门阵列预先挂载多路双倍速率同步动态随机存储器，并在内部预先集成双倍速率同步动态随机存储器的控制器，并且通过PCIe总线与所述***级芯片连接，参见图4所示，该方法包括：
步骤S31：当监测到需要对所述双倍速率同步动态随机存储器进行性能测试时，从预先在所述***级芯片下编写的多种内存性能测试脚本中确定出全读全写操作脚本，并在所述***级芯片上运行所述全读全写操作脚本；所述多种内存性能测试脚本包括重新校准操作脚本、全读全写操作脚本和流量加压操作脚本。
步骤S32：通过所述全读全写操作脚本调用PCIe读写工具，并在所述***级芯片下通过所述PCIe读写工具并以字节为单位对位于所述现场可编程逻辑门阵列内部的所述控制器的全地址空间的数据位进行多轮读写操作，以对各路所述双倍速率同步动态随机存储器的全地址空间的读写功能进行测试，得到性能测试结果。
本实施例中，在所述***级芯片上运行所述全读全写操作脚本之后，通过上述全读全写操作脚本对PCIe读写工具进行调用，然后在所述***级芯片下通过上述PCIe读写工具并以字节为单位对位于所述FPGA内的SSD控制器的全地址空间的数据位进行多轮读写操作，从而测试各路所述SSD的全地址空间的是否能够正常的进行读写，从而得到相应的性能测试结果。例如，在SOC下通过操作DDR控制器内的控制寄存器，从而以字节为单位对SOC的全地址空间的数据位进行两轮读写测试，其中，第一轮对全地址空间写入0x55(对应二进制为01010101)，然后对全地址空间进行读取，并检测读出的内容是否全部为0x55；接着，进行第二轮读写操作，先对全地址空间写入0xAA(对应二进制为10101010)，然后对全地址空间进行读取，并检测读出的内容是否全部为0xAA，通过上述两轮读写测试即可以验证全地址读写的准确性，及时检测出DDR坏块；进一步的，还可以通过0x55与0xAA的翻转测试，来验证DDR数据位翻转的准确性。另外，还可以伴随高低温变化以及电功率变化等综合作用，从而模拟DDR的日常使用环境，以提前暴露出DDR的缺陷
其中，关于上述步骤S31更加具体的处理过程可以参考前述实施例中公开的相应内容，在此不再进行赘述。
可见，本申请实施例先从预先在***级芯片下编写的多种内存性能测试脚本中确定出全读全写操作脚本，然后在所述***级芯片上运行所述全读全写操作脚本，再通过所述全读全写操作脚本调用PCIe读写工具，并在所述***级芯片下通过所述PCIe读写工具并以字节为单位对位于所述现场可编程逻辑门阵列内部的控制器的全地址空间的数据位进行多轮读写操作，从而对各路所述双倍速率同步动态随机存储器的全地址空间的读写功能进行测试，得到性能测试结果。本申请通过在生产阶段调用全读全写操作脚本，能够在SOC下对DDR控制器内的控制寄存器进行全读全写操作，从而对智能网卡内部的DDR的全地址空间进行读写测试，可以扫描出智能网卡内部DDR是否存在坏块。
本申请实施例公开了一种具体的内存性能测试方法，应用于内部集成有现场可编程逻辑门阵列和***级芯片的智能网卡，所述现场可编程逻辑门阵列预先挂载多路双倍速率同步动态随机存储器，并在内部预先集成双倍速率同步动态随机存储器的控制器，并且通过PCIe总线与所述***级芯片连接，参见图5所示，该方法包括：
步骤S41：当监测到需要对所述双倍速率同步动态随机存储器进行性能测试时，从预先在所述***级芯片下编写的多种内存性能测试脚本中确定出流量加压操作脚本，并在所述***级芯片上运行所述流量加压操作脚本；所述多种内存性能测试脚本包括重新校准操作脚本、全读全写操作脚本和流量加压操作脚本。
步骤S42：通过所述流量加压操作脚本调用PCIe读写工具，并在所述***级芯片下通过所述PCIe读写工具并利用位于所述现场可编程逻辑门阵列中的流量发生器，对所述现场可编程逻辑门阵列内部的所述控制器进行流量加压操作，以按照预设脚本运行时间对所述双倍速率同步动态随机存储器进行长时间随机地址的读写流量压力测试，得到性能测试结果。
本实施例中，在所述***级芯片上运行所述流量加压操作脚本之后，通过上述流量加压操作脚本对PCIe读写工具进行调用，然后在所述***级芯片下通过上述PCIe读写工具并利用位于上述FPGA中的流量发生器，对上述FPGA内部的SSD进行流量加压操作，从而按照预设脚本运行时间对上述SSD进行长时间随机地址的大流量读写压力测试，进而得到相应的性能测试结果；其中，所述流量发生器用于在SOC下触发流量的开始与停止。
其中，关于上述步骤S41更加具体的处理过程可以参考前述实施例中公开的相应内容，在此不再进行赘述。
可见，本申请实施例通过在SOC下调用流量加压操作脚本，并指定脚本运行时间，能够对DDR进行长时间读写流量压力测试，从而验证DDR接口、PCB(Printed CircuitBoard，印制电路板)串扰等的长时间稳定性。另外，需要指出的是，本方案对于FPGA加速卡中的SSD性能测试同样适用。
相应的，本申请实施例还公开了一种内存性能测试装置，应用于内部集成有现场可编程逻辑门阵列和***级芯片的智能网卡，所述现场可编程逻辑门阵列预先挂载多路双倍速率同步动态随机存储器，并在内部预先集成双倍速率同步动态随机存储器的控制器，并且通过PCIe总线与所述***级芯片连接，参见图6所示，该装置包括：
脚本确定模块11，用于当监测到需要对所述双倍速率同步动态随机存储器进行性能测试时，从预先在所述***级芯片下编写的多种内存性能测试脚本中确定出目标性能测试脚本；所述多种内存性能测试脚本包括重新校准操作脚本、全读全写操作脚本和流量加压操作脚本；
脚本运行模块12，用于在所述***级芯片上运行所述目标性能测试脚本；
工具调用模块13，用于通过所述目标性能测试脚本调用PCIe读写工具；
性能测试模块14，用于在所述***级芯片下通过所述PCIe读写工具对所述现场可编程逻辑门阵列内部的所述控制器进行操作，以对所述双倍速率同步动态随机存储器进行性能测试，得到性能测试结果。
其中，关于上述各个模块的具体工作流程可以参考前述实施例中公开的相应内容，在此不再进行赘述。
可见，本申请实施例应用于内部集成有现场可编程逻辑门阵列和***级芯片的智能网卡，所述现场可编程逻辑门阵列预先挂载多路双倍速率同步动态随机存储器，并在内部预先集成双倍速率同步动态随机存储器的控制器，并且通过PCIe总线与所述***级芯片连接，当监测到需要对所述双倍速率同步动态随机存储器进行性能测试时，先从预先在所述***级芯片下编写的多种内存性能测试脚本中确定出目标性能测试脚本，并在所述***级芯片上运行所述目标性能测试脚本；所述多种内存性能测试脚本包括重新校准操作脚本、全读全写操作脚本和流量加压操作脚本；然后通过所述目标性能测试脚本调用PCIe读写工具，并在所述***级芯片下通过所述PCIe读写工具对所述现场可编程逻辑门阵列内部的所述控制器进行操作，从而对所述双倍速率同步动态随机存储器进行性能测试得到性能测试结果。本申请实施例预先在智能网卡的SOC中编写了包含重新校准操作脚本、全读全写操作脚本和流量加压操作脚本的多种内存性能测试脚本，这样一来，在监测到需要对智能网卡中的DDR进行性能测试时，便可以直接从上述多种内存性能测试脚本中选择出相应的目标性能测试脚本，然后通过目标性能测试脚本调用PCIe读写工具，并在SOC下通过上述读写工具对现场可编程逻辑门阵列内的控制器进行相应的操作控制，从而实现了DDR性能测试，本申请实施例通过在智能网卡内部的SOC上运行测试脚本的方式实现对FPGA挂载的DDR的性能测试，能够减少对专用工具的依赖，简化内存性能测试的流程，进而提高性能测试效率以及问题定位效率，并节省了人力成本和时间成本。
在一些具体实施例中，所述脚本确定模块11之前，还可以包括：
寄存器确定单元，用于在所述现场可编程逻辑门阵列进行知识产权核例化的过程中，确定位于所述控制器内的各种控制寄存器；
寄存器配置单元，用于将各种所述控制寄存器配置到所述PCIe总线的访问内存地址空间上；
上电重启单元，用于对所述***级芯片进行上电重启，以获取所述控制器的操作权；
测试脚本编写单元，用于在所述***级芯片下编写用于对所述双倍速率同步动态随机存储器进行重新校准操作、全读全写操作和流量加压操作的脚本，得到所述多种内存性能测试脚本。
在一些具体实施例中，所述内存性能测试装置，还可以包括：
寄存器映射单元，用于在所述***级芯片上电初始化的过程中，将各种所述控制寄存器映射到所述***级芯片的PCIe的基地址寄存器空间上。
在一些具体实施例中，所述性能测试模块14，具体可以包括：
第一性能测试单元，用于在所述***级芯片下通过所述PCIe读写工具对所述现场可编程逻辑门阵列内部的所述控制器进行重新校准操作，以对各路所述双倍速率同步动态随机存储器进行数据完整性测试，得到包含各种校准参数的性能测试结果；其中，所述重新校准操作包括所述控制器与所述双倍速率同步动态随机存储器内的时钟对齐操作、写数据级联延迟校准操作、读数据级联延迟校准操作、读写预加重系数调整操作；
相应的，所述对所述双倍速率同步动态随机存储器进行性能测试，得到性能测试结果之后，还包括：
单元，用于将所述性能测试结果中的所述各种校准参数保存至所述现场可编程逻辑门阵列的非易失性存储器中，以便在下次上电时直接对所述非易失性存储器中的所述各种校准参数进行加载。
在一些具体实施例中，所述性能测试模块14，具体可以包括：
第二性能测试单元，用于在所述***级芯片下通过所述PCIe读写工具并以字节为单位对位于所述现场可编程逻辑门阵列内部的所述控制器的全地址空间的数据位进行多轮读写操作，以对各路所述双倍速率同步动态随机存储器的全地址空间的读写功能进行测试，得到性能测试结果。
在一些具体实施例中，所述性能测试模块14，具体可以包括：
第三性能测试单元，用于在所述***级芯片下通过所述PCIe读写工具并利用位于所述现场可编程逻辑门阵列中的流量发生器，对所述现场可编程逻辑门阵列内部的所述控制器进行流量加压操作，以按照预设脚本运行时间对所述双倍速率同步动态随机存储器进行长时间随机地址的读写流量压力测试，得到性能测试结果。
在一些具体实施例中，所述内存性能测试装置，还可以包括：
接口生成单元，用于通过所述现场可编程逻辑门阵列中的所述控制器例化生成引脚接口，得到目标引脚接口；
连接单元，用于通过所述目标引脚接口在所述现场可编程逻辑门阵列的***连接所述多路双倍速率同步动态随机存储器。
进一步的，本申请实施例还公开了一种电子设备，图7是根据一示例性实施例示出的电子设备20结构图，图中的内容不能认为是对本申请的使用范围的任何限制。
图7为本申请实施例提供的一种电子设备20的结构示意图。该电子设备20，具体可以包括：至少一个处理器21、至少一个存储器22、电源23、通信接口24、输入输出接口25和通信总线26。其中，所述存储器22用于存储计算机程序，所述计算机程序由所述处理器21加载并执行，以实现前述任一实施例公开的内存性能测试方法中的相关步骤。另外，本实施例中的电子设备20具体可以为电子计算机。
本实施例中，电源23用于为电子设备20上的各硬件设备提供工作电压；通信接口24能够为电子设备20创建与外界设备之间的数据传输通道，其所遵循的通信协议是能够适用于本申请技术方案的任意通信协议，在此不对其进行具体限定；输入输出接口25，用于获取外界输入数据或向外界输出数据，其具体的接口类型可以根据具体应用需要进行选取，在此不进行具体限定。
另外，存储器22作为资源存储的载体，可以是只读存储器、随机存储器、磁盘或者光盘等，其上所存储的资源可以包括操作***221、计算机程序222等，存储方式可以是短暂存储或者永久存储。
其中，操作***221用于管理与控制电子设备20上的各硬件设备以及计算机程序222，其可以是Windows Server、Netware、Unix、Linux等。计算机程序222除了包括能够用于完成前述任一实施例公开的由电子设备20执行的内存性能测试方法的计算机程序之外，还可以进一步包括能够用于完成其他特定工作的计算机程序。
进一步的，本申请还公开了一种计算机可读存储介质，用于存储计算机程序；其中，所述计算机程序被处理器执行时实现前述公开的内存性能测试方法。关于该方法的具体步骤可以参考前述实施例中公开的相应内容，在此不再进行赘述。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本申请所提供的一种内存性能测试方法、装置、设备及存储介质进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
Claims (10)
1.一种内存性能测试方法，其特征在于，应用于内部集成有现场可编程逻辑门阵列和***级芯片的智能网卡，所述现场可编程逻辑门阵列预先挂载多路双倍速率同步动态随机存储器，并在内部预先集成双倍速率同步动态随机存储器的控制器，并且通过PCIe总线与所述***级芯片连接；其中，所述方法包括：
当监测到需要对所述双倍速率同步动态随机存储器进行性能测试时，从预先在所述***级芯片下编写的多种内存性能测试脚本中确定出目标性能测试脚本，并在所述***级芯片上运行所述目标性能测试脚本；所述多种内存性能测试脚本包括重新校准操作脚本、全读全写操作脚本和流量加压操作脚本；
通过所述目标性能测试脚本调用PCIe读写工具，并在所述***级芯片下通过所述PCIe读写工具对所述现场可编程逻辑门阵列内部的所述控制器进行操作，以对所述双倍速率同步动态随机存储器进行性能测试，得到性能测试结果。
2.根据权利要求1所述的内存性能测试方法，其特征在于，所述从预先在所述***级芯片下编写的多种内存性能测试脚本中确定出目标性能测试脚本之前，还包括：
在所述现场可编程逻辑门阵列进行知识产权核例化的过程中，确定位于所述控制器内的各种控制寄存器；
将各种所述控制寄存器配置到所述PCIe总线的访问内存地址空间上，并对所述***级芯片进行上电重启，以获取所述控制器的操作权；
在所述***级芯片下编写用于对所述双倍速率同步动态随机存储器进行重新校准操作、全读全写操作和流量加压操作的脚本，得到所述多种内存性能测试脚本。
3.根据权利要求2所述的内存性能测试方法，其特征在于，还包括：
在所述***级芯片上电初始化的过程中，将各种所述控制寄存器映射到所述***级芯片的PCIe的基地址寄存器空间上。
4.根据权利要求1所述的内存性能测试方法，其特征在于，所述在所述***级芯片下通过所述PCIe读写工具对所述现场可编程逻辑门阵列内部的所述控制器进行操作，以对所述双倍速率同步动态随机存储器进行性能测试，得到性能测试结果，包括：
在所述***级芯片下通过所述PCIe读写工具对所述现场可编程逻辑门阵列内部的所述控制器进行重新校准操作，以对各路所述双倍速率同步动态随机存储器进行数据完整性测试，得到包含各种校准参数的性能测试结果；其中，所述重新校准操作包括所述控制器与所述双倍速率同步动态随机存储器内的时钟对齐操作、写数据级联延迟校准操作、读数据级联延迟校准操作、读写预加重系数调整操作；
相应的，所述对所述双倍速率同步动态随机存储器进行性能测试，得到性能测试结果之后，还包括：
将所述性能测试结果中的所述各种校准参数保存至所述现场可编程逻辑门阵列的非易失性存储器中，以便在下次上电时直接对所述非易失性存储器中的所述各种校准参数进行加载。
5.根据权利要求1所述的内存性能测试方法，其特征在于，所述在所述***级芯片下通过所述PCIe读写工具对所述现场可编程逻辑门阵列内部的所述控制器进行操作，以对所述双倍速率同步动态随机存储器进行性能测试，得到性能测试结果，包括：
在所述***级芯片下通过所述PCIe读写工具并以字节为单位对位于所述现场可编程逻辑门阵列内部的所述控制器的全地址空间的数据位进行多轮读写操作，以对各路所述双倍速率同步动态随机存储器的全地址空间的读写功能进行测试，得到性能测试结果。
6.根据权利要求1所述的内存性能测试方法，其特征在于，所述在所述***级芯片下通过所述PCIe读写工具对所述现场可编程逻辑门阵列内部的所述控制器进行操作，以对所述双倍速率同步动态随机存储器进行性能测试，得到性能测试结果，包括：
在所述***级芯片下通过所述PCIe读写工具并利用位于所述现场可编程逻辑门阵列中的流量发生器，对所述现场可编程逻辑门阵列内部的所述控制器进行流量加压操作，以按照预设脚本运行时间对所述双倍速率同步动态随机存储器进行长时间随机地址的读写流量压力测试，得到性能测试结果。
7.根据权利要求1至6任一项所述的内存性能测试方法，其特征在于，还包括：
通过所述现场可编程逻辑门阵列中的所述控制器例化生成引脚接口，得到目标引脚接口；
通过所述目标引脚接口在所述现场可编程逻辑门阵列的***连接所述多路双倍速率同步动态随机存储器。
8.一种内存性能测试装置，其特征在于，应用于内部集成有现场可编程逻辑门阵列和***级芯片的智能网卡，所述现场可编程逻辑门阵列预先挂载多路双倍速率同步动态随机存储器，并在内部预先集成双倍速率同步动态随机存储器的控制器，并且通过PCIe总线与所述***级芯片连接，包括：
脚本确定模块，用于当监测到需要对所述双倍速率同步动态随机存储器进行性能测试时，从预先在所述***级芯片下编写的多种内存性能测试脚本中确定出目标性能测试脚本；所述多种内存性能测试脚本包括重新校准操作脚本、全读全写操作脚本和流量加压操作脚本；
脚本运行模块，用于在所述***级芯片上运行所述目标性能测试脚本；
工具调用模块，用于通过所述目标性能测试脚本调用PCIe读写工具；
性能测试模块，用于在所述***级芯片下通过所述PCIe读写工具对所述现场可编程逻辑门阵列内部的所述控制器进行操作，以对所述双倍速率同步动态随机存储器进行性能测试，得到性能测试结果。
9.一种电子设备，其特征在于，包括处理器和存储器；其中，所述处理器执行所述存储器中保存的计算机程序时实现如权利要求1至7任一项所述的内存性能测试方法。
10.一种计算机可读存储介质，其特征在于，用于存储计算机程序；其中，所述计算机程序被处理器执行时实现如权利要求1至7任一项所述的内存性能测试方法。
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| CN202311862670.XA Pending CN117806932A (zh) | 2023-12-29 | 2023-12-29 | 一种内存性能测试方法、装置、设备及存储介质 |
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