CN117747567A - 半导体装置 - Google Patents

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Abstract

实施方式提供能够扩大芯片上的有源区的半导体装置。实施方式的半导体装置具备：芯片；以及栅极电极，与设置于所述芯片上的栅极电极焊盘连接，所述栅极电极包括：外部露出部，具有与密封树脂的外部露出面共面的外部露出面；以及栅极电极焊盘连接部，与所述外部露出部相连，与所述栅极电极焊盘连接。所述栅极电极焊盘连接部具有被夹在所述栅极电极焊盘与所述密封树脂的一部分之间的部分。

Description

半导体装置
关联申请的相互参照
本申请享有以日本专利申请2022-151644号(申请日：2022年9月22日)为基础申请的优先权。本申请通过参照该基础申请来包括基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置。
背景技术
在半导体装置中搭载芯片和各种电极。在芯片上设置有连接各种电极的区域。
在上述芯片上，期望扩大有源区。
发明内容
本发明要解决的问题是提供能够扩大芯片上的有源区的半导体装置。
实施方式所涉及的半导体装置具备：芯片；以及栅极电极，与设置于所述芯片上的栅极电极焊盘连接，所述栅极电极包括：外部露出部，具有与密封树脂的外部露出面共面的外部露出面；以及栅极电极焊盘连接部，与所述外部露出部相连，与所述栅极电极焊盘连接。所述栅极电极焊盘连接部具有被夹在所述栅极电极焊盘与所述密封树脂的一部分之间的部分。
附图说明
图1是表示本实施方式所涉及的半导体装置的一部分的构造的例子的立体图。
图2是表示在Z方向上观察图1所示的半导体装置时的构造的例子的仰视图。
图3是表示图2中所示的A-A截面部上的截面形状的截面图。
图4是表示图2中所示的B-B截面部上的截面形状的截面图。
图5是表示图2中所示的C-C截面部上的截面形状的截面图。
图6是将图1所示的栅极电极3的周边放大示出的放大图。
图7是表示来自密封树脂R的力F施加到栅极电极3的栅极电极焊盘连接部3B的情形的概念图。
图8A是表示栅极电极3的第一配置例的概念图。
图8B是表示栅极电极3的第二配置例的概念图。
图8C是表示栅极电极3的第三配置例的概念图。
附图标记说明
1：芯片；12：源极电极焊盘；13：栅极电极焊盘；2：源极电极；2A：源极电极外部露出部；2B：源极电极焊盘连接部；21：源极电极端子；3：栅极电极；3A：栅极电极外部露出部；3B：栅极电极焊盘连接部(突出部)；31：栅极电极端子；4：漏极电极；4A：漏极电极外部露出部；41：漏极电极端子；R：密封树脂。
具体实施方式
以下，参照图来说明实施方式。
在实施方式中，提供半导体装置，该半导体装置具备：芯片；以及栅极电极，与设置于所述芯片上的栅极电极焊盘连接，所述栅极电极包括：外部露出部，具有与密封树脂的外部露出面共面的外部露出面；以及栅极电极焊盘连接部，与所述外部露出部相连，与所述栅极电极焊盘连接。所述栅极电极焊盘连接部具有被夹在所述栅极电极焊盘与所述密封树脂的一部分之间的部分。
(半导体装置的结构)
关于本实施方式所涉及的半导体装置的结构，使用图1至图5进行说明。
图1是表示本实施方式所涉及的半导体装置的一部分的构造的例子的立体图。图1中的X、Y、Z表示该半导体装置的三维空间上的位置关系，在后述的各图中也使用。但是，图1所示的构造的例子是一例，不限定于该例子。也可以适当变更各部的配置关系、形状及大小等。
本实施方式中例示的半导体装置是被密封于源极电极位于底面的源极底置构造的封装体的半导体装置。在图1中，为了容易观察主要部分，示出了使源极电极朝上的状态(即，使半导体装置颠倒的状态)。
此外，虽然在图1中未图示，但是本实施方式所涉及的半导体装置不仅包括图1所示的各种要素，还包括后述的树脂(密封树脂)，被密封为一个封装体。
如图1所示，半导体装置包括芯片1、源极电极(第一电极)2、栅极电极3、漏极电极(第二电极)4等。
芯片1例如由IC(Integrated Circuit：集成电路)构成，例如包括MOSFET等FET(Field Effect Transistor：场效应晶体管)。源极电极2、栅极电极3以及漏极电极4分别由导电材料构成，例如由金属材料(例如铜)构成。
芯片1在第一面具有连接源极电极2的区域和连接栅极电极3的区域，并且在位于该第一面的背侧的第二面(在图1中未图示)具有连接漏极电极4的区域。在连接源极电极2的区域设置有源极电极焊盘(第一电极焊盘)12。在连接栅极电极3的区域设置有栅极电极焊盘(第二电极焊盘)13。存在源极电极焊盘12的区域与存在栅极电极焊盘13的区域通过聚酰亚胺层被物理分离且电分离。
源极电极2包括源极电极外部露出部2A和源极电极焊盘连接部2B。源极电极外部露出部2A包括源极电极端子21。源极电极2例如是板状的形状，在表面具有借助焊锡来与芯片连接的源极焊盘连接部2B，在表面的相反面即背面侧具有源极电极外部露出部2A。
源极电极外部露出部2A是具有在树脂密封后露出于外部的面(外部露出面)的部分。源极电极焊盘连接部2B构成为与源极电极外部露出部2A成一体，是具有与源极电极焊盘12连接的面的部分。源极电极端子21是源极电极外部露出部2A的一部分，相当于进行与外部的电连接的引线端子(或引线销)。源极电极外部露出部2A具有在从半导体装置的底面侧(或者从芯片1的第二面(背面)侧的下方)观察时与芯片1的第二面重叠的区域。换言之，在Z轴方向上，源极电极外部露出部2A具有与芯片1的第二面重叠的区域。
栅极电极3包括栅极电极外部露出部3A和栅极电极焊盘连接部3B。栅极电极外部露出部3A包括栅极电极端子31。栅极电极外部露出部3A是具有在树脂密封后露出于外部的面(外部露出面)的部分。栅极电极焊盘连接部3B构成为与栅极电极外部露出部3A成一体，是与栅极电极焊盘13连接的部分。栅极电极端子31是栅极电极外部露出部3A的一部分，相当于进行与外部的电连接的引线端子(或引线销)。
漏极电极4包括漏极电极外部露出部4A。漏极电极外部露出部4A包括漏极电极端子41。漏极电极外部露出部4A是具有在树脂密封后露出于外部的面(外部露出面)的部分。漏极电极端子41是漏极电极外部露出部4A的一部分，相当于进行与外部的电连接的引线端子(或引线销)。漏极电极4例如由导电构件形成，具有对金属板进行加工而成的折弯的形状，漏极电极4的漏极电极端子41设置于芯片1的前述的第一面侧和侧面侧(即，比芯片1的第一面靠Z方向的相反方向、且比芯片1的位于x方向的相反侧的侧面更靠x方向的相反方向的空间)。
栅极电极3和源极电极2是使用同一个框构件形成的，通过切割或蚀刻来去除该构件的一部分，由此栅极电极3从源极电极2分离。由此，在与源极电极2相距固定距离以上的场所配置栅极电极3，并且在与芯片1上的配置源极电极焊盘12的区域相距固定距离以上的场所确保芯片1上的配置栅极电极焊盘13的区域。另外，通过后述的栅极电极焊盘连接部3B所具有的构造，能够将栅极电极焊盘13配置于例如芯片1上的端部的小区域，能够缩小配置栅极电极焊盘13的区域，与此同时，能够扩大配置源极电极焊盘12的区域。
(密封树脂的范围)
图2是表示在Z方向上观察图1所示的半导体装置时的构造的例子的仰视图。但是，图2所示的构造的例子是一例，不限定于该例子。也可以适当变更各部的配置关系、形状及大小等。
在图2的俯视图中，用单点划线图示了表示主要部分的截面部位的A-A截面部、B-B截面部以及C-C截面部。
图3是表示图2中所示的A-A截面部上的截面形状的截面图。
密封树脂R如图2和图3所示那样以纳入虚线L1的范围内的方式被密封。密封树脂R例如是环氧树脂。从树脂密封后的封装体露出的部分是源极电极外部露出部2A的外部露出面(包括源极电极端子21的外部露出面)、栅极电极外部露出部3A的外部露出面(包括栅极电极端子31的外部露出面)以及漏极电极外部露出部4A的外部露出面(包括漏极电极端子41的外部露出面)。
图2和图3中示出了源极电极端子21、栅极电极端子31以及漏极电极端子41各自的外部露出面与邻接的密封树脂R的表面共面的情况下的例子。在该例子中，封装体呈无突出部的长方体，因此容易操作处理。但是，不限于该例子，源极电极端子21、栅极电极端子31以及漏极电极端子41也可以具有从邻接的密封树脂R的表面向外突出规定距离的构造。根据连接目的地的形态，有时突出的构造更有利。
(半导体装置的截面形状)
图4是表示图2中所示的B-B截面部上的截面形状的截面图。图5是表示图2中所示的C-C截面部上的截面形状的截面图。图4和图5中的各个虚线表示在各截面中所示的构造的深度方向或近前侧方向上存在的关联部分的形状来作为参考。
从图3至图5可知，栅极电极3的栅极电极端子31通过栅极电极外部露出部3A和栅极电极焊盘连接部3B来与芯片1上的栅极电极焊盘13电连接，另外，源极电极2的源极电极端子21通过源极电极外部露出部2A和源极电极焊盘连接部2B来与芯片1上的源极电极焊盘12电连接。在栅极电极焊盘13与源极电极焊盘12之间存在固定距离以上的距离。另外，漏极电极4的漏极电极端子41从漏极电极外部露出部4A向前述的第二面侧绕入并与芯片1上的规定的区域电连接。
(栅极电极3的详情)
图6是将图1所示的栅极电极3的周边放大示出的放大图。图7是表示来自密封树脂R的力F施加到栅极电极3的栅极电极焊盘连接部3B的情形的概念图。
如图5所示，栅极电极3的栅极电极外部露出部3A具有与密封树脂R的外部露出面共面的外部露出面。另外，源极电极2的源极电极外部露出部2A也包括具有与密封树脂R的外部露出面共面的外部露出面的外部露出部2A。即，栅极电极外部露出部3A的外部露出面、密封树脂R的外部露出面以及源极电极外部露出部2A形成一个平面。
另外，栅极电极外部露出部3A为了防止与其它部分的短路并且确保与外部连接目的地的一定程度以上的电连接性，还可以形成为栅极电极外部露出部3A的中央附近的厚度薄、且栅极电极端子31侧的外部露出面积大。
在栅极电极外部露出部3A的背侧存在栅极电极焊盘连接部3B。栅极电极焊盘连接部3B与栅极电极外部露出部3A相连，并且与栅极电极外部露出部3A由同一个构件形成为一体。该栅极电极焊盘连接部3B具有从栅极电极外部露出部3A向与栅极电极外部露出部3A的外部露出面平行的一个方向突出的构造，背侧的面通过焊锡等与栅极电极焊盘13接合。在以后的说明中，将栅极电极焊盘连接部3B称为突出部3B。
突出部3B以被夹在栅极电极焊盘13与密封树脂R的一部分之间的方式配置。具体地说，突出部3B的与上述密封树脂R的一部分相接的面的高度与栅极电极外部露出部3A的外部露出面的高度相距固定距离以上(即存在高度差)，密封树脂R进入突出部3B的与栅极电极焊盘13接合的面的相反侧的面(以后，称为“突出部3B的背面”)之上。为了使更多的密封树脂R进入此处，突出部3B的厚度还可以形成得比原来的框构件的厚度薄。
突出部3B的与栅极电极焊盘13接合的接合面的尺寸与栅极电极焊盘13的尺寸相匹配地形成，既可以比栅极电极焊盘13的尺寸稍小，也可以稍大。例如，突出部3B还可以在与栅极电极焊盘13的接合面具有从栅极电极焊盘13沿水平方向伸出一定程度的部分。但是，避免发生与其它部分的短路。特别是，避免伸出的方向朝向接近芯片1的端部(缘)的方向。这是因为，越接近芯片1的端部则电位越高，有可能成为漏电流的原因。
如图7所示，突出部3B通过进入该突出部3B的背面的密封树脂R向栅极电极焊盘13侧被施加力F而被推压。由此，即使栅极电极焊盘13小，也得到与栅极电极焊盘13的一定程度以上的接合强度，还抑制由材料的固化收缩等引起的接合界面剥离。另外，突出部3B的X方向上的长度例如比栅极电极外部露出部3A的X方向上的长度短，突出部3B的Y方向上的长度比栅极电极外部露出部3A的Y方向上的长度短。换言之，突出部3B的面积小于栅极电极外部露出部3A的面积。由此，将芯片1上的栅极电极焊盘13的区域抑制得小，并且容易确保栅极电极外部露出部3A的区域。通过将栅极电极焊盘13的区域抑制得小，能够扩大芯片1上的该区域以外的区域，因此能够确保宽大的有源区。突出部3B例如沿栅极电极焊盘13的面的扩展方向(X方向和Y方向)延伸，延伸的方向的长度比突出部3B的Z轴方向的长度长。由此，受到外力F的面积扩大，因此容易向突出部3B传递外力F。
(栅极电极3的配置的变化)
栅极电极3的配置不限于图1至图7中示出的例子，也可以适当变更。在此，参照图8A、图8B以及图8C来说明栅极电极3的配置的变化。
图8A、图8B以及图8C是分别表示栅极电极3的第一配置例、第二配置例以及第三配置例的概念图。
图8A所示的第一配置例是与图1至图7中示出的例子同样地突出部3B从栅极电极外部露出部3A向与X方向相反的方向突出的情况下的配置例。在该配置例中，能够在芯片1的角部设置小的栅极电极焊盘13的区域，因此能够高效地扩大芯片1上的该区域以外的区域(配置源极电极焊盘12等的有源区)。
图8B所示的第二配置例是突出部3B从栅极电极外部露出部3A向Y方向突出的情况下的配置例。在该配置例中，还能够应对在芯片1的离角部稍远的场所存在栅极电极焊盘13的事例。
图8C所示的第三配置例是与第二配置例相比栅极电极焊盘13和栅极电极3的相对于芯片1的位置均向与X方向相反的方向靠近的情况下的配置例。该配置例在改变栅极电极3的相对于芯片1的相对位置的情况下有效。
这样，根据实施方式，能够减小芯片1上的栅极电极焊盘13的区域，能够扩大芯片1上的该区域以外的区域，因此能够确保宽大的有源区。
说明了本发明的一些实施方式，但是这些实施方式是作为例子呈现的，并非意图限定发明的范围。这些新的实施方式能够以其它各种方式实施，在不脱离发明的主旨的范围内能够进行各种省略、置换、变更。这些实施方式、其变形包括在发明的范围、主旨，并且包括在权利要求书所记载的范围的发明及其均等的范围。

Claims (10)

1.一种半导体装置，其特征在于，具备：
芯片；以及
栅极电极，与设置于所述芯片上的栅极电极焊盘连接，
所述栅极电极包括：
外部露出部，具有与密封树脂的外部露出面共面的外部露出面；以及
栅极电极焊盘连接部，与所述外部露出部相连，与所述栅极电极焊盘连接，
所述栅极电极焊盘连接部具有被夹在所述栅极电极焊盘与所述密封树脂的一部分之间的部分。
2.根据权利要求1所述的半导体装置，其特征在于，
所述栅极电极焊盘连接部具有从所述外部露出部向与该外部露出部的外部露出面平行的一个方向突出的构造。
3.根据权利要求1所述的半导体装置，其特征在于，
所述栅极电极焊盘连接部的与所述密封树脂的一部分相接的面的高度与所述外部露出部的外部露出面的高度相距固定距离以上。
4.根据权利要求1所述的半导体装置，其特征在于，
所述栅极电极焊盘连接部与所述外部露出部由同一个构件形成为一体。
5.根据权利要求1所述的半导体装置，其特征在于，
还具备与所述芯片上所设置的第一电极焊盘连接的第一电极，
所述第一电极包括具有与所述密封树脂的外部露出面共面的外部露出面的外部露出部。
6.根据权利要求5所述的半导体装置，其特征在于，
所述芯片在第一面具有连接所述第一电极的区域和连接所述栅极电极的区域，并且在位于所述第一面的背侧的第二面具有连接第二电极的区域。
7.一种半导体装置，其特征在于，具备：
芯片，具有源极电极焊盘；
栅极电极，与设置于所述芯片上的栅极电极焊盘连接；
源极电极，具有与所述源极电极焊盘连接的第一面、以及所述第一面的相反侧的面露出的第二面；以及
导电构件，设置于所述芯片的第二面上，在所述芯片的所述第一面侧具有漏极电极端子，
所述栅极电极包括：
外部露出部，具有与密封树脂的外部露出面共面的外部露出面；以及
栅极电极焊盘连接部，与所述外部露出部相连，与所述栅极电极焊盘连接，
所述栅极电极焊盘连接部位于所述栅极电极焊盘与所述密封树脂之间。
8.根据权利要求7所述的半导体装置，其特征在于，
所述栅极电极焊盘连接部具有从所述外部露出部向与该外部露出部的外部露出面平行的一个方向突出的构造。
9.根据权利要求7所述的半导体装置，其特征在于，
所述栅极电极焊盘连接部与所述外部露出部由同一个构件形成为一体。
10.根据权利要求7所述的半导体装置，其特征在于，
该半导体装置是被密封于源极电极位于底面的源极底置构造的封装体中的半导体装置。
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Publication number Priority date Publication date Assignee Title
JP4173751B2 (ja) * 2003-02-28 2008-10-29 株式会社ルネサステクノロジ 半導体装置
JP4547279B2 (ja) * 2005-02-08 2010-09-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20060202320A1 (en) * 2005-03-10 2006-09-14 Schaffer Christopher P Power semiconductor package
US9196577B2 (en) * 2014-01-09 2015-11-24 Infineon Technologies Ag Semiconductor packaging arrangement

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