CN117707285A - 一种用于高速信号处理的内外参考时钟自动切换*** - Google Patents
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Abstract
本发明涉及高速信号处理技术领域，特别涉及一种用于高速信号处理的内外参考时钟自动切换***。包括：时钟合成单元，用于选择外部输入时钟REFA/REFB，以所选时钟作为一级参考时钟，合成并输出与内部晶振单元时钟频率相匹配的合成时钟；内部晶振单元，当无一级参考时钟输入时，用于保障整个模块正常运行；时钟切换单元，选择合成时钟或内部晶振单元作为二级参考时钟，输出三级参考时钟；时钟同步单元，以三级参考时钟作为参考时钟，合成信号采集单元所需的采样时钟和同步时钟；信号采集单元，将模数转换后的数字信号发给逻辑控制单元；逻辑控制单元，用于编程选择一级参考时钟输入通道。本发明以提高信号处理***的稳定性和可靠性。
Description
技术领域
本发明涉及高速信号处理技术领域，特别涉及一种用于高速信号处理的内外参考时钟自动切换***。
背景技术
在高速信号处理领域，时钟是保障整个***稳定性和可靠性的关键。伴随着电子行业的快速发展，高速信号处理对参考时钟的要求也愈加复杂。为了保证***的稳定性和精度，设计时通常会采用两套时钟，分别作为内部参考时钟和外部参考时钟，此类设计常见于通信***、图像处理、雷达***等应用。内参考时钟(Internal Reference Clock)是指设备内部产生的时钟信号。设备内部的振荡器或时钟发生器产生稳定而精确的时钟信号，用于设备的正常运行和数据处理。内参考时钟通常用于一个设备独立工作的情况，不需要与其他设备进行时钟同步。外参考时钟通常用于多个设备之间需要保持时钟一致性的场景，如通信***、数据中心等。在通信和网络***中，常常要求各个设备之间的时钟同步，以确保数据的准确传输和处理。采用内部参考时钟可以提供设备的正常运行和数据处理能力，而通过外部参考时钟可以实现多个设备之间的时钟同步，从而保证数据的一致性和可靠性。
目前内外参考时钟的自动切换方案一般采用开关控制或锁相环。其中，开关控制不够灵活，可识别的时钟电平有限；而常见的锁相环电路包含检波器、滤波器、数模转换及各类门电路搭建的复杂设计，同时对外部输入时钟性能要求严苛，如时钟频率、电平等参数，稳定性及灵活性不够，严重限制了该类方案的应用领域。
因此，如何高效且可靠地实现内外参考时钟的自动切换对高速信号处理领域有着重要意义。
发明内容
本发明的目的在于提供一种用于高速信号处理的内外参考时钟自动切换***，以提高信号处理***的稳定性和可靠性。
为解决上述技术问题，本发明提供了一种用于高速信号处理的内外参考时钟自动切换***，包括：
时钟合成单元，用于选择外部输入时钟REFA/REFB，以所选时钟作为一级参考时钟，合成并输出与内部晶振单元时钟频率相匹配的合成时钟，作为时钟切换单元的二级参考时钟；
内部晶振单元，当无一级参考时钟输入时，用于保障整个模块正常运行；
时钟切换单元，用于根据实际应用环境选择合成时钟或内部晶振单元作为二级参考时钟，输出三级参考时钟；
时钟同步单元，以三级参考时钟作为参考时钟，合成信号采集单元所需的采样时钟和同步时钟；
信号采集单元，将模数转换后的数字信号发给逻辑控制单元；
逻辑控制单元，用于编程选择一级参考时钟输入通道，控制二级参考时钟的自动切换功能，合成采样时钟和同步时钟，并对高速信号进行逻辑处理。
优选的，所述时钟合成单元识别到外部时钟输入时，所述逻辑控制单元读取通道状态寄存器值发生变化，根据优先原则选择通道时钟作为一级参考时钟；所述时钟合成单元内部锁相环锁定，合成所述时钟切换单元的参考时钟，伴随着锁定指示发生变化；通过所述时钟合成单元的一级参考时钟或内部VCO能够合成与所述内部晶振单元频率相同、电平相同的时钟。
优选的，所述时钟合成单元为可接受多通道单端或差分参考时钟输入的时钟芯片，其通道状态寄存器能够指示外部参考时钟输入状态，锁定指示能够确认所述时钟合成单元的时钟输出状态，只有在确认合成时钟正常输出时，所述时钟切换单元才能切换二级参考时钟通道，整个过程由所述逻辑控制单元结合所述通道状态寄存器和锁定指示的具体情况作出反应。
优选的，所述内部晶振单元为板级有源晶体振荡器或无源晶体谐振器、且具有使能控制管脚；所述时钟切换单元具备至少两个选择可控的参考时钟输入通道。
优选的，所述时钟切换单元和所述时钟同步单元中至少有一个工作单元具备内部或外部VCO及锁定指示。
优选的，所述内部或外部VCO，用于产生后级所述信号采集单元所需采样时钟，当所述时钟切换单元具备VCO功能时，所述时钟同步单元的时钟信号只需具备分频、倍频、同步功能即可；当所述时钟切换单元不具备VCO功能时，所述时钟同步单元的时钟信号必须具备VCO、分频、倍频、同步功能；所述锁定指示，用于所述逻辑控制单元监控所述时钟同步单元和所述时钟切换单元的锁定状态，便于及时反馈所述时钟同步单元和所述时钟切换单元的工作信息。
优选的，所述时钟同步单元在所述时钟切换单元开始切换通道至成功切换后，至少两个二级参考时钟周期的过程中，保持后级关闭输出，避免内外参考时钟切换造成***工作异常。
优选的，所述信号采集单元不少于一片，具备多片同步功能；所述时钟切换单元与所述时钟同步单元可等同于同步切换单元，该同步切换单元需包括以下功能：内部VCO、内部锁相环、多通道时钟同步输出、以及至少两个选择可控的参考时钟通道。
优选的，所述逻辑控制单元识别到所述时钟合成单元的锁定指示发生变化，控制所述时钟切换单元选择合成时钟作为二级参考时钟，同时不使能所述内部晶振单元，减少时钟间相互环绕。
本发明与现有技术相比，具有如下有益效果：
本发明所述内外参考时钟自动切换***，以提高信号处理***的稳定性和可靠性，尤其适用于高速信号处理领域，方便灵活，易于实现，同时也为电路设计领域中内外参考时钟自动切换的处理方式提供一种新思路。一级参考时钟的性能指标与内部晶振不再有参数对应关系，只需满足时钟合成单元识别范围即可。时钟合成单元能够指示一级参考时钟输入状态，便于逻辑控制单元进行下一步操作。时钟切换单元可以合成高达几个GHz的三级参考时钟供后级时钟同步单元分频使用，为高速信号处理***的时钟模块提供一种思路。本发明方案中时钟切换单元和时钟同步单元可等同于同步切换单元，即具备内部VCO、锁相环、时钟同步、参考时钟通道可选等关键功能，缩减板级空间，同时设计上方便灵活，易于实现。
附图说明
图1为本发明内外参考时钟自动切换***的电路图。
图2为本发明图1时钟切换单元与时钟同步单元等同于同步切换单元的电路图。
图3为本发明实施例提供的内外参考时钟自动切换***的具体电路图。
图4为本发明实施例提供的内外参考时钟自动切换***的方法流程图。
具体实施方式
以下结合附图和具体实施例对本发明作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
如图1-2所示，本发明实施例提供了一种用于高速信号处理的内外参考时钟的自动切换***，包括：
时钟合成单元，用于选择外部输入时钟(REFA，REFB)，以所选时钟作为一级参考时钟，合成并输出与所述内部晶振单元时钟频率相匹配的合成时钟，作为时钟切换单元的二级参考时钟；
内部晶振单元，当无一级参考时钟输入时，用于保障整个模块正常运行；
时钟切换单元，用于根据实际应用环境选择合成时钟或内部晶振单元作为二级参考时钟，输出三级参考时钟；
时钟同步单元，以三级参考时钟作为参考时钟，合成信号采集单元所需的采样时钟和同步时钟；
同步切换单元，必要情况下可等同于所述时钟切换单元与所述时钟同步单元，需包括以下功能：内部VCO、内部锁相环、多通道时钟同步输出、至少两个参考时钟通道可选。
信号采集单元，将模数转换后的数字信号发给逻辑控制单元；
逻辑控制单元，用于编程选择一级参考时钟输入通道，控制二级参考时钟的自动切换功能，合成采样时钟和同步时钟，并对高速信号进行逻辑处理。
如图3所示，所述逻辑控制单元基于信号采集单元的DA/DA工作模式可选用CPLD、PSOC、FPGA等(本实施例选择FPGA)，注意需结合成本考虑。
如图4所示，当外部无参考时钟输入时，由FPGA使能本地有源晶振(100MHz)作为后级同步切换单元的参考时钟。
所述时钟合成单元选用具有内部VCO的时钟发生器CLK GENERATOR_1，当FPGA通过SPI总线识别到外部参考时钟(REFA或者REFB)输入时，由FPGA根据逻辑作出判断并选择优先级更高的一路外部参考时钟作为一级参考时钟，合成与Oscillator频率相同的100MHzLVPECL电平时钟。
所述同步切换单元选用时钟发生器CLK GENERATOR_2，该单元需包括以下功能：内部VCO、内部锁相环、多通道时钟同步输出、至少两个参考时钟通道可选。伴随着CLKGENERATOR_1锁定指示值发生变化时，由FPGA根据逻辑作出判断并选择优先级更高的一路参考时钟作为二级参考时钟。
当FPGA不使用Oscillator时钟作为CLK GENERATOR_2的二级参考时钟时，由FPGA控制Oscillator时钟不使能，减少时钟间相互环绕。
CLK GENERATOR_2可输出多路后级AD/DA所需的同源同步时钟，包括同步信号和采样时钟：同步信号，由逻辑控制单元控制时钟同步信号，保障所有输出时钟信号具有稳定的相位延迟，保持整个时钟树上的相位对齐。采样时钟，由逻辑控制单元通过配置倍频、分频、周跳、相位调整、偏置电压等方式灵活分配各类电平时钟，适应不同信号采集单元的采样时钟需求。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种用于高速信号处理的内外参考时钟自动切换***，其特征在于，包括：
时钟合成单元，用于选择外部输入时钟REFA/REFB，以所选时钟作为一级参考时钟，合成并输出与内部晶振单元时钟频率相匹配的合成时钟，作为时钟切换单元的二级参考时钟；
内部晶振单元，当无一级参考时钟输入时，用于保障整个模块正常运行；
时钟切换单元，用于根据实际应用环境选择合成时钟或内部晶振单元作为二级参考时钟，输出三级参考时钟；
时钟同步单元，以三级参考时钟作为参考时钟，合成信号采集单元所需的采样时钟和同步时钟；
信号采集单元，将模数转换后的数字信号发给逻辑控制单元；
逻辑控制单元，用于编程选择一级参考时钟输入通道，控制二级参考时钟的自动切换功能，合成采样时钟和同步时钟，并对高速信号进行逻辑处理。
2.如权利要求1所述的一种用于高速信号处理的内外参考时钟自动切换***，其特征在于，所述时钟合成单元识别到外部时钟输入时，所述逻辑控制单元读取通道状态寄存器值发生变化，根据优先原则选择通道时钟作为一级参考时钟；所述时钟合成单元内部锁相环锁定，合成所述时钟切换单元的参考时钟，伴随着锁定指示发生变化；通过所述时钟合成单元的一级参考时钟或内部VCO能够合成与所述内部晶振单元频率相同、电平相同的时钟。
3.如权利要求2所述的一种用于高速信号处理的内外参考时钟自动切换***，其特征在于，所述时钟合成单元为可接受多通道单端或差分参考时钟输入的时钟芯片，其通道状态寄存器能够指示外部参考时钟输入状态，锁定指示能够确认所述时钟合成单元的时钟输出状态，只有在确认合成时钟正常输出时，所述时钟切换单元才能切换二级参考时钟通道，整个过程由所述逻辑控制单元结合所述通道状态寄存器和锁定指示的具体情况作出反应。
4.如权利要求1所述的一种用于高速信号处理的内外参考时钟自动切换***，其特征在于，所述内部晶振单元为板级有源晶体振荡器或无源晶体谐振器、且具有使能控制管脚；所述时钟切换单元具备至少两个选择可控的参考时钟输入通道。
5.如权利要求1所述的一种用于高速信号处理的内外参考时钟自动切换***，其特征在于，所述时钟切换单元和所述时钟同步单元中至少有一个工作单元具备内部或外部VCO及锁定指示。
6.如权利要求5所述的一种用于高速信号处理的内外参考时钟自动切换***，其特征在于，所述内部或外部VCO，用于产生后级所述信号采集单元所需采样时钟，当所述时钟切换单元具备VCO功能时，所述时钟同步单元的时钟信号只需具备分频、倍频、同步功能即可；当所述时钟切换单元不具备VCO功能时，所述时钟同步单元的时钟信号必须具备VCO、分频、倍频、同步功能；所述锁定指示，用于所述逻辑控制单元监控所述时钟同步单元和所述时钟切换单元的锁定状态，便于及时反馈所述时钟同步单元和所述时钟切换单元的工作信息。
7.如权利要求1所述的一种用于高速信号处理的内外参考时钟自动切换***，其特征在于，所述时钟同步单元在所述时钟切换单元开始切换通道至成功切换后，至少两个二级参考时钟周期的过程中，保持后级关闭输出。
8.如权利要求1所述的一种用于高速信号处理的内外参考时钟自动切换***，其特征在于，所述信号采集单元不少于一片，具备多片同步功能。
9.如权利要求1所述的一种用于高速信号处理的内外参考时钟自动切换***，其特征在于，所述时钟切换单元与所述时钟同步单元能够等同于同步切换单元，所述同步切换单元需包括以下功能：内部VCO、内部锁相环、多通道时钟同步输出、以及至少两个选择可控的参考时钟通道。
10.如权利要求1所述的一种用于高速信号处理的内外参考时钟自动切换***，其特征在于，所述逻辑控制单元识别到所述时钟合成单元的锁定指示发生变化，控制所述时钟切换单元选择合成时钟作为二级参考时钟，同时不使能所述内部晶振单元，减少时钟间相互环绕。
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