CN117691993A - 一种频率和幅度同步自适应的压控振荡器电路及调节方法 - Google Patents

一种频率和幅度同步自适应的压控振荡器电路及调节方法 Download PDF

Info

Publication number
CN117691993A
CN117691993A CN202311776358.9A CN202311776358A CN117691993A CN 117691993 A CN117691993 A CN 117691993A CN 202311776358 A CN202311776358 A CN 202311776358A CN 117691993 A CN117691993 A CN 117691993A
Authority
CN
China
Prior art keywords
frequency
voltage
controlled oscillator
output
input end
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311776358.9A
Other languages
English (en)
Inventor
王玺
张航
张红升
徐璐
刘程卓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chongqing University of Post and Telecommunications
Original Assignee
Chongqing University of Post and Telecommunications
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chongqing University of Post and Telecommunications filed Critical Chongqing University of Post and Telecommunications
Priority to CN202311776358.9A priority Critical patent/CN117691993A/zh
Publication of CN117691993A publication Critical patent/CN117691993A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明涉及一种频率和幅度同步自适应的压控振荡器电路及调节方法，属于射频集成电路设计领域。该电路包括鉴频鉴相器、电荷泵、压控振荡器、环路滤波器、分频器、计数单元、比较单元和数字状态机。鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器依次连接，分频器输出端与鉴频鉴相器输入端连接，环路滤波器输出端与压控振荡器输入端之间设有开关T2；比较单元输入端通过开关T1与环路滤波器输出端连接，比较单元输出端与数字状态机输入端连接；计数单元输入端分别接入参考频率和分频器输出的反馈频率，计数单元输出端通过开关T3与数字状态机输入端连接；数字状态机输出端与压控振荡器输入端连接，同时控制压控振荡器电容阵列和电流阵列。

Description

一种频率和幅度同步自适应的压控振荡器电路及调节方法
技术领域
本发明属于射频集成电路设计领域，涉及一种频率和幅度同步自适应的压控振荡器电路及调节方法。
背景技术
锁相环(Phase-Locked Loop，PLL)是一种频率合成器，其主要是一种可以产生目标频率的负反馈控制***。锁相环的作用有很多，主要可以应用在频率倍频、分频的频率合成与交换中；可以产生一些高频输出的信号，作为频率合成器。近年来，其甚至在生物物理学、流体力学、气象学、原子物理学、海洋学等方面都有广泛的应用。锁相环作为现在的Soc芯片内部非常重要的一个模块，也是朝着更高的精度与性能的方向发展。
随着集成电路的发展以及芯片内部对时钟频率更高精度以及更高性能的需求，锁相环的应用逐渐增多，而锁相环具有高频率锁相合成和良好的噪声特性，因此成为了市场上的高频合成的主流技术手段。压控振荡器(VCO)是锁相环的核心器件，他决定着锁相环的输出频率范围，通过改变VCO自身参数来调整锁相环的输出频率，在不同的子频带的情况下，因为自身系数的改变，其幅度随着频率会改变。其次，在工作过程中随着环境的变化，VCO的输出可能会有一定的改变，比如温度的变化，器件的老化以及一系列非理想因素。当变化较小的时候，锁相环可以依旧工作在当前子频带，但是在环境变化较大的情况下，锁相环可能需要更换子频带，特别是现如今要求低相噪的情况下，随着Kvco的值越来越低，导致子频带数量越来越多，在外界环境变化的情况下更容易导致跳带，所以如何合理地调节压控振荡器的输出频率也是一个问题。
发明内容
有鉴于此，本发明的目的在于提供一种频率和幅度同步自适应的压控振荡器电路及调节方法，幅度可以自适应的随着频率变化，实现频率和幅度保持同步自适应变化；并且此电路在开环粗调状态和闭环细调状态两个状态下，采用同一组数字状态机合理地调节压控振荡器的输出频率。
为达到上述目的，本发明提供如下技术方案：
方案一、一种频率和幅度同步自适应的压控振荡器电路，该电路包括鉴频鉴相器、电荷泵、压控振荡器、环路滤波器、分频器、计数单元、比较单元和数字状态机。其中鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器依次连接，分频器的输出端还与鉴频鉴相器的输入端连接，且在环路滤波器的输出端与压控振荡器的输入端之间设有开关T2；比较单元的输入端通过一单刀双掷开关T1与环路滤波器的输出端连接，比较单元的输出端与数字状态机的输入端连接；计数单元的输入端分别接入参考频率和分频器输出的反馈频率，计数单元的输出端通过开关T3与数字状态机的输入端连接；数字状态机的输出端与压控振荡器的输入端连接。
其中，压控振荡器包括VCO核心电路、电容阵列单元和电流阵列单元。数字状态机的输出端分别与电容阵列单元和电流阵列单元连接，电容阵列单元和电流阵列单元分别与VCO核心电路连接。
通过选择电容阵列单元控制压控振荡器的子频带，通过选择电流阵列单元控制压控振荡器的尾电流大小来改变压控振荡器的输出幅度，电容阵列单元和电流阵列单元采用同一组数字状态机输出的控制信号进行同时控制，从而实现频率和幅度的同步自适应。
可选地，比较单元包括可调电阻R1和R2、电阻R3以及比较器COMP1和COMP2；其中可调电阻R1、电阻R3和可调电阻R2依次连接，可调电阻R1接入电源VDD，可调电阻R2接地；比较器COMP1的正相输入端连接在可调电阻R2和电阻R3之间；比较器COMP2的反相输入端连接在可调电阻R1和电阻R3之间；COMP1的反相输入端和COMP2的正向输入端均接入环路滤波器输出的电压信号Vctrl。通过调节可调电阻R1、R2的阻值可以改变两比较器的参考电压值，具体地，R1可改变比较器COMP2反相输入端的电压值VH，R2可改变比较器COMP1正向输入端的电压值VL。
可选地，计数单元包括两个计数器，其第一计数器输入端接入参考频率Fref，第二计数器输入端接入分频器的反馈频率Ffb，第一计数器和第二计数器的输出端均通过开关T3与数字状态机连接。两个计数器均有CRL清零位，当其中一个计数器计满后自动回到计数初值，并输出一个信号使另一计数器清零回到计数初值。
可选地，单刀双掷开关T1的固定端与压控振荡器的输入端连接，其活动端分别与电源VDD和比较单元的输入端连接。
方案二、一种频率与幅度同步自适应调节方法，该方法先通过开环粗调使压控振荡器中VCO核心电路输出的频率进入目标频率子频带范围中，再通过闭环细调选择目标频率子频带范围中最合适的子频带；开环粗调和闭环细调阶段均使用同一数字状态机，该数字状态机的状态变化能够作用于两个调整阶段。
在开环粗调阶段，通过计数单元比较分频器的反馈频率Ffb与参考频率Fref，若Fref>Ffb，则输出信号使数字状态机状态-1，从而使压控振荡器中电容阵列单元和电流阵列单元减少接入VCO核心电路的电容和电流源；若Fref<Ffb，则进入闭环细调阶段；
在闭环细调阶段，通过比较单元比较环路滤波器输出的电压信号Vctrl与预设电压值VH和VL间的大小，若Vctrl>VH则输出信号使数字状态机状态-1，从而使Ffb增加；若Vctrl<VL，则输出信号使数字状态机状态+1，从而使Ffb减小；若VL<Vctrl<VH，则结束调整过程。
其中，在开环粗调阶段开始时，单刀双掷开关T1接入电源VDD，开关T2打开，开关T3闭合，数字状态机初始数位全部为1；进入闭环细调阶段时，通过单刀双掷开关T1使环路滤波器输出电压信号Vctrl至比较单元，开关T2闭合，开关T3打开。
数字状态机初始数位全部为1，可表示为11…11，根据输入进行+1和-1，当检测到输入信号-1后，由11…11变为11…10；当检测到输入信号+1后，由11…11变为00…00，以此类推。电容阵列和电流阵列采用同一组来自于数字状态机的控制信号K<N:0>进行控制，电容阵列和电流阵列两者的开关与数字状态机的信号对应，对应的开关同时打开与关闭。例如，数字状态机的11…11对应电容阵列和电流阵列的开关全部闭合，电容阵列和电流阵列中的全部电容、电流源均接入VCO核心电路中；数字状态机的00…00对应电容阵列和电流阵列的开关全部打开；数字状态机的10…01对应电容阵列和电流阵列的K1和Kn闭合，其他的全部打开。
本发明的有益效果在于：本发明所提出的频率和幅度同步自适应的压控振荡器电路，通过开环粗调阶段进行合适的子频带粗选择；闭环细调阶段进行更细致的调整，并且一直检测输出频率是否在合适的子频带，且两个状态共用一个数字状态机。闭环细调可以根据非理想因素的变化来自动调整子频带，也就具有频率自适应性；同时输出幅度随着子频带的改变来同步自适应的改变，这样可以在保证输出幅度合适的情况下减小压控振荡器的功耗。
本发明的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书来实现和获得。
附图说明
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作优选的详细描述，其中：
图1为本发明实施例提出的频率和幅度同步自适应的压控振荡器电路；
图2为子频带示意图；
图3为数字状态机流程图；
图4为VCO核心电路结构图；
图5为电容阵列结构简化图；
图6为电容阵列结构示意图；
图7为电流阵列结构示意图；
图8为计数单元结构示意图；
图9为比较单元结构示意图；
图10为电路运行流程示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本发明的限制；为了更好地说明本发明的实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。
本发明实施例的附图中相同或相似的标号对应相同或相似的部件；在本发明的描述中，需要理解的是，若有术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本发明的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
如图1所示，本发明一实施例提供的一种频率和幅度同步自适应的压控振荡器电路，该电路包括鉴频鉴相器(PFD)、电荷泵(CP)、压控振荡器(VCO)、环路滤波器(LPF)、分频器、计数单元、比较单元和数字状态机。其中压控振荡器由电容阵列单元和电流阵列单元以及VCO核心电路构成，通过选择电容阵列单元控制压控振荡器的子频带，通过选择电流阵列单元来控制压控振荡器的尾电流大小。整个电路工作在开环粗调和闭环细调两个阶段，在开环阶段压控振荡器、分频器、计数单元和数字状态机为主电路，让目标频率进入子频带范围内；在闭环阶段鉴频鉴相器、电荷泵、压控振荡器、环路滤波器、分频器、比较单元和数字状态机为主电路，锁相环进入工作阶段进行细调。
其中，比较单元如图9所示，其包括可调电阻R1和R2、电阻R3以及比较器1和比较器2；其中可调电阻R1、电阻R3和可调电阻R2依次连接，可调电阻R1接入电源VDD，可调电阻R2接地；比较器1的正相输入端连接在可调电阻R2和电阻R3之间；比较器2的反相输入端连接在可调电阻R1和电阻R3之间；比较器1的反相输入端和比较器2的正向输入端均接入环路滤波器输出的电压信号Vctrl。通过调节可调电阻R1、R2的阻值可以改变两比较器的参考电压值，具体地，R1可改变比较器2反相输入端的电压值VH，R2可改变比较器1正向输入端的电压值VL。
计数单元如图8所示，其包括两个计数器，其计数器1输入端接入参考频率Fref，计数器2输入端接入分频器的反馈频率Ffb，计数器1和计数器2的输出端均通过开关T3与数字状态机连接。两个计数器均有CRL清零位，当其中一个计数器计满后自动回到计数初值，并输出一个信号使另一计数器清零回到计数初值。
压控振荡器包括VCO核心电路(如图4所示)、电容阵列单元(如图5和图6所示)和电流阵列单元(如图7所示)。其中电容阵列单元和电流阵列单元分别与VCO核心电路连接，通过选择电容阵列单元控制压控振荡器的子频带，通过选择电流阵列单元控制压控振荡器的尾电流大小。
闭环细调需要锁相环每次都稳定后再在变化，这个过程花费时间较多，频率控制时间较长。Tafc为自适应的频率控制时间，Tlock为每次调整子频带之后PLL环路的锁定时间，N为子频带调整的次数。数字状态机每产生一个新的输出都要改变子频带，PLL都要经历一次锁定的过程，则花费的总时间为：
Tafc＝Tlock·N
考虑到数字状态机不仅在开环粗调阶段要使用，在闭环细调阶段也要使用，而二分法的数字状态机在一些位置无法直接跳带到相邻子频带，不符合闭环细调电路运行的变化，因此本发明不采用二分法来加快开环粗调的阶段。
压控振荡器的输出幅值与偏置尾电流和等效并联电阻成正比可以表示为：
VOUT＝ISS·RP
其中，ISS表示压控振荡器的尾电流，其值的大小由电流阵列镜像而成。RP为VCO等效的并联电阻大小，且RP∝QwL，其中Q为谐振电路的品质因数，w为输出角频率，L为电感的大小。电感L一般在电路制造后无法改变，w是对应的输出角振动频率，Q由电感和电容一起决定且随着w的增加而增加，所以RP随着振荡频率的增加而增加，在VCO输出频率增加的过程中，输出的振幅也在不断增加，导致在固定的ISS下，输出电压VOUT不断地减小甚至导致电路无法起振。但是可以选择调节尾电流，在输出频率不断减小的情况下来补偿输出幅值的大小。
本实施例提出的压控振荡器电路具有两个工作状态，开环粗调阶段和闭环细调阶段。
其中开环粗调就是让VCO输出的频率进入目标频率子频带范围之中，为后面进行细调做出铺垫，同时节约细调的时间。调节压控振荡器的输出频率可以通过改变电感大小、电容大小或改变电容阵列的接入数量，然而通常在制造的过程中电感做好后就无法改变，因此只能通过改变电容阵列的接入量来进行粗调。当反馈频率大于参考频率时算粗调完成，此时计数器2比计数器1先计数完毕。为了确保目标频率在对应子频带中，计数器2和计数器1同时计数，计数器2反映的是反馈频率的大小，计数器1反映的是参考频率的大小，当反馈频率大于参考频率的时候可以认为目标频率位于此时所在的子频带之中，一般目标频率在多个子频带中都有对应点，所以要进入细调阶段选择最合适的子频带。选出合适的子频带之后，由于电容阵列的加入，导致了压控振荡器整体的Q值有所变化，电容阵列打开的越多，Q值下降越严重，这会导致压控振荡器不起振或者振幅太小，可以通过改变电感的Q值，增加交叉耦合管的gm值，增加尾电流的大小。但是在制造过程中交叉耦合管和电感一般固定无法改变，只能调节尾电流的大小来改变VCO输出的幅度。
粗调结束后进入细调阶段，细调阶段要在一系列包括目标频率的子频带中选择一个最合适的频带，可以通过Vctrl的大小来判断所选子频带是否为最合适的子频带，在最合适的子频带中，Vctrl在这个子频带的中间部分，在中间时，即使频率有变化，也不会跳到上下两个频带中导致输出有较大的变化。如果Vctrl在边界位置，会导致锁相环在一些非理想因素下出现波动，导致选择的频带不再包括目标频率，从而导致失锁。
具体调节过程如图10所示，包括：
首先确保目标频率在所设计VCO的最大和最小输出频率之间的某一个点。
开环粗调阶段：
首先，图1中的T1开关打到0端连接VDD，T3处于闭合状态，T2处于打开状态。数字状态机处于11…11状态，数字状态机11…11控制电容阵列全部接入VCO电路，电流阵列全部打开，此时电路Q为最小情况，VCO尾电流处于最大状态，VCO的输出频率处于子频带11…11对应的最大值，输出幅值VOUT＝ISS·RP，ISS处于最大值，RP处于最小值，输出幅度趋于不变。
如果计数单元中Fref>Ffb，说明此时压控振荡器的输出频率小于目标频率，目标频率不在这个子频带之内，Fref表示参考频率，Ffb表示来自分频器的反馈频率。同样的时间内，计数器1比计数器2先计满，输出一个电位信号让计数器2清零回到初始状态，同时这个电位信号输入数字状态机-1端，此时数字状态机从11…11变至11…10，输出控制电容阵列的最低位不接入压控振荡器，控制电流阵列最小的一个支路断开，并且计数器1计满后自动回到初始状态。其中数字状态机数位变化如图3所示。
如果计数单元中Fref<Ffb，说明此时压控振荡器的输出频率大于目标频率，目标频率在这个子频带之内。同样的时间内，计数器2比计数器1先计满，输出一个电位信号让计数器1清零回到初始状态，计数器2计满后自动回到初始状态，此时T1开关打到1端让比较单元进行对环路滤波器的采集，T2闭合，T3打开，这时锁相环进入闭环细调阶段。
如果Fref＝Ffb，说明此时的输出频率等于目标频率，目标频率在这个子频带边缘。同样的时间内，计数器2和计数器1理论上应一起计满，但是由于相位差问题，仍存在先后计满的问题，此时电路又回到上述两种情况，因此不会产生什么影响。此时，Vctrl在这个子频带的边缘，在Fref>Ffb的情况下，换到下一个子频带也有对应的位置；在Fref<Ffb的情况下，锁相环进入闭环细调阶段，在细调阶段也有相邻子频带的变化。
闭环细调阶段：
T1开关打到1端，通过比较单元进行对环路滤波器的采集，T2闭合，T3打开，子频带暂时固定在某一个频段。锁相环闭环工作，鉴频鉴相器在参考频率和目标频率的影响下控制电荷泵开关，电荷泵输出的电流经过环路滤波器产生Vctrl，将Vctrl与比较单元的VH和VL进行比较，VH和VL可以通过可调节电压参考进行调整，且保持VH>VL。
如果Vctrl>VH，说明此时Vctrl比较靠近这个子频带的上边缘部分。如图2的A点所示。此时比较器1输出为低电平，比较器2输出高电平，比较器2的输出电平控制数字状态机-1，通过改变电容阵列的接入情况来改变子频带，同时改变电流阵列的大小来保持输出幅度趋于不变，此时Vctrl在A2点，VCO输出频率大于目标频率，电荷泵开始放电直到Vctrl达到A3锁定状态。
如果Vctrl<VL，说明此时Vctrl比较靠近这个子频带的下边缘部分。如图2的B点所示。此时比较器1输出为高电平，比较器2输出低电平，比较器1的输出电平控制数字状态机+1，通过改变了电容阵列的接入情况来改变了子频带，同时改变电流阵列的大小来保持输出幅度趋于不变，此时Vctrl在B2点，VCO输出频率小于目标频率，电荷泵开始充电直到Vctrl达到B2锁定状态。
如果VL<Vctrl<VH，说明此时Vctrl此时在这个子频带的中间部分，如图2的C点所示。此时比较器1输出为低电平，比较器2输出低电平，数字状态机保持不变，Vctrl处于一个合适的状态，说明这个子频带是最合适子频带，不需要更改子频带，电容阵列和电流阵列保持不变，锁相环已经锁定。
在锁定工作过程中，即使遇到非理想因素的剧烈变化导致在目前的子频带上没有对应输出频率，因为此电路的自适应性，电路在经过一段时间的自身调整后也会重新锁定到目标频率的位置且保持输出幅值稳定。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (6)

1.一种频率和幅度同步自适应的压控振荡器电路，其特征在于：该电路包括鉴频鉴相器、电荷泵、压控振荡器、环路滤波器、分频器、计数单元、比较单元和数字状态机；所述鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器依次连接，其中分频器的输出端还与鉴频鉴相器的输入端连接，且在环路滤波器的输出端与压控振荡器的输入端之间设有开关T2；所述比较单元的输入端通过一单刀双掷开关T1与环路滤波器的输出端连接，比较单元的输出端与所述数字状态机的输入端连接；所述计数单元的输入端分别接入参考频率和所述分频器输出的反馈频率，计数单元的输出端通过开关T3与数字状态机的输入端连接；
所述压控振荡器包括VCO核心电路、电容阵列单元和电流阵列单元；所述数字状态机的输出端分别与所述电容阵列单元和电流阵列单元连接，所述电容阵列单元和电流阵列单元分别与VCO核心电路连接；通过选择电容阵列单元控制压控振荡器的子频带，通过选择电流阵列单元控制压控振荡器的尾电流大小来改变压控振荡器的输出幅度；所述电容阵列单元和电流阵列单元采用同一组数字状态机输出的控制信号进行同时控制，从而实现频率和幅度的同步自适应。
2.根据权利要求1所述的压控振荡器电路，其特征在于：所述比较单元包括可调电阻R1和R2、电阻R3以及比较器COMP1和COMP2；其中可调电阻R1、电阻R3和可调电阻R2依次连接，可调电阻R1接入电源VDD，可调电阻R2接地；比较器COMP1的正相输入端连接在可调电阻R2和电阻R3之间；比较器COMP2的反相输入端连接在可调电阻R1和电阻R3之间；COMP1的反相输入端和COMP2的正向输入端均接入所述环路滤波器输出的电压信号Vctrl。
3.根据权利要求1所述的压控振荡器电路，其特征在于：所述计数单元包括两个计数器，其第一计数器输入端接入参考频率Fref，第二计数器输入端接入所述分频器的反馈频率Ffb，第一计数器和第二计数器的输出端均通过开关T3与所述数字状态机连接。
4.根据权利要求1所述的压控振荡器电路，其特征在于：所述单刀双掷开关T1的固定端与压控振荡器的输入端连接，其活动端分别与电源VDD和比较单元的输入端连接。
5.基于权利要求1～4中任一项所述压控振荡器电路的频率与幅度同步自适应调节方法，其特征在于：该方法先通过开环粗调使压控振荡器中VCO核心电路输出的频率进入目标频率子频带范围中，再通过闭环细调选择目标频率子频带范围中最合适的子频带；开环粗调和闭环细调阶段均使用同一数字状态机，该数字状态机的状态变化能够作用于两个调整阶段；
在开环粗调阶段，通过计数单元比较分频器的反馈频率Ffb与参考频率Fref，若Fref>Ffb，则输出信号使数字状态机状态-1，从而使压控振荡器中电容阵列单元和电流阵列单元减少接入VCO核心电路的电容和电流源；若Fref<Ffb，则进入闭环细调阶段；
在闭环细调阶段，通过比较单元比较环路滤波器输出的电压信号Vctrl与参考电压VH和VL间的大小，若Vctrl>VH则输出信号使数字状态机状态-1，从而使Ffb增加；若Vctrl<VL，则输出信号使数字状态机状态+1，从而使Ffb减小；若VL<Vctrl<VH，则结束调整过程。
6.根据权利要求5所述的调节方法，其特征在于：在所述开环粗调阶段开始时，单刀双掷开关T1接入电源VDD，开关T2打开，开关T3闭合，数字状态机初始数位全部为1，压控振荡器中电容阵列单元和电流阵列单元均接入VCO电路；进入所述闭环细调阶段时，通过单刀双掷开关T1使环路滤波器输出电压信号Vctrl至比较单元，开关T2闭合，开关T3打开。
CN202311776358.9A 2023-12-21 2023-12-21 一种频率和幅度同步自适应的压控振荡器电路及调节方法 Pending CN117691993A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311776358.9A CN117691993A (zh) 2023-12-21 2023-12-21 一种频率和幅度同步自适应的压控振荡器电路及调节方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311776358.9A CN117691993A (zh) 2023-12-21 2023-12-21 一种频率和幅度同步自适应的压控振荡器电路及调节方法

Publications (1)

Publication Number Publication Date
CN117691993A true CN117691993A (zh) 2024-03-12

Family

ID=90130001

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311776358.9A Pending CN117691993A (zh) 2023-12-21 2023-12-21 一种频率和幅度同步自适应的压控振荡器电路及调节方法

Country Status (1)

Country Link
CN (1) CN117691993A (zh)

Similar Documents

Publication Publication Date Title
US9042854B2 (en) Apparatus and methods for tuning a voltage controlled oscillator
US7295078B2 (en) High-speed, accurate trimming for electronically trimmed VCO
US6597249B2 (en) Fast coarse tuning control for PLL frequency synthesizer
JP5112699B2 (ja) 電圧制御デジタルアナログ発振器およびこれを用いた周波数シンセサイザ
US7274229B1 (en) Coarse tuning for fractional-N synthesizers
US6806781B2 (en) Tuning circuit having electronically trimmed VCO
US7382199B2 (en) Methods for auto-calibration and fast tuning of voltage controlled oscillators in phase-lock loops
EP1982410B1 (en) Oscillator gain equalization
US20090153252A1 (en) Multi-band voltage controlled oscillator controlling module, phase locked loop utilizing which and related method thereof
TWI452839B (zh) 具擴展追蹤範圍之快速鎖定全數位鎖相迴路
JP3842227B2 (ja) Ｐｌｌ周波数シンセサイザ及びその発振周波数選択方法
EP1564890A1 (en) Analogue self-calibration method and apparatus for low noise, fast and wide-locking range phase locked loop
US7436264B2 (en) Charge supply apparatus and method in frequency synthesizer
JP2007142791A (ja) 周波数シンセサイザ
CN117691993A (zh) 一种频率和幅度同步自适应的压控振荡器电路及调节方法
US20110260760A1 (en) Voltage control oscillator and control method thereof
KR101419834B1 (ko) 전압 제어 발진기를 이용하는 주파수 합성 장치
Staszewski et al. All-digital PLL with ultra fast acquisition
JP2004080624A (ja) 周波数シンセサイザ
KR100423060B1 (ko) 위상 동기 루프를 이용한 동조 필터 회로
CN117728832A (zh) 一种用于锁相环的幅度和频率校准电路及其工作方法
JP2010050738A (ja) Ｐｌｌ周波数シンセサイザ
KR20100016700A (ko) 광대역 발진주파수 튜닝 장치 및 그 방법
JPS61253904A (ja) 発振回路
JP2010233060A (ja) Ｐｌｌ回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination