CN117650149A - 半导体器件及显示装置 - Google Patents

Abstract

本申请提供一种半导体器件及显示装置，该半导体器件包括基底、以及层叠设置于基底上的第一薄膜晶体管和第二薄膜晶体管，第一薄膜晶体管包括第一有源层，第一有源层包括第一沟道部以及设置在第一沟道部两侧的第一源漏极接触部；第二薄膜晶体管包括第二有源层，第二有源层包括第二沟道部以及设置在第二沟道部两侧的第二源漏极接触部；通过设置第一沟道相对于基底所在的平面倾斜设置，第二沟道相对于基底所在的平面倾斜设置，从而减小了有源层的布局面积，使半导体器件所占用面积减小。

Description

半导体器件及显示装置

技术领域

本申请涉及显示技术领域，尤其涉及一种半导体器件及显示装置。

背景技术

随着信息社会的发展，对诸如显示装置之类的各种电子装置的需求以各种形式增加；在作为电子装置的核心的面板中，可以设置有大量用于各种功能的薄膜晶体管来驱动面板；目前，开发高迁移率、小尺寸的薄膜晶体管，以提高显示面板的工作性能，是显示技术领域的研究热点。

在现有显示技术中，驱动背板作为关键技术，为了实现高迁移率，通常采用铟镓锌氧化物、铟镓锌锡氧化物等高迁移率材料制作双栅或双有源层薄膜晶体管，但双栅结构对氧化物薄膜晶体管的迁移率提升通常只有单栅的1.4倍，且现有双有源层结构中各有源层的厚度较难控制，器件均一性较差，无法满足产品高迁移率的需求；同时，传统的薄膜晶体管通常为平面型，在基底上通过现有曝光设备制作“I”型有源层时，其掩模图案的最小尺寸一般大于2μm，在现有技术中，很难减小薄膜晶体管在整个显示装置中所占区域的面积。

发明内容

本申请实施例提供一种半导体器件及显示装置，用以缓解相关技术中的不足。

为实现上述功能，本申请实施例提供的技术方案如下：

本申请实施例提供一种半导体器件，包括基底、以及层叠设置于所述基底上的第一薄膜晶体管和第二薄膜晶体管；

所述第一薄膜晶体管包括第一有源层，所述第一有源层包括第一沟道部以及设置在所述第一沟道部两侧的第一源漏极接触部；

所述第二薄膜晶体管包括第二有源层，所述第二有源层包括第二沟道部以及设置在所述第二沟道部两侧的第二源漏极接触部；

其中，所述第一沟道部相对于所述基底所在的平面倾斜设置，所述第二沟道部相对于所述基底所在的平面倾斜设置。

在本申请实施例所提供的半导体器件中，所述第一沟道部相对于所述基底所在的平面倾斜的角度为90度至115度；所述第二沟道部相对于所述基底所在的平面倾斜的角度为90度至115度。

在本申请实施例所提供的半导体器件中，所述第一沟道部与所述第二沟道部平行设置。

在本申请实施例所提供的半导体器件中，所述半导体器件还包括：

栅极，设置于所述第一有源层和所述第二有源层之间；

第一栅极绝缘层，设置于所述第一有源层和所述栅极之间；

第二栅极绝缘层，设置于所述栅极和所述第二有源层之间；

所述第一薄膜晶体管和所述第二薄膜晶体管共用一个所述栅极。

在本申请实施例所提供的半导体器件中，所述半导体器件还包括间隔设置的源极层和漏极层，所述源极层和所述漏极层设置在所述基底靠近所述第一有源层的一侧；

所述第一沟道部两侧的所述第一源漏极接触部包括第一源极接触部和第一漏极接触部，所述第一源极接触部和所述源极层电连接，所述第一漏极接触部和所述漏极层电连接；

所述第二沟道部两侧的所述第二源漏极接触部包括第二源极接触部和第二漏极接触部，所述第二源极接触部和所述源极层电连接，所述第二漏极接触部和所述漏极层电连接。

在本申请实施例所提供的半导体器件中，所述半导体器件还包括：

层间绝缘层，设置于所述第一有源层和所述基底之间；

其中，所述层间绝缘层形成有凸台，所述第一有源层覆盖所述凸台，且至少部分所述第一沟道部位于所述凸台的侧壁上；所述第二栅极绝缘层开设有凹槽，至少部分所述第二沟道部位于所述凹槽的内侧壁上，所述凹槽与所述凸台错位设置。

在本申请实施例所提供的半导体器件中，所述凸台的侧壁与所述凸台的下表面之间的夹角大于或等于65度，且小于或等于90度；所述凹槽的内侧壁与所述凹槽的底面之间的夹角大于或等于90度，且小于115度。

在本申请实施例所提供的半导体器件中，所述半导体器件还包括：

缓冲层，覆盖所述源极层和所述漏极层

所述第一源漏极接触部通过设置于缓冲层上的开孔与所述源极层和所述漏极层分别连接；

所述第二漏极接触部通过贯穿所述第一栅极绝缘层和所述第二栅极绝缘层上的第一过孔与所述第一漏极接触部连接；所述第二源极接触部通过贯穿所述第一栅极绝缘层、所述第二栅极绝缘层和所述缓冲层上的第二过孔与所述源极层连接。

在本申请实施例所提供的半导体器件中，所述第一栅极绝缘层包括一开槽，至少部分所述栅极位于所述开槽的内侧壁上，且所述栅极在所述基底上的正投影、所述第一沟道部在所述基底上的正投影以及所述第二沟道部在所述基底上的正投影均交叠。

本申请实施例提供一种显示装置，所述显示装置包括上述任一所述的半导体器件。

本申请实施例的有益效果：本申请实施例提供了一种半导体器件及显示装置，通过设置所述第一沟道相对于所述基底所在的平面倾斜设置，所述第二沟道相对于所述基底所在的平面倾斜设置，从而形成一种具有垂直沟道型薄膜晶体管的半导体器件，有效减小了有源层的布局面积。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例所提供的半导体器件的结构示意图；

图2为本申请实施例所提供的半导体器件的制作方法的流程图；

图3A至图3H为图2中半导体器件制作的结构工艺流程图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。

本申请实施例提供了一种半导体器件及显示装置。以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。

请参阅图1，为本申请实施例所提供的半导体器件的结构示意图。

本实施例提供一种半导体器件10，所述半导体器件10包括基底11、以及层叠设置于所述基底11上的第一薄膜晶体管100和第二薄膜晶体管200；所述第一薄膜晶体管100包括第一有源层15，所述第一有源层15包括第一沟道部15A以及设置在所述第一沟道部15A两侧的第一源漏极接触部15B；所述第二薄膜晶体管200包括第二有源层19，所述第二有源层19包括第二沟道部19A以及设置在所述第二沟道部19A两侧的第二源漏极接触部19B；其中，所述第一沟道部15A相对于所述基底11所在的平面倾斜设置，所述第二沟道部19A相对于所述基底11所在的平面倾斜设置；从而形成一种具有垂直沟道型薄膜晶体管的半导体器件，有效减小了所述有源层的布局面积。

具体地，在一实施例中，所述第一沟道部15A相对于所述基底11所在的平面倾斜的角度α1为90度至115度；所述第二沟道部19A相对于所述基底11所在的平面倾斜的角度β1为90度至115度，且所述第一沟道部15A与所述第二沟道部19A平行设置；从而使所述半导体器件所占用面积减小，提高了所述半导体器件的集成度。

在一实施例中，所述半导体器件10还包括第一栅极绝缘层16、栅极17以及第二栅极绝缘层18；所述栅极17设置于所述第一有源层15和所述第二有源层19之间，所述第一栅极绝缘层16设置于所述第一有源层15和所述栅极17之间，所述第二栅极绝缘层18设置于所述栅极17和所述第二有源层19之间；所述第一薄膜晶体管100和所述第二薄膜晶体管200共用一个所述栅极17；其中，所述栅极17在所述基底11上的正投影、所述第一沟道部15A在所述基底11上的正投影以及所述第二沟道部19A在所述基底11上的正投影均交叠。

具体地，所述半导体器件10还包括源漏极层12，所述源漏极层12设置于所述基底11和所述第一有源层15之间，所述源漏极层12包括间隔设置的源极层12A和漏极层12B；所述第一沟道部15A两侧的所述第一源漏极接触部15B包括第一源极接触部15B1和第一漏极接触部15B2，所述第一源极接触部15B1和所述源极层12A电连接，所述第一漏极接触部15B2和所述漏极层12B电连接；所述第二沟道部19A两侧的所述第二源漏极接触部19B包括第二源极接触部19B1和第二漏极接触部19B2，所述第二源极接触部19B1和所述源极层12A电连接，所述第二漏极接触部19B2和所述漏极层12B电连接，从而使所述第一源漏极接触部15B和所述第二源漏极接触部19B并联设置，所述第一有源层15和所述第二有源层19共同导通，进而增加了所述半导体器件10的开态电流和载流子的迁移率，提高显示装置的显示品质。

在一实施例中，所述半导体器件10还包括层间绝缘层14，所述层间绝缘层14设置于所述第一有源层15和所述基底11之间，所述层间绝缘层14形成有凸台14A，所述第一有源层15覆盖所述凸台14A，且至少部分所述第一沟道部15A位于所述凸台14A的侧壁14A1上；所述第二栅极绝缘层18开设有凹槽18A，至少部分所述第二沟道部19A位于所述凹槽18A的内侧壁上，所述凹槽18A与所述凸台14A错位设置。

可以理解的是，本实施例通过设置所述层间绝缘层形成有凸台，所述第一有源层覆盖所述凸台，且至少部分所述第一沟道部位于所述凸台的侧壁上；所述第二栅极绝缘层开设有凹槽，至少部分所述第二沟道部位于所述凹槽的内侧壁上，所述凹槽与所述凸台错位设置，从而形成一种具有垂直沟道型薄膜晶体管的半导体器件，有效减小了有源层的布局面积，进而使所述半导体器件所占用面积减小，提高了所述半导体器件的集成度；同时，通过设置所述第一有源层和所述第二有源层并联连接，第一有源层和第二有源层的共同导通，增加了器件的开态电流和载流子的迁移率。

在一实施例中，所述第一漏极接触部15B2由所述凸台14A的顶面14A2向所述漏极层12B的上表面延伸，所述第一漏极接触部15B2和所述漏极层12B电连接；所述第一沟道部15A由所述凸台14A的顶面14A2向所述源极层12A的上表面延伸，所述第一源极接触部15B1位于所述第一沟道部15A和所述源极层12A之间，所述第一源极接触部15B1和所述源极层12A电连接；从而形成一种具有垂直沟道型顶栅薄膜晶体管的半导体器件10，能够大幅提高开口率，提升了半导体器件10的集成度，并且减小了沟道长度，进而缩小了半导体器件10的面积。

进一步地，所述凸台14A的侧壁14A1与所述凸台14A的下表面之间的夹角α2大于或等于65度，且小于90度；优选地，所述凸台14A的内侧壁14A1与所述凸台14A的下表面之间的夹角α2为65度、75度或者85度中的一种。

可以理解的是，传统的薄膜晶体管在制作过程中，基底上通过现有曝光设备制作“I”型有源层时，其掩模图案的最小尺寸一般大于2μm，因此在现有技术中，很难实现所述薄膜晶体管的短沟道化；而在本实施例中，至少部分所述第一沟道部15A位于所述凸台14A的侧壁14A1上，即，所述第一有源层15的沟道的长度可以由所述凸台14A的侧壁14A1的长度、及所述侧壁14A1与所述凸台14A的下表面之间的夹角α2共同决定，因此，尽管有曝光设备的限制，但由于可以控制所述凸台14A的侧壁14A1的长度、及所述侧壁14A1与所述凸台14A的下表面之间的夹角α2，因此所述沟道的长度可以独立于所述曝光设备进行控制，即，实现所述第一薄膜晶体管100的短沟道化，有效减小了所述第一有源层15的布局面积，从而缩小了所述第一薄膜晶体管100的面积。

在一实施例中，所述第二栅极绝缘层18包括设置于所述凹槽18A两侧的第一平坦部18B；所述第二沟道部19A位于所述第二源极接触部19B1和所述第二漏极接触部19B2之间，所述第二漏极接触部19B2位于所述第一平坦部18B上，所述第二源极接触部19B1位于所述凹槽18A的底面上，所述第二沟道部19A由所述第二漏极接触部19B2朝靠近所述第二源极接触部19B1的方向延伸；其中，所述第二漏极接触部19B2与所述第一漏极接触部15B2连接，所述第一源极接触部19B2与所述源极层12A连接；从而形成一种具有垂直沟道型底栅薄膜晶体管的半导体器件10，能够大幅提高开口率，提升了半导体器件10的集成度，并且减小了沟道长度，进而缩小了半导体器件10的面积。

进一步地，所述凹槽18A的内侧壁与所述凹槽18A的底面之间的夹角β2大于或等于90度，且小于115度；优选地，所述凹槽18A的内侧壁与所述凹槽18A的底面之间的夹角β2为95度、105度或者115度中的一种。

具体地，所述第二漏极接触部19B2在所述第一有源层15上的正投影位于所述第一漏极接触部15B2内，所述第二漏极接触部19B2通过所述第一漏极接触部15B2与所述漏极层12B连接，所述第一源极接触部19B2在所述源极层12A上的正投影位于所述源极层12A内，从而进一步减小所述第二有源层19的尺寸。

可以理解的是，本实施例通过设置至少部分所述第二沟道部19A位于所述凹槽18A的内侧壁上，即，所述第二有源层19的沟道的长度可以由所述凹槽18A内侧壁的长度、及所述凹槽18A的内侧壁与所述凹槽18A的底面之间的夹角β2共同决定，因此，尽管有曝光设备的限制，但由于可以控制所述凹槽18A内侧壁的长度、及所述凹槽18A的内侧壁与所述凹槽18A的底面之间的夹角β2，因此所述沟道的长度可以独立于所述曝光设备进行控制，即，实现所述第二薄膜晶体管200的短沟道化，有效减小了所述第二有源层19的布局面积，从而缩小了所述第二薄膜晶体管200的面积。

并且，通过设置所述第一漏极接触部15B2由所述凸台14A的顶面14A2向所述漏极层12B的上表面延伸，所述第一漏极接触部15B2和所述漏极层12B电连接；所述第一源极接触部15B1位于所述第一沟道部15A和所述源极层12A之间，所述第一源极接触部15B1和所述源极层12A电连接；所述第二源极接触部19B1和所述源极层12A电连接，所述第二漏极接触部19B2和所述漏极层12B电连接；从而使所述第一源漏极接触部15B和所述第二源漏极接触部19B并联设置，所述第一有源层15和所述第二有源层19共同导通，进而增加了所述半导体器件10的开态电流和载流子的迁移率。

在一实施例中，所述半导体器件10还包括缓冲层13，所述缓冲层13覆盖所述源极层12A和所述漏极层12B，所述第一源漏极接触部15B通过设置于缓冲层13上的开孔与所述源极层12A和所述漏极层12B分别连接；具体地，所述缓冲层13包括第一开孔13A和第二开孔13B，所述第一开孔13A位于所述源极层12A的上方，所述第一源极接触部15B1通过所述第一开孔13A与所述源极层12A连接，所述第二开孔13B位于所述漏极层12B的上方，所述第一漏极接触部15B2通过所述第二开孔13B与所述漏极层12B连接。

进一步地，在本实施例中，所述第二漏极接触部19B2通过贯穿所述第一栅极绝缘层16和所述第二栅极绝缘层18上的第一过孔18C与所述第一漏极接触部15B2连接；所述第二源极接触部19B1通过贯穿所述第一栅极绝缘层16、所述第二栅极绝缘层18和所述缓冲层13上的第二过孔18D与所述源极层12A连接。

具体地，所述半导体器件10开设有第一通孔18C和第二通孔18D，所述第一通孔18C位于所述第一漏极接触部15B2上方，所述第一通孔18C贯穿所述第二栅极绝缘层18和第一栅极绝缘层16，所述第二漏极接触部19B2穿过所述第一通孔18C与所述第一漏极接触部15B2连接，所述第二通孔18D位于所述源极层12A上方，所述第二通孔18D贯穿所述第二栅极绝缘层18、第一栅极绝缘层16以及缓冲层13，所述第二源极接触部19B1穿过所述第二通孔18D与所述源极层12A连接。

在一实施例中，所述第二通孔18D与所述凹槽18A连通，所述第二通孔18D的中轴线与所述凹槽18A的中轴线重叠，所述第一通孔18C位于所述凸台14A的顶面14A2上，所述第二漏极接触部19B2与所述第一漏极接触部15B2在所述凸台14A的顶面14A2上相连接，从而进一步减小所述半导体器件10的尺寸。

进一步地，所述第一栅极绝缘层16包括一开槽16A，至少部分所述栅极17位于所述开槽16A的内侧壁上，且所述栅极17在所述第一有源层15上的正投影至少覆盖部分所述第一沟道部15A，所述栅极17在所述第二有源层19上的正投影至少覆盖部分所述第二沟道部19A；优选地，所述第一栅极绝缘层16包括位于所述开槽16A两侧的第二平坦部16B，所述栅极17由所述第二平坦部16B朝靠近所述开槽16A底面的方向延伸，从而确保所述栅极17的两个端部均位于平坦的表面上，在工艺上可以更好的控制所述栅极17的宽度，进而保证所述半导体器件10的整体性能。

可以理解的是，本实施例通过设置所述第二漏极接触部19B2穿过所述第一通孔18C与所述第一漏极接触部15B2连接，所述第二源极接触部15B1穿过所述第二通孔18D与所述源极层12A连接，从而实现所述第一有源层15和所述第二有源层19的并联连接，增加了器件的导通通道，进而提高了器件的电子迁移率。

需要说明的是，在本实施例中，所述半导体器件10还包括层叠设置于所述第二有源层19上的钝化层20和第一电极21，所述钝化层20覆盖所述第二栅极绝缘层18和所述第二有源层19，所述钝化层20开设一第三通孔20A，所述第三通孔20A在所述第二栅极绝缘层18上的正投影位于所述凹槽18A内，所述第三通孔20A穿过所述钝化层20，且暴露部分所述第二有源层19，所述第一电极21可以为像素电极，所述第一电极21穿过所述第三通孔20A与所述第二沟道部19A连接；具体地，所述第一电极21穿过所述第三通孔20A与所述第一源极接触部19B2连接；其中，所述第一电极21在所述第二有源层上19的正投影覆盖所述第二沟道部19A和所述第一源极接触部19B2。

可以理解的是，本实施例通过设置所述第一有源层15和所述第二有源层19的并联连接，从而有效的提高所述半导体器件10的开态电流和载流子的迁移率；同时，本申请实施例中，所述第一薄膜晶体管100和所述第二薄膜晶体管200均为垂直沟道型薄膜晶体管，所述第一有源层15和所述第二有源层19均垂直布置，有效的减小了所述第一有源层15和所述第二有源层19的布局面积，进一步减小了所述半导体器件10的面积；同时，在本实施例中，所述第一有源层15和所述第二有源层19层叠设置，因此，在实际制作过程中，可以对每一有源层的膜层厚度进行精确调控，从而在保证了器件的电子迁移率的情况下，还能提高器件的均一性。

本申请实施例还提供一种半导体器件的制作方法，请结合图1、图2、图3A至图3H；其中，图2为本申请实施例所提供的半导体器件的制作方法的流程图；图3A至图3H为图2中半导体器件制作的结构工艺流程图。

在本实施例中，所述半导体器件10的制作方法包括以下步骤：

步骤S10：提供一基底11，在所述基底11的一侧形成层间绝缘层14，对所述层间绝缘层14图案化处理，形成一凸台14A。

具体地，在本实施例中，所述步骤S10包括以下步骤：

步骤S11：在所述基底11的一侧形成第一金属层，对所述第一金属层图案化处理，形成源漏极层12，所述源漏极层12包括间隔设置的源极层12A和漏极层12B，如图3A所示。

其中，当所述基底11为刚性基底时，材料可以是金属或玻璃，当所述基底11为柔性基底时，材料可以包括丙烯酸树脂、甲基丙烯酸树脂、聚异戊二烯、乙烯基树脂、环氧基树脂、聚氨酯基树脂、纤维素树脂、硅氧烷树脂、聚酰亚胺基树脂、聚酰胺基树脂中的至少一种；所述第一金属层的材料包括但不限于钼(Mo)、钛(Ti)、镍(Ni)、铜(Cu)其中的一种或多种叠层。

步骤S12：在所述源漏极层12远离所述基底11的一侧形成缓冲层13，对所述缓冲层13图案化处理，形成第一开孔13A和第二开孔13B，所述第一开孔13A位于所述源极层12A的上方，所述第二开孔13B位于所述漏极层12B的上方，如图3B所示。

具体地，所述缓冲层13的材料包括但不限于单层氮化硅(Si3N4)、单层二氧化硅(SiO2)、单层氮氧化硅(SiONx)或是以上膜层的多层结构。

步骤S13：在所述缓冲层13远离所述源漏极层12的一侧形成层间绝缘层14，对所述层间绝缘层14图案化处理，形成凸台14A，所述凸台14A位于所述第一开孔13A和所述第二开孔13B之间，如图3C所示。

具体地，所述层间绝缘层14的材料包括但不限于单层氮化硅(Si3N4)、单层二氧化硅(SiO2)、单层氮氧化硅(SiONx)或是以上膜层的多层结构。

步骤S20：在所述层间绝缘层14上形成第一有源层15，所述第一有源层15覆盖所述凸台14A。

进一步地，所述第一有源层15的一端由所述凸台14A的顶面14A2向所述源极层12A的上表面延伸，且所述第一有源层15的一端通过所述第一开孔13A与所述源极层12A连接，所述第一有源层15的另一端由所述凸台14A的顶面14A2向所述漏极层12B的上表面延伸，且所述第一有源层15的另一端通过所述第二开孔13B与所述漏极层12B连接；具体地，所述第一有源层15包括第一源极接触部15B1，所述第一源极接触部15B1通过所述第一开孔13A与所述源极层12A连接，如图3D所示。

其中，所述第一有源层15的材料包括但不限于多晶硅或者金属氧化物半导体材料；优选地，所述第一有源层15的材料包为铟镓锌氧化物、铟镓锌锡氧化物、铟镓氧化物、铟锌氧化物或者硅铝氧化物中的一种。

步骤S30：在所述第一有源层15远离所述层间绝缘层14的一侧形成栅极17。

具体地，在本实施例中，步骤S30包括：

在所述第一有源层15远离所述层间绝缘层14的一侧依次形成第一栅极绝缘层16和第二金属层，对所述第二金属层图案化处理，形成栅极17。

具体地，所述第一栅极绝缘层16包括一开槽16A，所述开槽16A与所述凸台14A错位设置，至少部分所述栅极17位于所述开槽16A的内侧壁上，所述栅极17在所述基底11上的正投影与部分所述第一有源层15在所述基底11上的正投影交叠，如图3E所示。

所述第一栅极绝缘层16包括位于所述开槽16A两侧的第二平坦部16B，所述栅极17由所述第二平坦部16B朝靠近所述开槽16A底面的方向延伸，从而确保所述栅极17的两个端部均位于平坦的表面上，在工艺上可以更好的控制所述栅极17的宽度，进而保证所述半导体器件10的整体性能；其中，所述第二金属层的材料包括但不限于钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)和钨(W)中的一种或多种叠层。

步骤S40：在所述栅极17远离所述第一有源层15的一侧形成第二栅极绝缘层18，对所述第二栅极绝缘层18图案化处理，形成一凹槽18A。

具体地，所述步骤S40包括：在所述栅极17远离所述第一栅极绝缘层16的一侧形成第二栅极绝缘层18，对所述第二栅极绝缘层18图案化处理，形成第一通孔18C、第二通孔18D以及凹槽18A。

具体地，所述第一通孔18C位于所述凸台14A上方，所述第一通孔18C贯穿所述第二栅极绝缘层18和第一栅极绝缘层16，所述凹槽18A在所述基底11的正投影位于所述开槽16A在基底11的正投影内，所述第二通孔18D与所述凹槽18A连通，所述第二通孔18D位于所述源极层12A上方，且所述第二通孔18D依次贯穿所述第二栅极绝缘层18、第一栅极绝缘层16以及缓冲层13，如图3F所示。

其中，所述第二栅极绝缘层18还包括设置于所述凹槽18A两侧的第一平坦部18B，所述第二栅极绝缘层18的材料包括但不限于单层氮化硅(Si3N4)、单层二氧化硅(SiO2)、单层氮氧化硅(SiONx)或是以上膜层的多层结构。

步骤S50：在所述第二栅极绝缘层18远离所述栅极17的一侧形成第二有源层19，至少部分所述第二有源层19位于所述凹槽18A的内侧壁上，其中，所述第二有源层19与所述第一有源层15并联连接，所述栅极17在所述基底11上的正投影与部分所述第二有源层19在所述基底11上的正投影交叠。

具体地，所述第二有源层19由所述第一平坦部18B向所述凹槽18A的底部延伸；其中，所述第二有源层19的一端通过所述第一通孔18C与所述第一有源层15连接，所述第二有源层19的另一端通过所述第二通孔18D与所述源极层12A连接，如图3G所示。

其中，所述第二有源层19的材料包括但不限于多晶硅或者金属氧化物半导体材料；优选地，所述第二有源层19的材料包为铟镓锌氧化物、铟镓锌锡氧化物、铟镓氧化物、铟锌氧化物或者硅铝氧化物中的一种。

进一步地，在本实施例中，所述半导体器件10的制作方法还包括以下步骤：

步骤S60：在所述第二有源层19远离所述第二栅极绝缘层18的一侧形成钝化层20，所述钝化层20覆盖所述第二栅极绝缘层18和所述第二有源层19。

其中，所述钝化层20的材料包括但不限于单层氮化硅(Si3N4)、单层二氧化硅(SiO2)、单层氮氧化硅(SiONx)或是以上膜层的多层结构。

具体地，所述步骤S80还包括：对所述钝化层20图案化处理，形成第三通孔20A，所述第三通孔20A在所述第二栅极绝缘层18上的正投影位于所述凹槽18A内，所述第三通孔20A穿过所述钝化层20，且暴露部分所述第二有源层19，如图3H所示。

步骤S70：所述第三通孔20A对位于所述凹槽18A底部上的部分所述第二有源层19导体化，形成第二源极接触部19B1。

具体地，所述步骤S70包括：在钝化层上涂布光阻材料，采用一道光罩对光阻材料进行曝光后显影，形成光阻层，对光阻层进行灰化处理，去除覆盖在所述第三通孔20A上的光阻，采用等离子体掺杂的方法将位于所述凹槽18A底部上的部分所述第二有源层19导体化，形成第二源极接触部19B1，所述第二源极接触部19B1通过贯穿所述第一栅极绝缘层16、所述第二栅极绝缘层18和所述缓冲层13上的第二过孔18D与所述源极层12A连接，然后去除剩余光阻层。

需要说明的是，本实施例对所述第二有源层19导体化的方法不做具体限制。

步骤S80：在所述钝化层20远离所述第二有源层19的一侧形成第一电极21，所述第一电极21在所述第二有源层19上的正投影至少覆盖部分所述第二有源层19。

其中，所述第一电极21包括但不限于像素电极，所述第一电极21的材料包括但不限于钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)和钨(W)中的一种或多种叠层。

步骤S90：利用所述第一电极21作为掩膜板对所述第二有源层19进行导体化，从而在所述第二有源层19上形成第二漏极接触部19B2，在所述第一有源层15上形成第一漏极接触部15B2。

具体地，所述导体化的方法包括但不限于等离子体掺杂，所述第一漏极接触部15B2由所述凸台14A的顶面14A2向所述漏极层12B的上表面延伸，且所述第一漏极接触部15B2通过所述第二开孔13B与所述漏极层12B连接，所述第二漏极接触部19B2位于所述第一平坦部18B上，所述第二漏极接触部19B2通过所述第一通孔18C与所述第一漏极接触部15B2连接。

其中，所述第一源极接触部15B1和所述第一漏极接触部15B2之间形成第一沟道部15A，所述第二源极接触部19B1和所述第二漏极接触部19B2之间形成第二沟道部19A；所述第一沟道部15A相对于所述基底11所在的平面倾斜设置，所述第二沟道部19A相对于所述基底11所在的平面倾斜设置；从而形成一种具有垂直沟道型薄膜晶体管的半导体器件，有效减小了所述有源层的布局面积，如图1所示。

本实施例提供一种显示装置，所述显示装置包括上述任一实施例中所述的半导体器件。

具体地，所述半导体器件已经在上述实施例中进行了详细的说明，在此不在重复说明。

在具体应用时，所述显示装置可以为智能手机、平板电脑、笔记本电脑、智能手环、智能手表、智能眼镜、智能头盔、台式机电脑、智能电视或者数码相机等设备的显示屏，甚至可以应用在具有柔性显示屏的电子设备上。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上对本申请实施例所提供的一种半导体器件及显示装置进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种半导体器件，其特征在于，包括基底、以及层叠设置于所述基底上的第一薄膜晶体管和第二薄膜晶体管；

所述第一薄膜晶体管包括第一有源层，所述第一有源层包括第一沟道部以及设置在所述第一沟道部两侧的第一源漏极接触部；

所述第二薄膜晶体管包括第二有源层，所述第二有源层包括第二沟道部以及设置在所述第二沟道部两侧的第二源漏极接触部；

其中，所述第一沟道部相对于所述基底所在的平面倾斜设置，所述第二沟道部相对于所述基底所在的平面倾斜设置。

2.根据权利要求1所述的半导体器件，其特征在于，所述第一沟道部相对于所述基底所在的平面倾斜的角度为90度至115度；所述第二沟道部相对于所述基底所在的平面倾斜的角度为90度至115度。

3.根据权利要求1所述的半导体器件，其特征在于，所述第一沟道部与所述第二沟道部平行设置。

4.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：

栅极，设置于所述第一有源层和所述第二有源层之间；

第一栅极绝缘层，设置于所述第一有源层和所述栅极之间；

第二栅极绝缘层，设置于所述栅极和所述第二有源层之间；

所述第一薄膜晶体管和所述第二薄膜晶体管共用一个所述栅极。

5.根据权利要求4所述的半导体器件，其特征在于，所述半导体器件还包括间隔设置的源极层和漏极层，所述源极层和所述漏极层设置在所述基底靠近所述第一有源层的一侧；

所述第一沟道部两侧的所述第一源漏极接触部包括第一源极接触部和第一漏极接触部，所述第一源极接触部和所述源极层电连接，所述第一漏极接触部和所述漏极层电连接；

所述第二沟道部两侧的所述第二源漏极接触部包括第二源极接触部和第二漏极接触部，所述第二源极接触部和所述源极层电连接，所述第二漏极接触部和所述漏极层电连接。

6.根据权利要求5所述的半导体器件，其特征在于，所述半导体器件还包括：

层间绝缘层，设置于所述第一有源层和所述基底之间；

其中，所述层间绝缘层形成有凸台，所述第一有源层覆盖所述凸台，且至少部分所述第一沟道部位于所述凸台的侧壁上；所述第二栅极绝缘层开设有凹槽，至少部分所述第二沟道部位于所述凹槽的内侧壁上，所述凹槽与所述凸台错位设置。

7.根据权利要求6所述的半导体器件，其特征在于，所述凸台的侧壁与所述凸台的下表面之间的夹角大于或等于65度，且小于或等于90度；所述凹槽的内侧壁与所述凹槽的底面之间的夹角大于或等于90度，且小于115度。

8.根据权利要求5所述的半导体器件，其特征在于，所述半导体器件还包括：

缓冲层，覆盖所述源极层和所述漏极层

所述第一源漏极接触部通过设置于缓冲层上的开孔与所述源极层和所述漏极层分别连接；

所述第二漏极接触部通过贯穿所述第一栅极绝缘层和所述第二栅极绝缘层上的第一过孔与所述第一漏极接触部连接，所述第二源极接触部通过贯穿所述第一栅极绝缘层、所述第二栅极绝缘层和所述缓冲层上的第二过孔与所述源极层连接。

9.根据权利要求4所述的半导体器件，其特征在于，所述第一栅极绝缘层包括一开槽，至少部分所述栅极位于所述开槽的内侧壁上，且所述栅极在所述基底上的正投影、所述第一沟道部在所述基底上的正投影以及所述第二沟道部在所述基底上的正投影均交叠。

10.一种显示装置，其特征在于，所述显示装置包括如权利要求1至9中任一项权利要求所述的半导体器件。