CN1175580C - 一种译码方法及实现该方法的译码装置 - Google Patents
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Abstract
本发明提供一种无需外加比特并且能有效地减小并行链接卷积码和串行链接卷积码的平均译码叠代次数的自适应叠代译码方法及实现该方案的译码器，叠代终止检测器判断指定叠代译码次数后的译码结果是否正确，如果正确，译码过程提前结束，否则译码继续；本发明在保证良好的差错率，几乎不增加译码复杂度和不使用外加的比特的前提下来减小并行链接卷积码和串行链接卷积码的平均译码叠代次数，从而减小了并行链接卷积码和串行链接卷积码的平均译码时延。
Description
本发明涉及的是在不良信道中传输信息的纠错编码方法，尤其是涉及并行链接卷积码和串行链接卷积码编码技术中的译码方法及其译码装置。
C.Berrou，A.Glavieux，P.Thitimajshama于1993年在Proceedings of theIEEE International Conference on Communications(ICC’93)(1064-1074页)发表首次并行链接卷积编码(Parallel Concatenated Convolutional Codes：PCCC)技术，又名：Turbo码。并行链接卷积编码被誉为“接近仙农极限的纠错编码和译码”。从那以后，并行链接卷积编码一直是人们研究的热点。
并行链接卷积编码的译码方式是软输入/软输出的迭代译码。译码器通过多次的迭代来达到减小差错率的目的，多次迭代后输出译码结果。C.Berrou，A.Glavieux，P.Thitimajshama在“接近仙农极限的纠错编码和译码：Turbo码”(ICC’93)一文中所用的最大迭代次数为18次。大迭代次数带来的是大的译码时延，而大的译码时延必然不能满足实时通信的要求。
几年来科学界提出了多种自适应迭代译码算法，即在不太影响最终的差错率的前提下减小并行链接卷积码的平均译码迭代次数的方法。J.Hagenauer，E.Offer和L.Papke在IEEE Trans.Inform Theory(IT-42，429-445页1996)中发表的论文“二进制块卷积码的迭代译码”提出通过计算译码器软输出的互熵的方法来减小并行链接卷积编码的平均译码迭代次数。B.Kim和H.S.Lee在Proceedings of the IEEE Region 10 Conference(TENCON’99，494到497页第1卷)发表的论文“用外信息来减少Turbo码译码器的迭代次数”中提出通过计算译码器软输出的方差的方法来减小并行链接卷积编码的平均译码迭代次数。但这两种方法在差错率和平均迭代次数方面都不太好。最有效的方法是，C.W.Yue，K.B.Letaief，R.S.Cheng，R.D.Murch在IEEE Vehicular Technology Conference(VTC’99，2214到2218页)发表的论文“关于Turbo码的FER性能和译码复杂度”中提出在一帧数据中外加循环冗余码校验(CRC)比特来减小并行链接卷积码的平均译码迭代次数。该方法能有效地减小并行链接卷积码的平均译码迭代次数，但外加的循环冗余码校验(CRC)比特又使得资源的利用率下降。
另外串行链接卷积编码(Serial Concatenated Convolutional Codes：SCCC)也采用迭代译码，也存在上述问题。
本发明的目的是提供一种无需外加比特并且能有效地减小并行链接卷积码和串行链接卷积码的平均译码迭代次数的自适应迭代译码方法及实现该方案的译码器。
本发明所述的译码方法由下列步骤构成：
1.将译码迭代计数器I初始化为1；
2.对输入数据进行译码；
3.当I＜Imin或It＜I＜Imax时，I加1并且返回第2步；
4.当Imin≤I≤It时，判断与门输出为1还是0。如果为1，结束对该帧数据的迭代译码；否则I加1并返回第2步；
5.当I＝Imax时，结束对该帧数据的迭代译码；
其中用Imax代表允许的最大译码迭代次数，用Imin代表允许的最小译码迭代次数，参数It的取值范围为Imin≤It≤Imax-1。
本发明所述的译码器为在现有的译码器中加上一个迭代终止检测器。
本发明对并行链接卷积码和串行链接卷积码的实际运用很有帮助。在保证良好的差错概率(比特差错率BER和帧差错率FER)并且几乎不增加译码复杂度和不使用外加的比特的前提下，本发明可减小并行链接卷积码和串行链接卷积码的平均译码迭代次数，从而减小了并行链接卷积码和串行链接卷积码的平均译码时延。
本发明适用于递归***卷积码和非递归卷积码的并行链接卷积码和串行链接卷积码。本发明适用于各种不同的编码速率、不同的编码束缚长度、不同的生成多项式、不同交织器和不同的帧长的并行链接卷积编码器和串行链接卷积码。本发明仅使用于带拖尾比特的并行链接卷积码和串行链接卷积码，且适用于加拖尾比特的各种不同方式。
本发明同样可以用于编码器中各递归***卷积编码器的生成多项式不相同的情况，只是译码器中的每个迭代终止检测器的结构应根据与之对应的递归***卷积编码器生成多项式各自设计。
下面结合附图对本发明作详细说明：
图1为常规并行链接卷积编码器结构示意图；
图2为常规串行链接卷积编码器结构示意图；
图3为本发明所述终止检测器的一实施例的结构示意图；
图4为本发明所述终止检测器的另一实施例的结构示意图；
图5本发明所述并行链接卷积码译码器的一实施例的结构示意图；
图6本发明所述串行链接卷积码译码器的一实施例的结构示意图；
图7为一种自适应迭代并行链接卷积码译码器的结构简图。
图1中的编码器可为递归***卷积码(Recursive SystematicConvolutional codes：RSC)编码器或非递归卷积码(NonrecursiveSystematic Convolutional codes：NSC)编码器。
当针对使用递归***卷积码的并行链接卷积码和串行链接卷积码设计出迭代终止检测器时，先假设编码器都为递归***卷积码并使用相同的生成多项式，每个递归***卷积码编码器都使用了各自的拖尾比特来终止编码器。假设它们的生成多项式都为gf(D)/gb(D)。一个迭代终止检测器由一个硬判决器、一个生成多项式为
的递归***卷积编码器、一个数字逻辑或非门和一个可控开关构成。如果该迭代终止检测器输出逻辑为1，则认定译码正确；否则认定译码不正确。在所述的迭代终止检测器中连接结构包括：数据从硬判决器的输入端输入，硬判决器的输出端接加法器的输入端1，加法器的输出端接寄存器1的输入端，寄存器1的输出端接寄存器2的输入端，寄存器2的输出端接寄存器3的输入端，...，寄存器M-1的输出端接寄存器M的输入端，寄存器1、2、...M的输出端根据反馈多项式gb(D)反馈给加法器2的输入端，加法器2的输出端接加法器的输入端2，加法器1输出端以及寄存器1、2、...M-1的输出端分别接或非门的M个输入端，一个可控制开关接到或非门的输出，可控制开关的输出为该迭代终止检测器的输出。其工作流程为在一帧数据输入前对迭代终止检测器中所有寄存器清零，将开关打开，然后输入一帧的数据，当一帧的数据(包括所有的拖尾比特)输入到寄存器1的输入端时，开关闭合，输出或非门运算的结果。
针对使用非递归***卷积码的并行链接卷积码和串行链接卷积码设计的迭代终止检测器的构成和原理如下：使用非递归***卷积码的并行链接卷积码或串行链接卷积码，都使用全0比特作为拖尾。假设并行链接卷积码或串行链接卷积码中所有的非递归***卷积码的束缚长度K都为M+1，即其寄存器个数为M。针对这种并行链接卷积码和串行链接卷积码设计的迭代终止检测器由一个硬判决器、一个生成多项式为的卷积编码器、一个数字逻辑或非门和一个可控开关构成，其工作原理是判断经过译码后软输出中拖尾比特的硬判结果是否全为二进制0。如果是，该迭代终止检测器输出逻辑为1；否则，输出逻辑为0。在所述的迭代终止检测器中连接结构包括：数据从硬判决器的输入端输入，硬判决器的输出端接寄存器1的输入端，寄存器1的输出端接寄存器2的输入端，寄存器2的输出端接寄存器3的输入端，...，寄存器M-1的输出端接寄存器M的输入端，硬判决器的输出端以及寄存器1、2、...M-1的输出端分别接或非门的M个输入端，一个可控制开关接到或非门的输出，可控制开关的输出为该迭代终止检测器的输出。其工作流程为在一帧数据输入前对迭代终止检测器中所有寄存器清零，将开关打开，然后输入一帧的数据，当一帧的数据(包括所有的拖尾比特)输入到寄存器1的输入端时，开关闭合，输出或非门运算的结果。
图2中的编码器可为递归***卷积码(Recursive SystematicConvolutional codes：RSC)编码器或非递归卷积码(NonrecursiveSystematic Convolutional codes：NSC)编码器。
参照图3描述本发明中针对Qualcomm公司提出的cdma2000标准中所使用的并行链接卷积码(Turbo码)设计的终止检测器结构的实施例，其中反馈生成多项式gb(D)＝1+D2+D3。其结构是：输入数据接硬判决器的输入端，硬判决器的输出端接二进制加法器1的输入端口a，二进制加法器2的输出端接二进制加法器1的输入端口b，二进制加法器1的输出端接寄存器1D的输入端，寄存器1D的输出端接寄存器2D的输入端，寄存器2D的输出端接寄存器3D的输入端，二进制加法器2的输入端分别接寄存器2D、3D的输出端，或非门的三个输入端分别接寄存器1D、2D和加法器1的输出端，一个可控制开关接到或非门的输出，该可控制开关的输出为该迭代终止检测器的输出。
参照图4描述本发明的另一最佳实施例：针对并行链接卷积编码器中非递归***卷积码束缚长度为4(即寄存器个数为3)设计的终止检测器。其结构是：输入数据接硬判决器的输入端，硬判决器的输出端接寄存器1D的输入端，寄存器1D的输出端接寄存器2D的输入端，或非门的三个输入端分别接寄存器1D、2D和硬判决器的输出端，一个可控制开关接到或非门的输出，该可控制开关的输出为该迭代终止检测器的输出。
图5所示为一种使用迭代终止检测器的并行链接卷积码译码器实施例的示意图。N个迭代终止检测器的输出作为与门的输入。该译码器是针对带有N组拖尾(tail)比特的并行链接卷积码编码器设计的。该译码器可使用任意一种译码算法，如最大后验概率MAP、Log-MAP和Max-Log-MAP译码器等。
本发明所述的新的自适应迭代译码方案包括如下步骤：
1.将译码迭代计数器I初始化为1；
2.将从信道接收到的数据进行解复用器和解删除器，将输出数据中对应第一组卷积码校验比特的数据和***码数据输入到译码器1进行译码。译码器1的输出输入到交织器1和迭代终止检测器1。交织器1的输出和解复用解删除器输出的第二组***卷积码校验比特的数据输入到译码器2，按该过程数据经过其余的译码器和交织器，最后译码器N的输出输入到迭代终止检测器N和解交织器1、2，解交织器1的输出作为下一次迭代译码器1的输入，所有迭代终止检测器的输出输入到与门；
3.当I＜Imin或It＜I＜Imax时，I加1并且返回第2步；
4.当Imin≤I≤It时，判断与门输出为1还是0。如果为1，结束对该帧数据的迭代译码，将解交织器2的输出输入到硬判决器，硬判决器输出为最终译码的输出；否则I加1并返回第2步；
5.当I＝Imax，结束对该帧数据的迭代译码，将解交织器2的输出输入到硬判决器，硬判决器输出为最终译码的输出。
上述步骤中，用Imax代表允许的最大译码迭代次数，用Imin代表允许的最小译码迭代次数，参数It的取值范围为Imin≤It≤Imax-1。
图6所示为一种使用迭代终止检测器的串行链接卷积码译码器实施例的示意图。2个迭代终止检测器的输出作为与门的输入。该译码器是针对带有2组拖尾(tail)比特的串行链接卷积码编码器设计的。该译码器可使用任意一种译码算法，如最大后验概率MAP、Log-MAP和Max-Log-MAP译码器等。
本发明所述的新的自适应迭代译码方案包括如下步骤：
1.将译码迭代计数器I初始化为1；
2.将从信道接收到的数据到解复用和解删除器1进行解复用和解删除，将输出数据中对应卷积码校验比特的数据和***码数据输入到译码器1进行译码。译码器1的输出输入到解交织器1和迭代终止检测器1。解交织器1的输出输入到解复用解删除器2，其输出输入到译码器2，译码器2的输出输入到迭代终止检测器2和交织器1，交织器1的输出作为下一次迭代译码器1的输入，所有迭代终止检测器的输出输入到与门；
3.当I＜Imin或It＜I＜Imax时，I加1并且返回第2步；
4.当Imin≤I≤It时，判断与门输出为1还是0。如果为1，结束对该帧数据的迭代译码，将译码器2的输出输入到硬判决器，硬判决器输出为最终译码的输出；否则I加1并返回第2步；
5.当I＝Imax，结束对该帧数据的迭代译码，将译码器2的输出输入到硬判决器，硬判决器输出为最终译码的输出。
上述步骤中，用Imax以代表允许的最大译码迭代次数，用Imin代表允许的最小译码迭代次数，参数It的取值范围为Imin≤It≤Imax-1。
本发明可以与其他自适应迭代译码算法相结合(如使用外加循环冗余码校验(CRC)比特的自适应迭代译码算法)，达到减小迭代译码次数的目的。
鉴于现有的多数无线通信***中都使用外加循环冗余码校验(CRC)比特，本发明与使用外加循环冗余码校验(CRC)比特的自适应迭代译码算法相结合可以在使用少量外加循环冗余码校验(CRC)比特的条件下达到非常好的译码效果(尤其在差错率和译码时延方面)。
图7为将本发明的方法和外加循环冗余码(CRC)方法结合使用的自适应迭代并行链接卷积码译码器的实施例。N个译码器的输出输入都到循环冗余码(CRC)校验器和迭代终止检测器，其中如果循环冗余码(CRC)校验器校验成功，输出逻辑1，否则输出逻辑0。N个循环冗余码(CRC)校验器和N个迭代终止检测器的输出都输入到与门。如果与门输出为逻辑1，结束整个迭代译码过程。
本发明所述的结束译码方法还可以包括如下步骤：
1.将译码迭代计数器I初始化为1；
2.对输入数据进行译码；
3.当I＜Imin或It＜I＜Imax时，I加1并且返回第2步；
4.当Imin≤I≤It时，判断与门输出为1还是0。如果为1，结束对该帧数据的迭代译码，将解交织器2的输出输入到硬判决器，硬判决器输出为最终译码的输出；否则I加1并返回第2步。
5.当I＝Imax时，结束对该帧数据的迭代译码，将解交织器2的输出输入到硬判决器，硬判决器输出为最终译码的输出。
上述步骤中，用Imax代表允许的最大译码迭代次数，用Imin代表允许的最小译码迭代次数，参数It的取值范围为Imin≤It≤Imax-1。
Claims (8)
1.一种应用于并行链接递归卷积码的自适应迭代译码装置，其特征为所述的译码器包含一个解复用器、一个解删除器、N个反馈生成多项式为[gb(D)]且寄存器个数为M的递归卷积码译码器、N-1个交织器、2个解交织器、N个迭代终止检测器、一个与门和一个硬判决器；所述译码器的连接结构包括：解复用器的输入端为整个译码器的输入端，解复用器的输出端接解删除器的输入端，解删除器的kN个输出端分别接译码器(1)的输入端2，...，k+1、译码器(2)的输入端2，...，k+1、...和译码器(N)的输入端2，...，k+1，译码器(1)的输出端接迭代终止检测器(1)的输入端和交织器(1)的输入端，迭代终止检测器(1)的输出端接与门的输入端1，交织器(1)的输出端接译码器(2)的输入端1，译码器(2)的输出端接迭代终止检测器(2)的输入端和交织器(2)的输入端，迭代终止检测器(2)的输出端接与门的输入端2，交织器(2)的输出端接译码器(3)的输入端1，...，交织器(i-1(2＜i＜N))的输出端接译码器(i)的输入端1，译码器(i)的输出端接迭代终止检测器(i)的输入端和交织器(i)的输入端，迭代终止检测器(i)的输出端接与门的输入端i，...，交织器(N-1)的输出端接译码器(N)的输入端1，译码器(N)的输出端接迭代终止检测器(N)的输入端、解交织器(1)的输入端和解交织器(2)的输入端，迭代终止检测器(N)的输出端接与门的输入端N，解交织器(1)的输出端接译码器(1)的输入端1，解交织器(2)的输出端接硬判决器的输入端，硬判决器的输出端为译码器的输出端；其中所述的迭代终止检测器包括：一个硬判决器、一个生成多项式为的卷积码编码器、一个或非门和一个可控制开关；该或非门为M个输入端口的或非门；该可控制开关只在包括拖尾比特的整帧数据输入到寄存器(1)的输入端时闭合，在下一帧数据输入前打开；在所述的迭代终止检测器中连接结构包括：数据从硬判决器的输入端输入，硬判决器的输出端接加法器的输入端1，加法器的输出端接寄存器(1)的输入端，寄存器(1)的输出端接寄存器(2)的输入端，寄存器(2)的输出端接寄存器(3)的输入端，...，寄存器(M-1)的输出端接寄存器(M)的输入端，寄存器(1)、(2)、...(M)的输出端根据反馈多项式gb(D)反馈给加法器(2)的输入端，加法器(2)的输出端接加法器的输入端2，加法器(1)的输出端以及寄存器(1)、(2)、...(M-1)的输出端分别接或非门的M个输入端，一个可控制开关接到或非门的输出，可控制开关的输出为该迭代终止检测器的输出；迭代译码器有一个译码迭代计数器来记录译码的迭代次数。
2.一种应用于并行链接递归卷积码的自适应迭代方法，其特征为按下列步骤工作：
1).将译码迭代计数器I初始化为1；
2).将从信道接收到的数据进行解复用和解删除，将输出数据中对应第一组***卷积码校验比特的数据和***码数据输入到译码器(1)进行译码，译码器(1)的输出输入到交织器(1)和迭代终止检测器(1)，交织器(1)的输出和解复用解删除器输出的第二组***卷积码校验比特的数据输入到译码器(2)，按该过程数据经过其余的译码器和交织器，最后译码器(N)的输出输入到迭代终止检测器(N)和解交织器(1)、解交织器(2)，解交织器(1)的输出作为下一次迭代译码器(1)的输入，所有迭代终止检测器的输出输入到与门；
3).当I＜Imin或It＜I＜Imax时，I加1并且返回第2步；
4).当Imin≤I≤It时，判断与门输出为1还是0；如果为1，结束对该帧数据的迭代译码，并将解交织器(2)的输出输入到硬判决器，硬判决器输出为最终译码的输出；否则I加1并返回第2步；
5).当I＝Imax，结束对该帧数据的迭代译码，并将解交织器(2)的输出输入到硬判决器，硬判决器输出为最终译码的输出；
其中，用Imax代表允许的最大译码迭代次数，用Imin代表允许的最小译码迭代次数，参数It的取值范围为Imin≤It≤Imax-1。
3.一种应用于串行链接递归卷积码的自适应迭代译码装置，其特征为所述的译码器包含2个解复用器、2个解删除器、2个反馈生成多项式为[gb(D)]且寄存器个数为M的递归卷积码译码器、1个交织器、1个解交织器、2个迭代终止检测器、一个与门、一个可控开关和一个硬判决器；所述译码器的连接结构包括：解复用器(1)的输入端为整个译码器的输入端，解复用器(1)的输出端接解删除器(1)的输入端，解删除器(1)的输出端1，...，k分别接译码器(1)的输入端2，...，k+1，译码器(1)的输出端接迭代终止检测器(1)的输入端和解交织器的输入端，迭代终止检测器(1)的输出端接与门的输入端1，解交织器的输出端接解复用器(2)的输入端，解复用器(2)的输出端接解删除器(2)的输入端，解删除器(2)的输出端1，...，n接译码器(2)的输入端1，...，n，译码器(2)的输出端接迭代终止检测器(2)的输入端、交织器的输入端和硬判决器的输入端，迭代终止检测器(2)的输出端接与门的输入端2，交织器的输出端接译码器(1)的输入端1，硬判决器的输出端为译码器的输出端；其中所述的迭代终止检测器包括：一个硬判决器、一个生成多项式为的卷积码编码器、一个或非门和一个可控制开关；该或非门为M个输入端口的或非门；该可控制开关只在包括拖尾比特的整帧数据输入到寄存器(1)的输入端时闭合，在下一帧数据输入前打开；在所述的迭代终止检测器中连接结构包括：数据从硬判决器的输入端输入，硬判决器的输出端接加法器的输入端1，加法器的输出端接寄存器(1)的输入端，寄存器(1)的输出端接寄存器(2)的输入端，寄存器(2)的输出端接寄存器(3)的输入端，...，寄存器(M-1)的输出端接寄存器(M)的输入端，寄存器(1)、(2)、...(M)的输出端根据反馈多项式gb(D)反馈给加法器(2)的输入端，加法器(2)的输出端接加法器的输入端2，加法器(1)的输出端以及寄存器(1)、(2)、...(M-1)的输出端分别接或非门的M个输入端，一个可控制开关接到或非门的输出，可控制开关的输出为该迭代终止检测器的输出；迭代译码器有一个译码迭代计数器来记录译码的迭代次数。
4.一种应用于串行链接递归卷积码的自适应迭代译码方法，其特征为按下列步骤工作：
1).将译码迭代计数器I初始化为1；
2).将从信道接收到的数据到解复用和解删除器(1)进行解复用和解删除，将输出数据中对应卷积码校验比特的数据和***码数据输入到译码器(1)进行译码；译码器(1)的输出输入到解交织器(1)和迭代终止检测器(1)；解交织器(1)的输出输入到解复用解删除器(2)，其输出输入到译码器(2)，译码器(2)的输出输入到迭代终止检测器(2)和交织器(1)，交织器(1)的输出作为下一次迭代译码器(1)的输入，所有迭代终止检测器的输出输入到与门；
3).当I＜Imin或It＜I＜Imax时，I加1并且返回第2步；
4).当Imin≤I≤It时，判断与门输出为1还是0；如果为1，结束对该帧数据的迭代译码，并将解交织器(2)的输出输入到硬判决器，硬判决器输出为最终译码的输出；否则I加1并返回第2步；
5).当I＝Imax，结束对该帧数据的迭代译码，并将解交织器(2)的输出输入到硬判决器，硬判决器输出为最终译码的输出；上述步骤中，用Imax代表允许的最大译码迭代次数，用Imin代表允许的最小译码迭代次数，参数It的取值范围为Imin≤It≤Imax-1。
5.一种应用于并行链接非递归卷积码的自适应迭代译码装置，其特征为所述的译码器包含一个解复用器、一个解删除器、N个寄存器个数为M的非递归卷积码译码器、N-1个交织器、2个解交织器、N个迭代终止检测器、一个与门、一个可控开关和一个硬判决器；所述译码器的连接结构包括：解复用器的输入端为整个译码器的输入端，解复用器的输出端接解删除器的输入端，解删除器的kN个输出端分别接译码器(1)的输入端2，...，k+1、译码器(2)的输入端2，...，k+1、...和译码器(N)的输入端2，...，k+1，译码器(1)的输出端接迭代终止检测器(1)的输入端和交织器(1)的输入端，迭代终止检测器(1)的输出端接与门的输入端1，交织器(1)的输出端接译码器(2)的输入端1，译码器(2)的输出端接迭代终止检测器(2)的输入端和交织器(2)的输入端，迭代终止检测器(2)的输出端接与门的输入端2，交织器(2)的输出端接译码器(3)的输入端1，...，交织器(i-1(2＜i＜N))的输出端接译码器(i)的输入端1，译码器(i)的输出端接迭代终止检测器(i)的输入端和交织器(i)的输入端，迭代终止检测器(i)的输出端接与门的输入端i，...，交织器(N-1)的输出端接译码器(N)的输入端1，译码器(N)的输出端接迭代终止检测器(N)的输入端、解交织器(1)的输入端和解交织器(2)的输入端，迭代终止检测器(N)的输出端接与门的输入端N，解交织器(1)的输出端接译码器(1)的输入端1，解交织器(2)的输出端接硬判决器的输入端，硬判决器的输出端为译码器的输出端；所述的迭代终止检测器包括：一个硬判决器、一个生成多项式为
的卷积码编码器、一个或非门和一个可控制开关；该或非门为M个输入端口的或非门；该可控制开关只在包括拖尾比特的整帧数据输入到寄存器(1)的输入端时闭合，在下一帧数据输入前打开；在所述的迭代终止检测器中连接结构包括：数据从硬判决器的输入端输入，硬判决器的输出端接寄存器(1)的输入端，寄存器(1)的输出端接寄存器(2)的输入端，寄存器(2)的输出端接寄存器(3)的输入端，...，寄存器(M-1)的输出端接寄存器(M)的输入端，硬判决器的输出端以及寄存器(1)、(2)、...(M-1)的输出端分别接或非门的M个输入端，一个可控制开关接到或非门的输出，可控制开关的输出为该迭代终止检测器的输出；迭代译码器有一个译码迭代计数器来记录译码的迭代次数。
6.一种应用于并行链接非递归卷积码的自适应迭代译码方法，其特征为按下列步骤工作：
1).将译码迭代计数器I初始化为1；
2).将从信道接收到的数据进行解复用和解删除，将输出数据中对应第一组***卷积码校验比特的数据和***码数据输入到译码器(1)进行译码，译码器(1)的输出输入到交织器(1)和迭代终止检测器(1)，交织器(1)的输出和解复用解删除器输出的第二组***卷积码校验比特的数据输入到译码器(2)，按该过程数据经过其余的译码器和交织器，最后译码器(N)的输出输入到迭代终止检测器(N)和解交织器(1)、解交织器(2)，解交织器(1)的输出作为下一次迭代译码器(1)的输入，所有迭代终止检测器的输出输入到与门；
3).当I＜Imin或It＜I＜Imax时，I加1并且返回第2步；
4).当Imin≤I≤It时，判断与门输出为1还是0；如果为1，结束对该帧数据的迭代译码，并将译码器(2)的输出输入到硬判决器，硬判决器输出为最终译码的输出；否则I加1并返回第2步；
5).当I＝Imax，结束对该帧数据的迭代译码，并将译码器(2)的输出输入到硬判决器，硬判决器输出为最终译码的输出；
其中，用Imax代表允许的最大译码迭代次数，用Imin代表允许的最小译码迭代次数，参数It的取值范围为Imin≤It≤Imax-1。
7.一种应用于串行链接非递归卷积码的自适应迭代译码装置，其特征为所述的译码器包含2个解复用器、2个解删除器、2个反馈生成多项式为[gb(D)]且寄存器个数为M的非递归卷积码译码器、1个交织器、1个解交织器、2个迭代终止检测器、一个与门、一个可控开关和一个硬判决器；所述译码器的连接结构包括：解复用器(1)的输入端为整个译码器的输入端，解复用器(1)的输出端接解删除器(1)的输入端，解删除器(1)的k个输出端分别接译码器(1)的输入端2，...，k+1，译码器(1)的输出端接迭代终止检测器(1)的输入端和解交织器的输入端，迭代终止检测器(1)的输出端接与门的输入端1，解交织器的输出端接解复用器(2)的输入端，解复用器(2)的输出端接解删除器(2)的输入端，解删除器(2)的n个输出端接译码器(2)的输入端1，...，n，译码器(2)的输出端接迭代终止检测器(2)的输入端、交织器的输入端和硬判决器的输入端，迭代终止检测器(2)的输出端接与门的输入端2，交织器的输出端接译码器(1)的输入端1，硬判决器的输出端为译码器的输出端；所述的迭代终止检测器包括：一个硬判决器、一个生成多项式为
的卷积码编码器、一个或非门和一个可控制开关；该或非门为M个输入端口的或非门；该可控制开关只在包括拖尾比特的整帧数据输入到寄存器(1)的输入端时闭合，在下一帧数据输入前打开；在所述的迭代终止检测器中连接结构包括：数据从硬判决器的输入端输入，硬判决器的输出端接寄存器(1)的输入端，寄存器(1)的输出端接寄存器(2)的输入端，寄存器(2)的输出端接寄存器(3)的输入端，...，寄存器(M-1)的输出端接寄存器(M)的输入端，硬判决器的输出端以及寄存器(1)、(2)、...(M-1)的输出端分别接或非门的M个输入端，一个可控制开关接到或非门的输出，可控制开关的输出为该迭代终止检测器的输出；迭代译码器有一个译码迭代计数器来记录译码的迭代次数。
8.一种应用于串行链接非递归卷积码的自适应迭代译码方法，其特征为按下列步骤工作：
1).将译码迭代计数器I初始化为1；
2).将从信道接收到的数据到解复用和解删除器(1)进行解复用和解删除，将输出数据中对应卷积码校验比特的数据和***码数据输入到译码器(1)进行译码；译码器(1)的输出输入到解交织器(1)和迭代终止检测器(1)；解交织器(1)的输出输入到解复用解删除器(2)，其输出输入到译码器(2)，译码器(2)的输出输入到迭代终止检测器(2)和交织器(1)，交织器(1)的输出作为下一次迭代译码器(1)的输入，所有迭代终止检测器的输出输入到与门；
3).当I＜Imin或It＜I＜Imax时，I加1并且返回第2步；
4).当Imin≤I≤It时，判断与门输出为1还是0；如果为1，结束对该帧数据的迭代译码，并将译码器(2)的输出输入到硬判决器，硬判决器输出为最终译码的输出；否则I加1并返回第2步；
5).当I＝Imax，结束对该帧数据的迭代译码，并将译码器(2)的输出输入到硬判决器，硬判决器输出为最终译码的输出；
上述步骤中，用Imax代表允许的最大译码迭代次数，用Imin代表允许的最小译码迭代次数，参数It的取值范围为Imin≤It≤Imax-1。
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