CN117539806A - 多点通信*** - Google Patents

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CN117539806A CN202410028498.6A CN202410028498A CN117539806A CN 117539806 A CN117539806 A CN 117539806A CN 202410028498 A CN202410028498 A CN 202410028498A CN 117539806 A CN117539806 A CN 117539806A
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Abstract

本申请涉及一种多点通信***，包括：UART控制模块、缓冲模块、汇总模块和多个UART执行模块；UART控制模块和UART执行模块均配置有接收端口和发送端口；缓冲模块包括输入端和多个输出端；缓冲模块的输入端与UART控制模块的发送端口连接，缓冲模块的多个输出端分别与多个UART执行模块的接收端口对应连接，缓冲模块用于将UART控制模块发送的数据信号分为多个相同的数据信号并分别对应输出至各UART执行模块；汇总模块包括输出端和多个输入端；汇总模块的多个输入端分别与多个UART执行模块的发送端口对应连接，汇总模块的输出端与UART控制模块的接收端口连接，汇总模块用于分时将各UART执行模块发送的数据信号传输至UART控制模块。据此，实现了基于UART通信的多点通信方式。

Description

多点通信***
技术领域
本申请涉及通信技术领域，特别是涉及一种多点通信***。
背景技术
在一个***内，通常会有一个管理模块与多个执行模块或者多个子***之间通信的情况。例如，BMC（Baseboard Manager Controller，基板管理控制器）与主板CPLD（ComplexProgrammable Logic Device，复杂可编程逻辑器件）或者硬盘背板CPLD之间通信的情况；其中，BMC会向CPLD发送控制命令，或者BMC会接收来自主板CPLD或者硬盘背板CPLD的数据。
通常这些模块之间通信会采用I2C（Inter-Integrated Circuit，集成电路总线）通信，但是I2C通信存在对硬件设计要求较高、通信角色不对等（通常I2C 分为HOST和SLAVE角色，通信只能由HOST发起）等问题。
传统的UART（Universal Asynchronous Receiver/Transmitter，异步串行通信接口）通信虽然对硬件设计要求较低、通信角色对等，但是只支持点到点的通信方式，如果需要多点通信方式则需要增加控制端（HOST）的UART接口，致使对控制端（HOST）的硬件设计要求较高。
发明内容
基于此，有必要针对上述技术问题，提供一种实现多点通信方式的多点通信***。
本申请提供了一种多点通信***。所述多点通信***包括：UART控制模块、缓冲模块、汇总模块和多个UART执行模块；
所述UART控制模块和所述UART执行模块均配置有接收端口和发送端口；
所述缓冲模块包括输入端和多个输出端，其中，所述缓冲模块的输入端与所述UART控制模块的发送端口连接，所述缓冲模块的多个输出端分别与所述多个UART执行模块的接收端口对应连接，所述缓冲模块用于将所述UART控制模块发送的数据信号分为多个相同的数据信号并分别对应输出至各所述UART执行模块；
所述汇总模块包括输出端和多个输入端，其中，所述汇总模块的多个输入端分别与所述多个UART执行模块的发送端口对应连接，所述汇总模块的输出端与所述UART控制模块的接收端口连接，所述汇总模块用于分时将各所述UART执行模块发送的数据信号传输至所述UART控制模块。
在其中一个实施例中，所述UART控制模块还配置有第一仲裁端口，每一所述UART执行模块还配置有第二仲裁端口；
所述第一仲裁端口分别与各所述第二仲裁端口连接；其中，
当目标UART执行模块的发送端口通过所述汇总模块向所述UART控制模块的接收端口发送数据时，所述目标UART执行模块的第二仲裁端口的电平状态为第一状态，其他所述UART执行模块的第二仲裁端口的电平状态跟随变为所述第一状态；所述目标UART执行模块为所述多个UART执行模块中的一个。
在其中一个实施例中，所述多点通信***还包括：上拉模块；
所述上拉模块的第一端分别与所述第一仲裁端口、各所述第二仲裁端口连接，所述上拉模块的第二端用于接收预设电压信号，所述上拉模块用于在各所述UART执行模块的发送端口均未输出数据信号的情况下，将各所述第二仲裁端口的电平状态改变至第二状态；其中，所述第二状态与所述第一状态不同。
在其中一个实施例中，所述上拉模块包括：电阻单元；所述电阻单元的第一端为所述上拉模块的第一端，所述电阻单元的第二端为所述上拉模块的第二端。
在其中一个实施例中，所述汇总模块还包括第一电源端，所述缓冲模块还包括第二电源端；所述第一电源端、所述第二电源端分别与所述上拉模块的第二端连接。
在其中一个实施例中，所述第一仲裁端口和各所述第二仲裁端口分别包括通用输入输出端口。
在其中一个实施例中，所述UART控制模块的发送端口按照第一预设数据格式发送控制数据信号；其中，所述第一预设数据格式包括：
第一预设地址头与位于所述第一预设地址头之后的目标数据信号；其中，所述第一预设地址头包括地址位与位于所述地址位之后的数据位，其中，所述目标数据信号的字节数目等于所述第一预设地址头中数据位所表示的数据大小。
在其中一个实施例中，所述UART执行模块的发送端口按照第二预设数据格式发送执行数据信号；其中，所述第二预设数据格式包括：
第二预设地址头与位于所述第二预设地址头之后的目标数据信号；其中，所述第二预设地址头包括地址位与位于所述地址位之后的数据位，其中，所述目标数据信号的字节数目等于所述第二预设地址头中数据位所表示的数据大小。
在其中一个实施例中，所述汇总模块包括：第一与门器件；
所述第一与门器件配置有输出端口和多个输入端口；其中，
所述第一与门器件的输出端口为所述汇总模块的输出端，所述第一与门器件的输入端口为所述汇总模块的输入端。
在其中一个实施例中，所述汇总模块包括：n个级联的第二与门器件；
所述第二与门器件配置有输出端口和多个输入端口；其中，
第n级所述第二与门器件的输出端口用于与所述UART控制模块的接收端口连接，第i-1级所述第二与门器件的输出端口与第i级所述第二与门器件的一输入端口连接，各级所述第二与门器件的至少部分输入端口分别用于对应连接一所述UART执行模块的发送端口，其中，n和i均为正整数，n≥i＞1。
在其中一个实施例中，所述汇总模块还包括：至少一第三与门器件；
所述第三与门器件配置有输出端口和多个输入端口；其中，
所述第三与门器件的输出端口与任一所述第二与门器件的一输入端口连接，所述第三与门器件的至少部分输入端口分别用于对应连接一所述UART执行模块的发送端口。
在其中一个实施例中，所述缓冲模块包括：第一缓冲器件；
所述第一缓冲器件配置有输入端口和多个输出端口；其中，
所述第一缓冲器件的输入端口为所述缓冲模块的输入端，所述第一缓冲器件的输出端口为所述缓冲模块的输出端。
在其中一个实施例中，所述缓冲模块包括：m个级联的第二缓冲器件；
所述第二缓冲器件配置有输入端口和多个输出端口；其中，
第1级所述第二缓冲器件的输入端口用于与所述UART控制模块的发送端口连接，第j级所述第二缓冲器件的输入端口与第j-1级所述第二缓冲器件的一输出端口连接，各级所述第二缓冲器件的至少部分输出端口分别用于对应连接一所述UART执行模块的接收端口，其中，m和j均为正整数，m≥j＞1。
在其中一个实施例中，所述缓冲模块还包括：至少一第三缓冲器件；
所述第三缓冲器件配置有输入端口和多个输出端口；其中，
所述第三缓冲器件的输入端口与任一所述第二缓冲器件的一输出端口连接，所述第三缓冲器件的至少部分输出端口分别用于对应连接一所述UART执行模块的接收端口。
上述多点通信***包括UART控制模块、缓冲模块、汇总模块和多个UART执行模块；其中，UART控制模块和UART执行模块均配置有接收端口和发送端口。缓冲模块包括输入端和多个输出端，输入端与UART控制模块的发送端口连接，多个输出端分别与所述多个UART执行模块的接收端口对应连接，基于此，缓冲模块能够将UART控制模块发送的数据信号分为多个相同的数据信号，并将该多个相同的数据信号分别对应输出至各UART执行模块，本申请实施例以此实现了UART控制模块向多个UART执行模块的数据发送，也即实现了UART控制模块与多个UART执行模块之间的多点通信方式。
汇总模块包括输出端和多个输入端，多个输入端分别与所述多个UART执行模块的发送端口对应连接，输出端与UART控制模块的接收端口连接，基于此，汇总模块能够分时将各UART执行模块发送的数据信号传输至UART控制模块，本申请实施例以此实现了多个UART执行模块向UART控制模块的数据发送。本申请实施例的方案，仅设置缓冲模块、汇总模块以及UART控制模块、缓冲模块、汇总模块和多个UART执行模块之间的连接关系，即可实现基于UART通信的多点通信方式，硬件设计要求较低，且UART控制模块和UART执行模块通信角色对等。
附图说明
图1为一个实施例中多点通信***的结构示意图；
图2为一个实施例中第一预设数据格式的示意图；
图3为一个实施例中第二预设数据格式的示意图；
图4为一个实施例中汇总模块的结构框图；
图5为一个实施例中汇总模块的结构框图；
图6为一个实施例中缓冲模块的结构框图；
图7为一个实施例中缓冲模块的结构框图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
在一个实施例中，如图1所示，提供了一种多点通信***，多点通信***包括：UART控制模块110、多个UART执行模块120、缓冲模块130和汇总模块140。
UART控制模块110可以理解为：在一个***内，基于UART通信的控制端（HOST）模块。UART控制模块110配置有发送端口（TXD）和接收端口（RXD），发送端口用于基于UART通信发送数据信号，接收端口用于基于UART通信接收数据信号。
UART执行模块120可以理解为：在一个***内，基于UART通信的执行端（SLAVE）模块。UART执行模块120配置有接收端口（RXD）和发送端口（TXD），接收端口用于基于UART通信接收数据信号，发送端口用于基于UART通信发送数据信号。图1中示例性示意出1个UART控制模块110和7个UART执行模块120。
缓冲模块130包括输入端和多个输出端，输入端用于接收信号，输出端用于输出信号。缓冲模块130具有将接收到的数据信号分为多个完全相同又互相独立互不干扰的数据信号，该所分得的任一数据信号和原本接收到的数据信号完全相同，并将该所分得的多个数据信号输出的功能。
本实施例，缓冲模块130的输入端与UART控制模块110的发送端口连接，缓冲模块130的多个输出端分别与所述多个UART执行模块120的接收端口对应连接，基于此，缓冲模块130能够将UART控制模块110自其发送端口发送的数据信号，分为多个完全相同又互相独立互不干扰的数据信号，该所分得的任一数据信号和原本接收到的数据信号完全相同，并将该所分得的多个数据信号分别对应输出至各UART执行模块120，即将该所分得的每一数据信号输出至对应的一UART执行模块120，以此实现了UART控制模块110向多个UART执行模块120的数据发送，也即实现了UART控制模块110与多个UART执行模块120之间的多点通信方式。
汇总模块140包括输出端和多个输入端，输出端输出信号，输入端用于接收信号。汇总模块140具有将接收到的数据信号进行整合、数据汇总以及传输等功能。
本实施例，汇总模块140的输出端与UART控制模块110的接收端口连接，汇总模块140的多个输入端分别与所述多个UART执行模块120的发送端口对应连接，基于此，汇总模块140能够分时的将各UART执行模块120分别自其发送端口发送的数据信号，传输至UART控制模块110，以此实现了多个UART执行模块120向UART控制模块110的数据发送。
本申请实施例的方案，相较于相关技术中的多点通信机制，无需增加控制端（HOST）的UART接口，而是仅通过设置缓冲模块130、汇总模块140以及UART控制模块110、缓冲模块130、汇总模块140和多个UART执行模块120之间的连接关系，即可实现基于UART通信的多点通信方式，硬件设计要求较低，且UART控制模块110和UART执行模块120通信角色对等，即既可以是UART控制模块110向多个UART执行模块120发送数据，也可以是多个UART执行模块120向UART控制模块110的发送数据。其中，UART控制模块110通过缓冲模块130向多个UART执行模块120发送数据，缓冲模块130可以避免多个UART执行模块120之间的信号干扰，并保证UART控制模块110向UART执行模块120发送的数据信号高质量传输。汇总模块140分时的将各UART执行模块120分别发送的数据信号传输至UART控制模块110，可以避免各UART执行模块120之间的信号干扰，并保证各UART执行模块120向UART控制模块110发送的数据信号高质量传输。
在一个实施例中，如图1所示，UART控制模块110还配置有第一仲裁端口，每一UART执行模块120还配置有第二仲裁端口。
第一仲裁端口和各第二仲裁端口可以是同一类型的信号传输端口。可选的，第一仲裁端口和各第二仲裁端口分别包括通用输入输出端口（GPIO）。第一仲裁端口和第二仲裁端口为GPIO，使得所述多个UART执行模块120实现分时传输的硬件设计简单，进而使得多点通信***的硬件结构简单。
UART控制模块110的第一仲裁端口分别与各UART执行模块120的第二仲裁端口连接，基于此，当目标UART执行模块120的发送端口通过汇总模块140向UART控制模块110的接收端口发送数据时，目标UART执行模块120的第二仲裁端口的电平状态为第一状态，其他UART执行模块120的第二仲裁端口的电平状态跟随变为所述第一状态，目标UART执行模块120为所述多个UART执行模块120中的一个。
本实施例，汇总模块140是分时的将各UART执行模块120分别自其发送端口发送的数据信号传输至UART控制模块110。即，在同一时刻或者同一时段，所述多个UART执行模块120中仅可以有一个UART执行模块120在向UART控制模块110发送数据信号。本实施例，目标UART执行模块120为所述多个UART执行模块120中的一个，当目标UART执行模块120的发送端口通过汇总模块140向UART控制模块110的接收端口发送数据时，目标UART执行模块120可以将自身第二仲裁端口的电平状态配置为第一状态，同时UART控制模块110的第一仲裁端口的电平状态随之成为第一状态，从而确保此时仅该目标UART执行模块120在向UART控制模块110发送数据。
示例性的，第一状态例如是低电平状态。
在一个实施例中，如图1所示，多点通信***还包括：上拉模块150。上拉模块150的第一端分别与第一仲裁端口、各第二仲裁端口连接，上拉模块150的第二端用于接收预设电压信号VCC，上拉模块150用于在各UART执行模块120的发送端口均未输出数据信号的情况下，将各第二仲裁端口的电平状态改变至第二状态，其中，第二状态与第一状态不同。
示例性的，第二状态例如是高电平状态。
本实施例，当所述多个UART执行模块120中各UART执行模块120的发送端口均未输出数据信号时，上拉模块150将各第二仲裁端口的电平状态配置为第二状态，同时UART控制模块110的第一仲裁端口的电平状态随之成为第二状态，而当目标UART执行模块120的发送端口通过汇总模块140向UART控制模块110的接收端口发送数据信号时，目标UART执行模块120将自身第二仲裁端口的电平状态配置为第一状态，同时UART控制模块110的第一仲裁端口的电平状态随之成为第一状态。
示例性的，当所述多个UART执行模块120中的目标UART执行模块120的发送端口需要通过汇总模块140向UART控制模块110的接收端口发送数据信号时，目标UART执行模块120会对UART控制模块110的第一仲裁端口的电平状态进行检测，若检测结果为高电平状态，说明所述多个UART执行模块120中各UART执行模块120的发送端口均未输出数据信号，则目标UART执行模块120的发送端口可以通过汇总模块140向UART控制模块110的接收端口发送数据信号，因此目标UART执行模块120将自身第二仲裁端口的电平状态拉低至低电平状态，同时UART控制模块110的第一仲裁端口的电平状态随之跳变为低电平状态。
目标UART执行模块120数据信号发送完毕后，上拉模块150将各第二仲裁端口的电平状态拉高至高电平状态，同时UART控制模块110的第一仲裁端口的电平状态随之跳变为高电平状态。
目标UART执行模块120发送数据信号的过程中，其他任一UART执行模块120的发送端口若需要通过汇总模块140向UART控制模块110的接收端口发送数据信号，该UART执行模块120会对UART控制模块110的第一仲裁端口的电平状态进行检测，此时检测结果为低电平状态，从而该UART执行模块120得知此时已有目标UART执行模块120正在向UART控制模块110发送数据信号，因此该UART执行模块120尚不会向UART控制模块110发送数据信号，该UART执行模块120会进入等待模式，以等待目标UART执行模块120将数据信号发送完毕。
本实施例，多个UART执行模块120分时、错开向UART控制模块110发送数据信号，可以避免多个UART执行模块120同时向UART控制模块110发送数据信号造成数据拥堵或者数据错误，从而保证UART执行模块120向UART控制模块110发送数据信号的质量，实现数据信号的可靠传输。
可选的，上拉模块150包括：电阻单元。电阻单元的第一端为上拉模块150的第一端，电阻单元的第二端为上拉模块150的第二端。
可选的，电阻单元包括：电阻元件R。电阻元件R的第一端为电阻单元的第一端，电阻元件R的第二端为电阻单元的第二端。
本实施例，上拉模块150仅包括电阻元件，使得上拉模块150的结构简单，进而使得多点通信***的硬件结构简单。
在一个实施例中，继续参考图1，汇总模块140还包括第一电源端，缓冲模块130还包括第二电源端，第一电源端和第二电源端分别与上拉模块150的第二端连接。即汇总模块140的第一电源端和缓冲模块130的第二电源端可均接入预设电压信号VCC。
本实施例，由上拉模块150和预设电压信号VCC构成外部电路。当所述多个UART执行模块120中各UART执行模块120的发送端口均未输出数据信号时，由该外部电路将UART控制模块110的第一仲裁端口的电平状态拉高至高电平状态。当所述多个UART执行模块120中目标UART执行模块120的发送端口通过汇总模块140向UART控制模块110的接收端口发送数据信号时，由该目标UART执行模块120将UART控制模块110的第一仲裁端口的电平状态拉低至低电平状态。当该目标UART执行模块120发送数据信号完毕后，再由外部电路将UART控制模块110的第一仲裁端口的电平状态拉高至高电平状态。而在该目标UART执行模块120发送数据信号期间，若其他任一个UART执行模块120需要向UART控制模块110发送数据，则需要等待该目标UART执行模块120发送数据信号完毕。
在一个实施例中，UART控制模块110的发送端口按照第一预设数据格式发送控制数据信号。其中，第一预设数据格式为：第一预设地址头与位于第一预设地址头之后的目标数据信号；其中，第一预设地址头包括地址位与位于地址位之后的数据位，其中，目标数据信号的字节数目等于第一预设地址头中数据位所表示的数据大小。
示例性的，参考图3，第一预设地址头包括8 个比特（BIT），其中第7~5比特为地址位，第4~0比特为数据位。可以采用该第7~5比特的地址位来表示UART执行模块120的地址信息；例如采用该7~5比特的地址位表示哪个UART执行模块120的地址信息，就代表UART控制模块110发送的该控制数据信号是要发送至哪个UART执行模块120。采用该第4~0比特的数据位所表示的数据大小即为控制数据信号中目标数据信号的字节数目；例如采用该第4~0比特数据位所表示的数据大小为十进制数16，那么控制数据信号中目标数据信号的数据量为16个字节（BYTE）。MSB表示最高有效位；LSB表示最低有效位；ADD表示地址区间；CNT表示计数区间。
其中，第一预设地址头中地址位的比特数目可以决定UART控制模块110与之进行多点通信的UART执行模块120的数目。例如，地址位的比特数目为3比特，则UART控制模块110与之进行多点通信的UART执行模块120的数目可以是23个，即8个，但在实际应用中，由于是多点通信，因此还需要采用000来表示广播地址，故UART控制模块110与之进行多点通信的UART执行模块120的数目可以是8个-1个=7个。
本实施例，UART控制模块110向UART执行模块120发送数据信号时，数据信号可以为控制数据信号。UART控制模块110首先发送第一预设地址头，在第一预设地址头之后跟随发送控制数据信号中的目标数据信号。UART控制模块110将控制数据信号发送至缓冲模块130，缓冲模块130将控制数据信号分为多个完全相同的独立互不干扰的控制数据信号，并将该多个控制数据信号同步的分别传输至对应的各UART执行模块120。当各UART执行模块120接收到该控制数据信号时，各UART执行模块120会核对接收到的控制数据信号中的地址位所表示的地址信息是否与自身的地址信息匹配，核对到所接收控制数据信号中地址位所表示地址信息与自身地址信息相匹配的UART执行模块120确认接收控制数据信号成功（该UART执行模块120即为目标UART执行模块120），而核对到所接收控制数据信号中地址位所表示地址信息与自身地址信息并不匹配的UART执行模块120则会将所接收到的控制数据信号忽略不计，此时UART控制模块110完成对目标UART执行模块120的控制数据信号的发送。
在一个实施例中，UART执行模块120的发送端口按照第二预设数据格式发生执行数据信号。其中，第二预设数据格式为：第二预设地址头与位于第二预设地址头之后的目标数据信号；其中，第二预设地址头包括地址位与位于地址位之后的数据位，其中，执行数据信号的字节数目等于第二预设地址头中数据位所表示的数据大小。
示例性的，参考图4，第二预设地址头包括8个比特，其中第7~5比特为地址位，第4~0比特为数据位。可以采用该第7~5比特的地址位来表示UART执行模块120的地址信息；UART控制模块110在接收到执行数据信号时可以根据该第7~5比特地址位表示的地址信息确定执行数据信号来自哪个UART执行模块120。采用该第4~0比特的数据位所表示的数据大小即为执行数据信号中目标数据信号的字节数目，例如采用该第4~0比特数据位所表示的数据大小为十进制数16，那么执行数据信号中目标数据信号的数据量为16个字节。
本实施例，UART执行模块120向UART控制模块110发送数据信号与UART控制模块110向UART执行模块120发送数据信号的区别在于：UART控制模块110可以直接按照第一预设数据格式通过缓冲模块130向UART执行模块120发送数据信号；而一UART执行模块120需要向UART控制模块110发送数据信号时，需该UART执行模块120首先确定UART控制模块110的第一仲裁端口的电平状态，如果是第二状态，说明此时没有UART执行模块120正在向UART控制模块110发送数据信号，则该UART执行模块120可以将UART控制模块110的第一仲裁端口的电平状态配置为第一状态并按照第二预设数据格式向UART控制模块110发送数据信号，而如果确定到UART控制模块110的第一仲裁端口的电平状态是第一状态，说明此时已经有UART执行模块120正在向UART控制模块110发送数据信号，则该UART执行模块120需要等待，直至UART控制模块110的第一仲裁端口的电平状态跳变为第二状态，该UART执行模块120才可按照第二预设数据格式向UART控制模块110发送数据信号。
本申请实施例，汇总模块140的结构可以是多种，下面就其中几种进行示例性说明：
在一个实施例中，汇总模块140包括：第一与门器件。第一与门器件配置有输出端口和多个输入端口；其中，第一与门器件的输出端口为汇总模块140的输出端，第一与门器件的输入端口为汇总模块140的输入端。
本实施例，汇总模块140包括第一与门器件，使得汇总模块140的结构简单，进而使得多点通信***的结构简单。
在一个实施例中，参考图4，汇总模块140包括：n个级联的第二与门器件1401。第二与门器件1401配置有输出端口和多个输入端口；其中，第n级第二与门器件1401的输出端口与UART控制模块110的接收端口连接，第i-1级第二与门器件1401的输出端口与第i级第二与门器件1401的一输入端口连接，各级第二与门器件1401的至少部分输入端口分别用于对应连接一UART执行模块120的发送端口，其中，i和n均为正整数，n≥i＞1。
本实施例，汇总模块140包括n个级联的第二与门器件1401，使得多点通信***中较多数量的UART执行模块120可以向UART控制模块110发送数据信号。
在一个实施例中，在上述实施例的基础上，参考图5，汇总模块140还包括：至少一第三与门器件1402。第三与门器件1402配置有输出端口和多个输入端口；其中，第三与门器件1402的输出端口与任一第二与门器件1401的一输入端口连接，第三与门器件1402的至少部分输入端口分别用于对应连接一UART执行模块120的发送端口。
本实施例，汇总模块140包括n个级联的第二与门器件1401和至少一第三与门器件1402，使得多点通信***中更多数量的UART执行模块120可以向UART控制模块110发送数据信号。
示例性的，第一与门器件、第二与门器件1401和/或第三与门器件1402可以是芯片SN74HCS21。
本申请实施例，缓冲模块130的结构可以是多种，下面就其中几种进行示例性说明：
在一个实施例中，缓冲模块130包括：第一缓冲器件。第一缓冲器件配置有输入端口和多个输出端口；其中，第一缓冲器件的输入端口为缓冲模块130的输入端，第一缓冲器件的输出端口为缓冲模块130的输出端。
本实施例，缓冲模块130包括第一缓冲器件，使得缓冲模块130的结构简单，进而使得多点通信***的结构简单。
在一个实施例中，参考图6，缓冲模块130包括：m个级联的第二缓冲器件1301。第二缓冲器件1301配置有输入端口和多个输出端口；其中，第1级第二缓冲器件1301的输入端口与UART控制模块110的发送端口连接，第j级第二缓冲器件1301的输入端口与第j-1级第二缓冲器件1301的一输出端口连接，各级第二缓冲器件1301的至少部分输出端口分别用于对应连接一UART执行模块120的接收端口，其中，m和j均为正整数，m≥j＞1。
本实施例，缓冲模块130包括m个级联的第二缓冲器件1301，使得多点通信***中UART控制模块110可以与较多数量的UART执行模块120之间实现多点通信。
在一个实施例中，在上述实施例的基础上，参考图7，缓冲模块130还包括：至少一第三缓冲器件1302。第三缓冲器件1302配置有输入端口和多个输出端口；其中，第三缓冲器件1302的输入端口与任一第二缓冲器件1301的一输出端口连接，第三缓冲器件1302的至少部分输出端口分别用于对应连接一UART执行模块120的接收端口。
本实施例，缓冲模块130包括m个级联的第二缓冲器件1301和至少一第三缓冲器件1302，使得多点通信***中UART控制模块110可以与更多数量的UART执行模块120之间实现多点通信。
示例性的，第一缓冲器件、第二缓冲器件1301和/或第三缓冲器件1302可以是芯片SN74HCS541。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (10)

1.一种多点通信***，其特征在于，所述多点通信***包括：UART控制模块、缓冲模块、汇总模块和多个UART执行模块；
所述UART控制模块和所述UART执行模块均配置有接收端口和发送端口；
所述缓冲模块包括输入端和多个输出端，其中，所述缓冲模块的输入端与所述UART控制模块的发送端口连接，所述缓冲模块的多个输出端分别与所述多个UART执行模块的接收端口对应连接，所述缓冲模块用于将所述UART控制模块发送的数据信号分为多个相同的数据信号并分别对应输出至各所述UART执行模块；
所述汇总模块包括输出端和多个输入端，其中，所述汇总模块的多个输入端分别与所述多个UART执行模块的发送端口对应连接，所述汇总模块的输出端与所述UART控制模块的接收端口连接，所述汇总模块用于分时将各所述UART执行模块发送的数据信号传输至所述UART控制模块。
2.根据权利要求1所述的多点通信***，其特征在于，所述UART控制模块还配置有第一仲裁端口，每一所述UART执行模块还配置有第二仲裁端口；
所述第一仲裁端口分别与各所述第二仲裁端口连接；其中，
当目标UART执行模块的发送端口通过所述汇总模块向所述UART控制模块的接收端口发送数据时，所述目标UART执行模块的第二仲裁端口的电平状态为第一状态，其他所述UART执行模块的第二仲裁端口的电平状态跟随变为所述第一状态；所述目标UART执行模块为所述多个UART执行模块中的一个。
3.根据权利要求2所述的多点通信***，其特征在于，所述多点通信***还包括：上拉模块；
所述上拉模块的第一端分别与所述第一仲裁端口、各所述第二仲裁端口连接，所述上拉模块的第二端用于接收预设电压信号，所述上拉模块用于在各所述UART执行模块的发送端口均未输出数据信号的情况下，将各所述第二仲裁端口的电平状态改变至第二状态；其中，所述第二状态与所述第一状态不同。
4.根据权利要求3所述的多点通信***，其特征在于，所述汇总模块还包括第一电源端，所述缓冲模块还包括第二电源端；
所述第一电源端、所述第二电源端分别与所述上拉模块的第二端连接。
5.根据权利要求1所述的多点通信***，其特征在于，所述UART控制模块的发送端口按照第一预设数据格式发送控制数据信号；其中，所述第一预设数据格式包括：
第一预设地址头与位于所述第一预设地址头之后的目标数据信号；其中，所述第一预设地址头包括地址位与位于所述地址位之后的数据位，其中，所述目标数据信号的字节数目等于所述第一预设地址头中数据位所表示的数据大小。
6.根据权利要求1所述的多点通信***，其特征在于，所述UART执行模块的发送端口按照第二预设数据格式发送执行数据信号；其中，所述第二预设数据格式包括：
第二预设地址头与位于所述第二预设地址头之后的目标数据信号；其中，所述第二预设地址头包括地址位与位于所述地址位之后的数据位，其中，所述目标数据信号的字节数目等于所述第二预设地址头中数据位所表示的数据大小。
7.根据权利要求1所述的多点通信***，其特征在于，所述汇总模块包括：n个级联的第二与门器件；
所述第二与门器件配置有输出端口和多个输入端口；其中，
第n级所述第二与门器件的输出端口用于与所述UART控制模块的接收端口连接，第i-1级所述第二与门器件的输出端口与第i级所述第二与门器件的一输入端口连接，各级所述第二与门器件的至少部分输入端口分别用于对应连接一所述UART执行模块的发送端口，其中，n和i均为正整数，n≥i＞1。
8.根据权利要求7所述的多点通信***，其特征在于，所述汇总模块还包括：至少一第三与门器件；
所述第三与门器件配置有输出端口和多个输入端口；其中，
所述第三与门器件的输出端口与任一所述第二与门器件的一输入端口连接，所述第三与门器件的至少部分输入端口分别用于对应连接一所述UART执行模块的发送端口。
9.根据权利要求1所述的多点通信***，其特征在于，所述缓冲模块包括：m个级联的第二缓冲器件；
所述第二缓冲器件配置有输入端口和多个输出端口；其中，
第1级所述第二缓冲器件的输入端口用于与所述UART控制模块的发送端口连接，第j级所述第二缓冲器件的输入端口与第j-1级所述第二缓冲器件的一输出端口连接，各级所述第二缓冲器件的至少部分输出端口分别用于对应连接一所述UART执行模块的接收端口，其中，m和j均为正整数，m≥j＞1。
10.根据权利要求9所述的多点通信***，其特征在于，所述缓冲模块还包括：至少一第三缓冲器件；
所述第三缓冲器件配置有输入端口和多个输出端口；其中，
所述第三缓冲器件的输入端口与任一所述第二缓冲器件的一输出端口连接，所述第三缓冲器件的至少部分输出端口分别用于对应连接一所述UART执行模块的接收端口。
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