CN117525142A - 一种逻辑晶体管及存储器 - Google Patents

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Abstract

本公开提供了一种逻辑晶体管及存储器，其中，逻辑晶体管包括：半导体衬底；位于半导体衬底上的半导体层；至少一个部分位于半导体层内的第一沟槽，以及至少一个延伸至半导体层中的第二沟槽；栅叠层，位于第一沟槽内；栅叠层包括覆盖第一沟槽的底部和侧壁的栅极介质层以及由栅极介质层包裹的栅极导体；隔离层，位于栅极导体和半导体层之间，隔离层的材料包括具有存储效应的材料；沟道控制电极，位于第二沟槽的内部，并与半导体层接触，以提取沟道局部电学性能作为输出的电极；其中，半导体层位于第一沟槽和第二沟槽之间的部分形成为逻辑晶体管的沟道区，栅极导体为逻辑晶体管的输入端，沟道控制电极为逻辑晶体管的输出端。

Description

一种逻辑晶体管及存储器
技术领域
本公开涉及半导体技术领域，尤其涉及一种逻辑晶体管及存储器。
背景技术
晶体管，是一种固体半导体器件，可以用于检波、整流、放大、开关、稳压、信号调制和许多其它功能。晶体管作为一种可变开关，基于输入的电压，控制流出的电流，因此晶体管可作为电流的开关，和一般机械开关不同处在于晶体管是利用电讯号来控制，而且开关速度可以非常之快，在实验室中的切换速度可达100GHz以上。
但是现有技术中，如图1所示，晶体管所产生的阈值电压的窗口较小，导致其作为存储单元时的读取准确率低。并且存储状态不是多态，0和1只各自对应一条单一电流电压曲线。目前在同样的存储状态下、单个结构在同一套电压条件下只可以具有一种逻辑功能。
发明内容
本公开提供了一种逻辑晶体管及存储器，以至少解决现有技术中存在的以上技术问题。
根据本公开的第一方面，提供了一种逻辑晶体管，包括：
半导体衬底；
位于所述半导体衬底上的半导体层；
至少一个部分位于所述半导体层内的第一沟槽，以及至少一个延伸至所述半导体层中的第二沟槽；
栅叠层，位于所述第一沟槽内；所述栅叠层包括覆盖所述第一沟槽的底部和侧壁的栅极介质层以及由所述栅极介质层包裹的栅极导体；
隔离层，位于所述栅极导体和所述半导体层之间，所述隔离层的材料包括具有存储效应的材料；
沟道控制电极，位于所述第二沟槽的内部，并与所述半导体层接触，以提取沟道局部电学性能作为输出的电极；其中，
所述半导体层位于所述第一沟槽和所述第二沟槽之间的部分形成为所述逻辑晶体管的沟道区，所述栅极导体为所述逻辑晶体管的输入端，所述沟道控制电极为所述逻辑晶体管的输出端。
在一可实施方式中，所述隔离层位于所述栅极导体和所述半导体层之间，包括：所述隔离层位于所述栅极导体和所述栅极介质层之间，和/或，所述隔离层位于所述栅极介质层内部，和/或，所述隔离层位于所述栅极介质层和所述半导体层之间。
在一可实施方式中，所述隔离层的材料包括铁电材料、相变材料、磁电材料、量子效应材料、阻变效应材料、存储材料、半导体材料、超导材料、导体材料、绝缘材料、介质材料、二维材料、一维材料、三维材料、钙钛矿材料、氧化物、硫化物、氰化物、氢化物、硅化物中的至少一种。
在一可实施方式中，所述逻辑晶体管还包括：
位于所述半导体层中的导体区；其中，
所述半导体衬底和所述导体区分别形成为所述逻辑晶体管的源区和漏区。
在一可实施方式中，所述逻辑晶体管还包括：
覆盖所述沟道控制电极，并位于所述第二沟槽上部的第一绝缘层；其中，
所述沟道控制电极的顶面低于所漏区的底面，所述第一绝缘层隔离所述沟道控制电极和所述漏区。
在一可实施方式中，所述逻辑晶体管还包括：
位于所述导体区上的第二绝缘层；
位于所述第二绝缘层上的漏极、栅极和控制栅极，以及位于所述半导体衬底的远离所述半导体层的表面上的源极；其中，
所述漏极与所述漏区电连接，所述栅极与所述栅极导体电连接，所述控制栅极与所述沟道控制电极电连接，所述源极与所述源区电连接。
在一可实施方式中，所述栅极导体为所述逻辑晶体管的输入端，所述沟道控制电极为所述逻辑晶体管的输出端，包括：
与所述栅极导体连接的所述栅极为所述逻辑晶体管的输入电极，与所述沟道控制电极连接的所述控制栅极为所述逻辑晶体管的输出电极。
在一可实施方式中，所述沟道控制电极，位于所述第二沟槽的内部，包括：所述沟道控制电极位于所述第二沟槽的下部。
在一可实施方式中，所述栅叠层包括一个栅叠层，根据对所述一个栅叠层的输入端的信号执行逻辑运算的结果，使所述逻辑晶体管操作为非门电路结构。
在一可实施方式中，所述栅叠层包括多个栅叠层，根据对所述多个栅叠层的输入端的信号执行逻辑运算的结果，使所述逻辑晶体管选择性地操作为双输入逻辑门、多输入逻辑门、双输出逻辑门、多输出逻辑门结构中的任意一种。
在一可实施方式中，所述使所述逻辑晶体管选择性地操作为双输入逻辑门、多输入逻辑门、双输出逻辑门、多输出逻辑门结构中的任意一种，包括：使所述逻辑晶体管实现或非、与非、或、与、同或、异或逻辑功能中的任意一种。
在一可实施方式中，所述至少一个部分位于所述半导体层内的第一沟槽，包括：
所述第一沟槽贯穿所述半导体层并延伸至所述半导体衬底内，或者，
所述第一沟槽延伸至所述半导体层内。
在一可实施方式中，所述沟道控制区电极包括一个沟道控制电极，所述一个沟道控制电极至少部分围绕所述栅叠层，以获得预定的结面积。
在一可实施方式中，所述沟道控制电极包括多个沟道控制电极，所述多个沟道控制电极间隔围绕所述栅叠层，并分别与所述半导体层接触，以形成多个结电容。
在一可实施方式中，所述至少一个沟道控制电极由选自导体、半导体、或导体与半导体的任意叠层组成。
在一可实施方式中，所述沟道控制电极通过掺杂工艺、或/和沉积工艺、或/和外延工艺、或/和自组装工艺、或/和旋涂工艺、或/和自组装工艺、或/和Roll-to-Roll工艺、或/和水热法工艺、或/和压印工艺、或/和滚压工艺、或/和打印工艺、或/和蒸镀工艺加工形成。
根据本公开的第二方面，提供了一种存储器，包括如上述实施方式中任一项所述的逻辑晶体管。
本公开的逻辑晶体管及存储器，通过在栅极导体和半导体层之间设置隔离层，且隔离层的材料为具有存储效应的材料，器件添加具有存储效应的材料，结合添加沟道控制电极，器件出现不同于原有不添加沟道控制电极之前的，新的0和1的存储状态。因此通过添加存储效应材料以及添加沟道控制电极两者有机结合，可以实现多态存储，也就是同一工作电压下有多个电流，基于此，由于逻辑与门和逻辑或门的输出与沟道电流成正比，可以通过添加存储效应材料和添加沟道控制电极两者有机结合，不改变电压和结构的前提下，实现单个结构多个逻辑功能，也就是同一结构，当存储状态为0，输入与输出为与门特性，当存储状态为1的时候，输入与输出为或门特性。
并且通过以栅极导体作为输入端，以沟道控制电极作为输出端，通过改变输入端的电压改变沟道区的载流子密度从而改变输出端的输出状态，从而通过一个晶体管实现多种逻辑输出，即让同一个晶体管实现多个逻辑电路功能，例如与门、或门、与非门等，能够减少逻辑电路中晶体管的个数，使逻辑电路的制备方法简单，器件面积减少。
应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。
附图说明
通过参考附图阅读下文的详细描述，本公开示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本公开的若干实施方式，其中：
在附图中，相同或对应的标号表示相同或对应的部分。
图1为现有技术中的逻辑晶体管的存储窗口的曲线图；
图2为本公开实施例提供的逻辑晶体管的结构示意图；
图3为本公开其他实施例提供的逻辑晶体管的结构示意图一；
图4为本公开实施例提供的逻辑晶体管的存储窗口的曲线图；
图5a为本公开其他实施例提供的逻辑晶体管的结构示意图二；
图5b为本公开其他实施例提供的逻辑晶体管的结构示意图三；
图6为现有技术中的非门电路结构的电路图；
图7为本公开实施例提供的单输入门电路结构的电路图；
图8单晶体管非门器件结构的典型逻辑特性图；
图9为本公开其他实施例提供的逻辑晶体管的结构示意图四；
图10为本公开实施例提供的双输入门电路结构的电路图；
图11为本公开其他实施例提供的逻辑晶体管的结构示意图五；
图12为本公开其他实施例提供的逻辑晶体管的结构示意图六；
图13为本公开其他实施例提供的逻辑晶体管的结构示意图七。
具体实施方式
为使本公开的目的、特征、优点能够更加的明显和易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而非全部实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
本公开实施例提供了一种逻辑晶体管，图2为本公开实施例提供逻辑晶体管的结构示意图。
如图2所示，所述逻辑晶体管包括：
半导体衬底101；
位于所述半导体衬底101上的半导体层102；
至少一个部分位于所述半导体层102内的第一沟槽151，以及至少一个延伸至所述半导体层102中的第二沟槽152；
栅叠层，位于所述第一沟槽151内；所述栅叠层包括覆盖所述第一沟槽151的底部和侧壁的栅极介质层104以及由所述栅极介质层104包裹的栅极导体105；
隔离层130，位于所述栅极导体105和所述半导体层102之间，所述隔离层130的材料包括具有存储效应的材料；
沟道控制电极106，位于所述第二沟槽152的内部，并与所述半导体层102接触，以提取沟道局部电学性能作为输出的电极；其中，
所述半导体层102位于所述第一沟槽151和所述第二沟槽152之间的部分形成为所述逻辑晶体管的沟道区，所述栅极导体105为所述逻辑晶体管的输入端，所述沟道控制电极106为所述逻辑晶体管的输出端。
在一实施例中，所述至少一个部分位于所述半导体层102内的第一沟槽151，包括：所述第一沟槽151贯穿所述半导体层102并延伸至所述半导体衬底101内，或者，所述第一沟槽151延伸至所述半导体层102内。
具体地，在一些实施例中，如图2所示，第一沟槽151贯穿半导体层102并延伸至半导体衬底101内。
在另一些实施例中，如图3所示，第一沟槽151延伸至半导体层102内，并未贯穿半导体层102。虽然第一沟槽并未贯穿半导体层，但是后续在第一沟槽内形成的栅叠层还是可以控制住整个沟道。
在一实施例中，所述逻辑晶体管还包括：位于所述半导体层102中的导体区103；其中，所述半导体衬底101和所述导体区103分别形成为所述逻辑晶体管的源区和漏区。
在本实施例中，以N沟道晶体管为例对逻辑晶体管进行详细说明。半导体衬底101例如是N型掺杂的单晶硅衬底，可以作为逻辑晶体管的源区，导体区103例如是N型掺杂的掺杂区，可以作为逻辑晶体管100的漏区。半导体层102例如是P型掺杂的外延层。然而，本公开不限于此，逻辑晶体管可以是N沟道晶体管和P沟道晶体管中的任意一种，并且根据沟道类型的不同，逻辑晶体管中的层和导体区具有相应的掺杂类型。
在一实施例中，在第一沟槽151中形成由栅极介质层104和栅极导体105组成的栅叠层。栅极介质层104位于第一沟槽151的底部和侧壁上，栅极导体105填充第一沟槽151，栅极介质层104将栅极导体105与半导体衬底101、半导体层102和导体区103彼此隔开。在逻辑晶体管的导通状态下，在栅极导体105施加的电压作用下，沿着第一沟槽151的侧壁，在半导体层102形成从半导体层102的一个表面延伸到另一个表面的大致垂直延伸的沟道区。
在本实施例中，逻辑晶体管的栅极介质层104例如由氧化硅组成，栅极导体105例如由掺杂的多晶硅组成，然而，本公开不限于此，栅极介质层和栅极导体可以由本领域的技术人员公知的材料构成。
在一实施例中，还可在半导体层102和栅极导体105之间形成隔离层130。
所述隔离层130位于所述栅极导体105和所述半导体层102之间，包括：所述隔离层130位于所述栅极导体105和所述栅极介质层104之间，和/或，所述隔离层130位于所述栅极介质层104内部，和/或，所述隔离层130位于所述栅极介质层104和所述半导体层102之间。
在一些实施例中，如图2所示，所述隔离层130位于所述半导体层102和所述栅极介质层104之间。
在其他一些实施例中，所述隔离层130也可位于所述栅极介质层104内(未图示)，或者位于所述栅极介质层104和所述栅极导体105之间(未图示)。
所述隔离层的材料包括铁电材料、相变材料、磁电材料、量子效应材料、阻变效应材料、存储材料、半导体材料、超导材料、导体材料、绝缘材料、介质材料、二维材料、一维材料、三维材料、钙钛矿材料、氧化物、硫化物、氰化物、氢化物、硅化物中的至少一种。
可选的，所述铁电材料为H3S、NbN、LaH10、BaTiO3、PbZrxTi1-xO3、BiFeO3、CIPS(CuInxP(3-x)Sy，例如CuInP2S6)、HZO(HfZrOx)、MoTe2、ZrTiO4、PbTiO3、Ba(Zr,Ti)O3、SrTiO3、BaWO4、BaFe12O19、YBCO(YBa2Cu3O7-x，例如YBa2Cu3O7)，BFMO(BiFe1-xMnxO3,例如BiFe0.9Mn0.1O3)，PCMO(Pr1-xCaxMnO3，例如Pr0.7Ca0.3MnO)，LBCO(La2-xBaxCuO4，例如La1.9Ba0.1CuO4)，SmFeAsO1-xFx(例如SmFeAsO0.85F0.15)，CaK(Fe1-xMx)4As4(例如CaKFe4As4)，NdFe1-xMxAsO0.85(例如NdFeAsO0.85)等。
可选的，所述相变材料为VO2、Ge15Sb85、Ga36Sb64、Fe3O4、NbO2、PEG((C2H4O)n)、铟(In)和锡(Sn)的合金、C60、C70等；RMS(RexMo1-xS2)、GST((GeTe)x(Sb2Te3)y，AIST((Ag1-xInx)(Sb1- xTex)2，例如Ag5In5Sb60Te30)，GSST(例如Ge2Sb2Se1Te4,Ge2Sb2Se4Te1)，Gd5(Si1Ge1-X)4(例如Gd5Si2Ge2)，LaFe13-xSix(例如LaFe12Si)，La0.5Pr0.5Fe11.5-xCoxSi1.5C0.2(例如La0.5Pr0.5Fe10.7Co0.8Si1.5C0.2(例如Ge2Sb2Te5)、Sb2Te3、GSB((GeSn)x(Sb)y(例如GeSnSb)、AST((AlSb2)x(Te)y，例如Al1.5Sb3Te)、TASG(Ti48As30Si12Ge10)中的一种或几种。
可选的，所述磁电材料为ZrTiO4、Fe2O3、Fe3O4、SrBaTiO3、Sr1-xBaxTiO3、Bi4Ge3O12、BaTiO3、Ba0.8Sr0.2TiO3、NiO、NiZnFe2O4、LiNbO3、BTO-PZT、BaFe12O19、Cr2O3、BiFeO3、BiMnO3和LuFe2O4、FCSB(Fe90Co78Si12B10)、PMN-PZT((Pb(Mg1/3Nb2/3)O3)1-x-(Pb(Zr1-yTiy)O3)x，例如Pb(MgxNb1-x)O3-PbZrO3-PbTiO3)、PMN-PT((Pb(Mg1/3Nb2/3)O3)1-x-(PbTiO3)x，例如Pb(Mg1/3Nb2/3)O3-PbTiO3)中的一种或几种。
可选的，所述量子效应材料为YBCO、PbLaTiO3、CdSe、GaAs、PbSe、BBO、PPLN和铅、锌锡合金。冷原子气体(如铷、锂、钠)，铁、镍、钴等磁性材料。
可选的，所述阻变效应材料为ZrO2、TiO、Ta2O5、BiFeO3、SrRuO、SrZrO、Fe3O4、ZnFe2O4、BaTiO3、Pb(Mg1/3Nb2/3)O3-PbTiO3、Ba(Sr0.7Ba0.3)TiO3、In2O3-SnO2、Cu2ZnSnSe4、聚苯乙烯(PS)、La1-xSrxMnO3、(Pb,Fe)NbO3CuOx(如CuO0.5)、MoS2-xO4(如MoS2O4)、HfOx(如HfO2)、WOX(如WO2)、PCMO(Pr1-xCaxMnO3,例如Pr0.7Ca0.3MnO3)、LSMO(LaxSr1-xMnO3，例如La0.5Sr0.5MnO3)、LCMO(LaxCa1-xMnO3,例如La 0.7Ca 0.3MnO 3)等。
可选的，所述存储材料为Fe3O4、Fe2O3、CoFe(钴铁合金)、FeCo、FeAlSi、FePt、MnFe、FeNi、CoPt、CoFeB、SbI3、聚碳酸酯、Si3N4、SiO2、SiOxNy、Se、BaFe12O19、NiFe、AgCl、AgBr、Ge2Sb2Te5、GeSbTe、Al2O3/Fe、FeAlOx、聚苯胺(PANI)。
可选的，所述超导材料为H2S、CeCu2Si、CeTIn5、CePt3Si、Ba0.6K0.4Fe2As2、LaNiC2、LaNiGa2、CaPtAs、Y3Fe5O12/Al、2H-MX2(M＝transition metals；X＝chalcogenides)、2H-NbSe2、(magic-angle twisted trilayer graphene)(MATTG)、2H-WS2、2HeTaS2、1Td-MoTe2、W2N3、1T-PdTe2、Pb10-xCux(PO4)6、(Li,Fe)OHFeSe、CuInCo2Te4、YBa2Cu3O7(钇合金铜氧化物)、Ba(Fe1-xCox)2As2、Pb、MgB2、CuInSe2、LaFeAsO、Ba(Fe,Co)2As2、BSCCO、GdBCO、IBi2Sr2Ca2Cu3O10(BSCCO)、Tl2Ba2CuO6、YBa2Fe3Se5等。
可选的，所述半导体效应材料为Si、In2Se3、GaAs、GaP、CdSe、ZnSe、PbSe、BN、ZnS、PbS、InP、GaN、Al2Se3、AlAs、InAs、SiGe、CdSe等。
可选的，所述钙钛矿材料为CsPbBr3、MAPbI3-xClx、SBT(SrBi1-xTixO9，例如SrBiTiO9)、BLT(Bi4-xLaxTi3O12，例如Bi3.5La0.5Ti3O12)、PZT(PbZr1-xTixO3。例如PbZr0.7Ti0.3O3)、Cs1-xFAxPbBr3,例如Cs0.8FA0.2PbBr3、CH3NH3PbX3(如CH3NH3PbBr3、CH3NH3PbI3)。
可选的，所述二维材料为GaS、h-BN、As2Te3、Bi2S3、2H-WS2、GaSe、GeS、GeSe、HfS2、HfSe2、In2Se3、MoS2、2H-MoS2、MoTe2、MoSe2、MoSSe、MoWS2、MoWSe2、ReS2、ReSe2、Sb2Te3、SnS2、SnSe2、1T-TaS2、WSe2、ZrSe2、ZrSe3、ACS等。
铁电材料、磁电材料、相变材料、量子效应材料、阻变效应材料、存储材料、半导体材料、超导材料、导体材料、绝缘材料、介质材料、二维材料、一维材料、三维材料、钙钛矿材料、氧化物、硫化物、氰化物、氢化物、硅化物等具有存储效应的材料还可以作为绝缘层添加层、绝缘层材料、绝缘层添加材料、半导体层材料、半导体沟道材料、或者沟道电极材料。可以实现逻辑多态、存储多态。
由于具有存储效应的材料，晶体管可以实现存储状态0对应不同的电流电压曲线，也可以实现单个结构在同一套电压条件下可以具有不仅一种逻辑功能。
由于添加具有存储效应的材料，器件本身材料具有存储效应，因此在器件存0和存1时，可以沟道控制电极输出不同逻辑状态。如图4所示，器件添加具有存储效应的材料，结合添加沟道控制电极，器件出现不同于原有不添加沟道控制电极之前的，新的0和1的存储状态。因此通过添加存储效应材料以及添加沟道控制电极两者有机结合，可以实现多态存储，也就是同一工作电压下有多个电流，基于此，由于逻辑与门和逻辑或门的输出与沟道电流成正比，可以通过添加存储效应材料和添加沟道控制电极两者有机结合，不改变电压和结构的前提下，实现单个结构多个逻辑功能，也就是同一结构，当存储状态为0，输入与输出为与门特性，当存储状态为1的时候，输入与输出为或门特性。
总之，通过沟道控制电极调控存储前后的状态是不一样的，加入具有存储效应材料的晶体管存储前后状态也是不一样的，这两种存储方式有机结合，会引起更多逻辑态和存储状态。
通过加入具有存储效应的材料有机结合沟道控制电极调控晶体管的存储状态，可以实现比原来仅有加入具有存储效应的材料，但是没有沟道控制电极；或者仅有沟道控制电极，但是没有加入具有存储效应的材料的器件有更多态的存储。
在一实施例中，如图4所示，当隔离层的材料为铁电材料、相变材料和磁电材料中的至少一种时，逻辑晶体管的存储窗口变大，使得读取准确率提高。
在一实施例中，所述沟道控制电极106，位于所述第二沟槽152的内部，包括：所述沟道控制电极106位于所述第二沟槽152的下部。
在其他一些实施例中，所述沟道控制电极106还可位于所述第二沟槽152的中部。
在一实施例中，所述逻辑晶体管还包括：覆盖所述沟道控制电极106，并位于所述第二沟槽152上部的第一绝缘层107；其中，所述沟道控制电极106的顶面低于所述漏区(导体区)103的底面，所述第一绝缘层107隔离所述沟道控制电极106和所述漏区103。
在第二沟槽152的下部和上部分别形成沟道控制电极106和第一绝缘层107，沟道控制电极106的顶面低于导体区103的底面，第一绝缘层107将二者彼此隔离。在逻辑晶体管中，沟道控制电极106与半导体层102直接接触，沟道控制电极106由导电材料组成，例如由金属组成，半导体层102由P型半导体组成，沟道控制电极106与半导体层102之间形成结电容。
在一实施例中，所述至少一个沟道控制电极106由选自导体、半导体、或导体与半导体的任意叠层组成。优选地，所述导体包括选自金属、合金、ITO、掺杂硅、掺杂多晶硅、金属氮化物、金属硅化物中的至少一种。优选地，所述金属包括选自Pt、Pd、Au、Ni、Ag、Cu、Al、Mo、In、Ti中的至少一种。例如，沟道控制电极106由Pt组成。第一绝缘层107的材料包括绝缘材料。
所述沟道控制电极通过掺杂工艺、或/和沉积工艺、或/和外延工艺、或/和自组装工艺、或/和旋涂工艺、或/和自组装工艺、或/和Roll-to-Roll工艺、或/和水热法工艺、或/和压印工艺、或/和滚压工艺、或/和打印工艺、或/和蒸镀工艺加工形成。
在一些实施例中，所述沟道控制电极包括一个沟道控制电极，所述一个沟道控制电极至少部分围绕所述栅叠层，以获得预定的结面积。
在其他一些实施例中，所述沟道控制电极包括多个沟道控制电极，所述多个沟道控制电极间隔围绕所述栅叠层，并分别与所述半导体层接触，以形成多个结电容。
在一实施例中，所述逻辑晶体管还包括：位于所述导体区103上的第二绝缘层110；位于所述第二绝缘层110上的漏极121、栅极123和控制栅极124，以及位于所述半导体衬底101的远离所述半导体层102的表面上的源极122；其中，所述漏极121与所述漏区103电连接，所述栅极123与所述栅极导体105电连接，所述控制栅极124与所述沟道控制电极106电连接，所述源极122与所述源区101电连接。
第二绝缘层110覆盖在导体区103的表面上作为层间介质层。漏极121经由贯穿第二绝缘层110的第一导电通道(conductive vias)111连接至导体区(也即漏区)103。栅极123经由贯穿第二绝缘层110的第二导电通道113连接至栅极导体105。控制栅极124经由贯穿第二绝缘层110以及第一绝缘层107的第三导电通道114连接至沟道控制电极106。
在一实施例中，所述栅极导体105为所述逻辑晶体管的输入端，所述沟道控制电极106为所述逻辑晶体管的输出端，包括：与所述栅极导体105连接的所述栅极123为所述逻辑晶体管的输入电极，与所述沟道控制电极106连接的所述控制栅极124为所述逻辑晶体管的输出电极。
在本实施例中，逻辑晶体管的沟道控制电极106邻近栅极导体105的一侧表面，并且，沟道控制电极106和栅极导体105分别在半导体层102中大致垂直延伸。栅极导体105与半导体层102之间夹有栅极介质层104，在写入操作和读取操作中，在栅极导体105上施加的栅极电压作用于半导体层102的邻近区域，从而在栅极导体105和沟道控制电极106之间形成从半导体层102的一个表面延伸到另一个表面的大致垂直延伸的沟道。沟道控制电极106与半导体层102直接接触以形成结电容。
在写入操作中，在沟道控制电极106上施加的控制区电压将电荷存储于结电容上，或者将电荷从结电容释放至沟道中。逻辑晶体管的存储状态与结电容的电荷状态相关，在读取操作中，通过检测逻辑晶体管的漏极电流(即，沟道电流)的变化获取逻辑晶体管的存储状态。
与平面型逻辑晶体管相比，逻辑晶体管为垂直结构晶体管，其中，逻辑晶体管的源区和漏区分别位于半导体层102的相对表面上。与平面型晶体管相比，不仅可以减小源区和漏区的总计芯片面积，而且可以减小栅极长度限制、布线更加灵活以及减小源极和漏极的总计布线面积。因此，对于每个存储单元而言，可以减小逻辑晶体管的单元尺寸，从而提高存储器的存储密度。进一步地，逻辑晶体管的半导体衬底101作为源区，对于存储阵列而言，可以利用半导体衬底101形成多个逻辑晶体管的“共源结构”。因此，对于多个存储单元而言，采用“共源结构”可以减少源极的布线数量和布线面积。
在本实施例中，在半导体衬底101的背面形成源极122。在替代的实施例中，可以在第二绝缘层110的表面上，形成源极122。在此情形下，例如，源极122由漏极121的同一个金属层图案化形成，源极122经由导电通道与半导体衬底101相连接。对于多个存储单元而言，采用“共源结构”，多个存储单元的逻辑晶体管可以共用一个源极122。不论是源极122位于半导体衬底101的正面还是背面，采用“共源结构”可以减少源极的布线数量和布线面积，进一步减小存储阵列的整体尺寸，从而提高存储器的存储密度。
与平面型逻辑晶体管相比，逻辑晶体管为垂直结构晶体管，其中，栅极导体105和沟道控制电极106分别位于第一沟槽151和第二沟槽152中。与平面型晶体管相比，逻辑晶体管100的沟道控制电极106仅填充第二沟槽的下部，控制栅极124经由第三导电通道114与沟道控制电极106连接。利用第一绝缘层107和第二绝缘层110，沟道控制电极106与逻辑晶体管的导体区103以及电极布线彼此隔离，因而可以减小沟道控制电极106相关的寄生电容以提高存储器件的读写速度。
在一实施例中，如图5a所示，所述逻辑晶体管还包括：第一绝缘体108，所述第一绝缘体108贯穿所述半导体衬底(源区)101和所述源极122。所述第一绝缘体108可以位于所述沟道控制电极106远离所述栅极导体105的一侧，和/或，位于所述沟道控制电极106和所述栅极导体105之间，和/或，位于所述栅极导体105远离所述沟道控制电极106的一侧。
在一实施例中，如图5b所示，所述逻辑晶体管还包括：第二绝缘体109，所述第二绝缘体109贯穿整个逻辑晶体管，即从顶层的漏极到底层的源极。
本实施例中，通过增加第一绝缘体和第二绝缘体，可以使各个晶体管的源区之间互相隔离，源极之间互相隔离，半导体层之间互相隔离，沟道区之间互相隔离，漏区之间互相隔离，以及漏极之间互相隔离，以此减少彼此之间的漏电流。
在一实施例中，如图2所示，所述栅叠层包括一个栅叠层，根据对所述一个栅叠层的输入端的信号执行逻辑运算的结果，使所述逻辑晶体管操作为非门电路结构。
图6为现有技术中的非门电路结构的电路图，如图6所示，需要使用两个不同类型的晶体管，因此占用了更多的面积，制作工艺也更加复杂，制作成本更高。
图7为本公开实施例提供的单输入门电路结构的电路图，基于本公开中的单输入门电路结构可以实现非门电路结构。
图8单晶体管非门器件结构的典型逻辑特性图，在本公开的单晶体管非门器件结构实施例中，通过实验测量，单晶体管器件结构能够成功实现NOT逻辑门。如表1所示的逻辑非门真值表，输入与输出逻辑相反。实测数据如图8所示，采用单晶体管器件结构能够有效地实现NOT逻辑门，漏极电压和源极电压均保持稳定不变。此表中，漏极电压VDS≤1V，源极电压VSS＝0V。
表1：
输入 输出
0 1
1 0
在一实施例中，如图9所示，所述栅叠层包括多个栅叠层，根据对所述多个栅叠层的输入端的信号执行逻辑运算的结果，使所述逻辑晶体管选择性地操作为双输入逻辑门、多输入逻辑门、双输出逻辑门、多输出逻辑门结构中的任意一种。
所述使所述逻辑晶体管选择性地操作为双输入逻辑门、多输入逻辑门、双输出逻辑门、多输出逻辑门结构中的任意一种，包括：使所述逻辑晶体管实现或非、与非、或、与、同或、异或逻辑功能中的任意一种。
所述逻辑晶体管可实现一输入两输出、两输入两输出、三输入两输出、多输入多输出。所述输入输出可为电压，也可为电流。
在写入操作中，在沟道控制电极上施加的控制区电压将电荷存储于结电容上，或将电荷从结电容释放至沟道中。
在读取操作中，通过检测逻辑晶体管的漏电流的变化获取逻辑晶体管的存储状态。
下面以逻辑晶体管包括两个输入，一个输出为例进行说明。图10为本公开实施例提供的双输入门电路结构的电路图，基于本公开中的双输入门电路结构可以实现与门电路结构、或门电路结构、与非门电路结构以及或非门电路结构等结构。如图9所示，两个栅极导体105为两个输入，两个输入或者多个输入的时候，输入的逻辑状态可以不同、也可以相同。沟道控制电极106为输出。
表2为单晶体管双输入NAND门器件结构的真值表。在本公开的单晶体管双输入NAND门器件结构实施例中，通过实验测量，单晶体管双输入门器件结构能够成功实现NAND逻辑门。通过引入额外的逻辑门作为第二个输入。如表1所示的逻辑NAND门真值表，只有输入1和输入2均为逻辑1时，输出才为逻辑0。实测数据如表3所示，采用单晶体管双输入门器件结构能够有效地实现NAND逻辑门，漏极电压和源极电压均保持稳定不变。此表中，漏极电压VDS＝0.8V，源极电压VSS＝0V。
表2：
输入1 输入2 输出
0 0 1
1 0 1
0 1 1
1 1 0
表3：
输入1 输入2 输出
0V 0V 1.6906V
1.2V 0V 1.4983V
0V 1.4V 1.1340V
1.2V 1.4V 0.3451V
表4为单晶体管双输入AND门器件结构的真值表。在本公开的单晶体管双输入门AND器件结构实施例中，通过实验测量，单晶体管双输入门器件结构能够成功实现AND逻辑门。通过引入额外的逻辑门作为第二个输入。如表4所示的逻辑AND门真值表，只有输入1和输入2均为逻辑1时，输出才为逻辑1。实测数据如表5所示，采用单晶体管双输入门器件结构能够有效地实现AND逻辑门，漏极电压和源极电压均保持稳定不变。此表中，漏极电压VDS＝6V，源极电压VSS＝0V。
表4：
输入1 输入2 输出
0 0 0
1 0 0
0 1 0
1 1 1
表5：
输入1 输入2 输出
0V 0V 0.187V
1.4V 0V 0.506V
0V 10V 0.262V
1.4V 10V 1.399V
表6为单晶体管双输入OR门器件结构的真值表。在本公开的单晶体管双输入门OR器件结构实施例中，通过实验测量，单晶体管双输入门器件结构能够成功实现OR逻辑门。通过引入额外的逻辑门作为第二个输入。如表6所示的逻辑OR门真值表，只有输入1和输入2均为逻辑0时，输出才为逻辑0。实测数据如表7所示，采用单晶体管双输入门器件结构能够有效地实现OR逻辑门，漏极电压和源极电压均保持稳定不变。此表中，漏极电压VDS＝6V，源极电压VSS＝0V。
表6：
输入1 输入2 输出
0 0 0
1 0 1
0 1 1
1 1 1
表7：
输入1 输入2 输出
0V 0V 0.161V
1.4V 0V 1.031V
0V 12V 1.019V
1.4V 12V 1.185V
在一实施例中，如图11所示，逻辑晶体管包括一个输入，两个输出，其中，两个输出与输入的距离可以相等，也可以不相等。
根据沟道控制电极(输出电极)在其中一个第二沟槽内的位置决定输出是逻辑非门还是缓冲器。若输出电极更接近漏极，则输出信号与输入信号逻辑相反，输出为逻辑非门；若输出电极更接近源极，则输出信号与输入信号逻辑相同，输出为缓冲器。
可以通过调整沟道控制电极(输出电极)在其中一个第二沟槽内的位置、第二沟槽和第一沟槽的距离、结构、工艺、电压等决定是什么输出、什么逻辑，例如，根据输出电极在其中一个第二沟槽内的位置来决定输出是逻辑与门(输出电极更接近源极)还是与非门(输出电极更接近漏极)，增加漏极电压可使与门变为或门。
在一实施例中，如图12所示，逻辑晶体管包括两个输入，两个输出。
可以通过调整沟道控制电极(输出电极)在其中一个第二沟槽内的位置、第二沟槽和第一沟槽的距离、结构、工艺、电压等决定是什么输出、什么逻辑，例如，根据输出电极在其中一个第二沟槽内的位置来决定输出是逻辑与门(输出电极更接近源极)还是与非门(输出电极更接近漏极)，增加漏极电压可使与门变为或门。
在一实施例中，如图13所示，逻辑晶体管包括三个输入，两个输出。
在一些实施例中，三个输入中的中间输入为两侧输入的共同输入，可以通过调整输出电极在其中一个第二沟槽内的位置、第二沟槽和第一沟槽的距离、结构、工艺、电压等决定是什么输出、什么逻辑，例如，根据输出电极在其中一个第二沟槽内的位置决定是逻辑与门(输出电极更接近源极)还是与非门(输出电极更接近漏极)，增加漏极电压可使与门变为或门。
在其他一些实施例中，中间输入不作为两侧输入的共同输入，可以通过调整输出电极在其中一个第二沟槽内的位置、第二沟槽和第一沟槽的距离、结构、工艺、电压等决定是什么输出、什么逻辑，例如，根据输出电极在其中一个第二沟槽内的位置决定是逻辑与门(输出电极更接近源极)还是与非门(输出电极更接近漏极)，增加漏极电压可使与门变为或门。
在一实施例中，所述输入可以为电压，所述输出可以为电压，也可以为电流。
本公开实施例中，通过以栅极导体作为输入端，以沟道控制电极作为输出端，通过改变输入端的电压改变沟道区的载流子密度从而改变输出端的输出状态，从而通过一个晶体管实现多种逻辑输出，即让同一个晶体管实现多个逻辑电路功能，例如与门、或门、与非门和或非门等，能够减少逻辑电路中晶体管的个数，使逻辑电路的制备方法简单，器件面积减少。
本公开实施例还提供了一种存储器，包括如上述实施例中任一项所述的逻辑晶体管。
应该理解，本公开结构可以用既有工艺线实现，也可以基于既有工艺步骤调整实现，沟道控制电极、控制区材料可以是半导体材料、导体材料或几种材料的合并。实际制备过程可能会因制造厂商、器件尺寸和工艺技术等因素而有所不同。
应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发公开中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本公开公开的技术方案所期望的结果，本文在此不进行限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (18)

1.一种逻辑晶体管，其特征在于，包括：
半导体衬底；
位于所述半导体衬底上的半导体层；
至少一个部分位于所述半导体层内的第一沟槽，以及至少一个延伸至所述半导体层中的第二沟槽；
栅叠层，位于所述第一沟槽内；所述栅叠层包括覆盖所述第一沟槽的底部和侧壁的栅极介质层以及由所述栅极介质层包裹的栅极导体；
隔离层，位于所述栅极导体和所述半导体层之间，所述隔离层的材料包括具有存储效应的材料；
沟道控制电极，位于所述第二沟槽的内部，并与所述半导体层接触，以提取沟道局部电学性能作为输出的电极；其中，
所述半导体层位于所述第一沟槽和所述第二沟槽之间的部分形成为所述逻辑晶体管的沟道区，所述栅极导体为所述逻辑晶体管的输入端，所述沟道控制电极为所述逻辑晶体管的输出端。
2.根据权利要求1所述的逻辑晶体管，其特征在于，
所述隔离层位于所述栅极导体和所述半导体层之间，包括：所述隔离层位于所述栅极导体和所述栅极介质层之间，和/或，所述隔离层位于所述栅极介质层内部，和/或，所述隔离层位于所述栅极介质层和所述半导体层之间。
3.根据权利要求1所述的逻辑晶体管，其特征在于，
所述隔离层的材料包括铁电材料、相变材料、磁电材料、量子效应材料、阻变效应材料、存储材料、半导体材料、超导材料、导体材料、绝缘材料、介质材料、二维材料、一维材料、三维材料、钙钛矿材料、氧化物、硫化物、氰化物、氢化物、硅化物中的至少一种。
4.根据权利要求1所述的逻辑晶体管，其特征在于，所述逻辑晶体管还包括：
位于所述半导体层中的导体区；其中，
所述半导体衬底和所述导体区分别形成为所述逻辑晶体管的源区和漏区。
5.根据权利要求4所述的逻辑晶体管，其特征在于，所述逻辑晶体管还包括：
覆盖所述沟道控制电极，并位于所述第二沟槽上部的第一绝缘层；其中，
所述沟道控制电极的顶面低于所漏区的底面，所述第一绝缘层隔离所述沟道控制电极和所述漏区。
6.根据权利要求5所述的逻辑晶体管，其特征在于，所述逻辑晶体管还包括：
位于所述导体区上的第二绝缘层；
位于所述第二绝缘层上的漏极、栅极和控制栅极，以及位于所述半导体衬底的远离所述半导体层的表面上的源极；其中，
所述漏极与所述漏区电连接，所述栅极与所述栅极导体电连接，所述控制栅极与所述沟道控制电极电连接，所述源极与所述源区电连接。
7.根据权利要求6所述的逻辑晶体管，其特征在于，
所述栅极导体为所述逻辑晶体管的输入端，所述沟道控制电极为所述逻辑晶体管的输出端，包括：
与所述栅极导体连接的所述栅极为所述逻辑晶体管的输入电极，与所述沟道控制电极连接的所述控制栅极为所述逻辑晶体管的输出电极。
8.根据权利要求1所述的逻辑晶体管，其特征在于，
所述沟道控制电极，位于所述第二沟槽的内部，包括：所述沟道控制电极位于所述第二沟槽的下部。
9.根据权利要求1所述的逻辑晶体管，其特征在于，
所述栅叠层包括一个栅叠层，根据对所述一个栅叠层的输入端的信号执行逻辑运算的结果，使所述逻辑晶体管操作为非门电路结构。
10.根据权利要求1所述的逻辑晶体管，其特征在于，
所述栅叠层包括多个栅叠层，根据对所述多个栅叠层的输入端的信号执行逻辑运算的结果，使所述逻辑晶体管选择性地操作为双输入逻辑门、多输入逻辑门、双输出逻辑门、多输出逻辑门结构中的任意一种。
11.根据权利要求10所述的逻辑晶体管，其特征在于，
所述使所述逻辑晶体管选择性地操作为双输入逻辑门、多输入逻辑门、双输出逻辑门、多输出逻辑门结构中的任意一种，包括：使所述逻辑晶体管实现或非、与非、或、与、同或、异或逻辑功能中的任意一种。
12.根据权利要求1所述的逻辑晶体管，其特征在于，
所述至少一个部分位于所述半导体层内的第一沟槽，包括：
所述第一沟槽贯穿所述半导体层并延伸至所述半导体衬底内，或者，
所述第一沟槽延伸至所述半导体层内。
13.根据权利要求1所述的逻辑晶体管，其特征在于，
所述沟道控制电极包括一个沟道控制电极，所述一个沟道控制电极至少部分围绕所述栅叠层，以获得预定的结面积。
14.根据权利要求1所述的逻辑晶体管，其特征在于，
所述沟道控制电极包括多个沟道控制电极，所述多个沟道控制电极间隔围绕所述栅叠层，并分别与所述半导体层接触，以形成多个结电容。
15.根据权利要求1所述的逻辑晶体管，其特征在于，
所述至少一个沟道控制电极由选自导体、半导体、或导体与半导体的任意叠层组成。
16.根据权利要求1所述的逻辑晶体管，其特征在于，
所述沟道控制电极通过掺杂工艺、或/和沉积工艺、或/和外延工艺、或/和自组装工艺、或/和旋涂工艺、或/和自组装工艺、或/和Roll-to-Roll工艺、或/和水热法工艺、或/和压印工艺、或/和滚压工艺、或/和打印工艺、或/和蒸镀工艺加工形成。
17.根据权利要求1所述的逻辑晶体管，其特征在于，
铁电材料、磁电材料、相变材料、量子效应材料、阻变效应材料、存储材料、半导体材料、超导材料、导体材料、绝缘材料、介质材料、二维材料、一维材料、三维材料、钙钛矿材料、氧化物、硫化物、氰化物、氢化物、硅化物还作为绝缘层添加层、绝缘层材料、绝缘层添加材料、半导体层材料、半导体沟道材料、或者沟道电极材料。
18.一种存储器，其特征在于，包括如上述权利要求1-17中任一项所述的逻辑晶体管。
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