CN1175126A - 为防止共模振荡和输入滞后的差分延迟元件 - Google Patents

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J·C·陈
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Abstract

一种用于提供最优化地既防止共模振荡又防止输入滞后的压控差分延迟元件的***,包括第一、第二电压源端和电流调制电压端;电流控制MOS晶体管;一对反相器;一对交联装置;一对MOS二极管。为了防止共模振荡和输入滞后,二极管的沟道尺寸基本上等于负载晶体管的沟道尺寸。

Description

为防止共模振荡和输入滞后的差分延迟元件
本发明总地涉及压控振荡器，更具体地涉及为防止在压控振荡器中的共模振荡而采用对称交联非滞后负载的差分延迟元件。
图1示出传统的锁相环100，其中相位检测器110连接到环路滤波器120，环路滤波器120又连接到压控振荡器(VCO)130。VCO130的输出馈回到相位检测器110。相位检测器110将在线路105上的输入信号相位与在线路104上的来自压控振荡器130的输出信号频率进行比较，并且在线路150上产生对应于这一差别的相位误差信号。环路滤波器120滤波在线路150上的相位误差信号并将在线路160上的控制信号施加到压控振荡器130以控制VCO的工作频率。因为有反馈***，VCO130能够将线路160上的控制电压信号转变为线路140上其相位用输入信号锁定的具有固定频率的输出信号。
锁相环100最关键的元件是压控振荡器130。图2示出常规的压控振荡器130，它包括采用互补金属氧化物半导体(CMOS)技术制造的压控差分延迟元件(VCDDE)210的多级环。各个VCDDE210优选地具有一对代表性的互补差分输入和输出A0/B0、A1/B1、A2/B2，并且可以以共模和差模振荡。
在差分模式中，第一VCDDE220接收差分对A0/B0，反相后将作为差分对A1/B1传送给第二VCDDE230。VCDDE230反相对A1/B1并将其作为差分对A2/B2传送给第三VCDDE240。最后，VCDDE240反相对A2/B2并将其作为差分对A0/B0送回到VCDDE220。理想地，差分对A0/B0、A1/B1和A2/B2之间各具有一个180度相移。因为VCDDE210以共模工作，即其中各个A/B对彼此同相，从而导致速度降低、不稳定性和边带噪声衰减特性，以差模工作的VCDDE210就理想得多。
图3示出现有技术VCDDE的第一例310，如名为“为了产生多相位信号而采用互补差分缓冲器的压控环振荡器”的美国专利No.3,239,274所述。VCDDE310包括连接到电压源VDD并由电压控制信号Vin_p控制的源(souring)PMOS晶体管P3，和连接到地电压源VSS并由电压控制信号Vin_n控制的NMOS闾(sinking)晶体管N3。两个并联的反相器320和330连接在源晶体管P3和闾晶体管N3之间。反相器320包括连接到NMOS晶体管N1的PMOS晶体管P1。反相器330包括连接到NMOS晶体管N2的PMOS晶体管P2。
控制信号Vin_p和Vin_n使相等的电流IP3和IN3分别通过晶体管P3和N3，从而调整VCDDE310的有效振荡速度。此外，反相器320和330分别接收输入信号INa和INb以调整输出信号OUTa和OUTb。当输入电压INa为高而输入电压INb为低时，晶体管N1导通而晶体管P1不导通，从而将输出电压OUTa拉低。此外，晶体管P2导通而晶体管N2不导通，从而将输出电压OUTb拉高。同样地，当输入电压INa为低而输入电压INb为高时，晶体管P1导通而晶体管N1不导通，从而将输出电压OUTa拉高，晶体管N2导通而晶体管P2不导通，从而将输出电压OUTb拉低。在产生低源电流IP3和IN3的低输入电压，VCDDE310产生共模振荡的问题，而不是所要求的差模振荡。如果输入电压INa等于输入电压INb，则由于没有防止共模振荡的机制，输出电压OUTa相等于输出电压OUTb。
图4示出第二示例的VCDDE410，如固态电路杂志1990年12月出版的第6期卷25第1385页由Kim，Helman和Gray所著的名为“在2μmCMOS中的30MHz混合模拟/数字时钟恢复电路”所述。VCDDE410包括连接到电压源VDD和NMOS晶体管N1的PMOS晶体管P1，和连接到电压源VDD和NMOS晶体管N2且与之并联连接的PMOS晶体管P2。晶体管N1和N2各连接到闾NMOS晶体管N3，N3连接到地电压源VSS。
输入控制电压Vin_p被施加到晶体管P1和P2的栅极以使它们类似于电阻而工作。输入控制电压Vin_n被施加到晶体管N3的栅极以控制电流IN3。如参考图3所述，输入电压INa控制输出电压OUTb而输入电压INb控制输出电压OUTa。但是，VCDDE410没有防止共模振荡的机制。因而，如果输入电压INa和INb相等，则输出电压OUTa和OUTb将相等。
图5示出另一个现有技术的VCDDE510，如1990年12月正EE国际固态电路年会论文第1385页所述。VCDDE510的构成与VCDDE410类似，还包括与晶体管P1并联连接的PMOS晶体管P5和与晶体管P2并联连接的PMOS晶体管P6，各个晶体管的栅极与其漏极相连。晶体管P5和P6作为二极管工作以将输出电压OUTa和输出电压OUTb的DC低值从电压源VDD箝位到一个PMOS二极管压降。采用二极管箝位，VCDDE510达到了更好的DC稳定性和更好(但不是完全的)共模抑制。
图6示出如1979年2月IEEE固态电路杂志第38页所述的常规CMOS比较器610。比较器610与VCDDE510类似地构成，不同的是比较器610采用交联负载620代替输入控制电压Vin_p并且为了固定工作速度将位于电压源VDD和地电压VSS之间的恒定DC电压Vbias n施加到晶体管N3的栅极而不是输入控制电压Vin_n。交联负载620在差分输出OUTa和OUTb之间实现正反馈，并且从而能够防止共模工作。但是，为了增加增益和防止输入滞后特性，比较器610采用相同尺寸(沟道宽度和长度)的晶体管P1和晶体管P2，以及相同尺寸的晶体管P5和晶体管P6，并且晶体管P5和晶体管P6的尺寸大于晶体管P1和P2。
晶体管P5和P6提供了防止输入滞后的机制。例如，如果晶体管P5和P6各小于晶体管P1和P2，同时如果如图6B的半电路610′所示输入电压INa被设定到偏压B，输入电压INb为低，输出电压OUTa为高且输出电压OUTb为低，则晶体管N1和N2导通而晶体管P1和P2不导通。随着输入电压INb的增加，晶体管N2开始传导电流。当通过晶体管N2的电流相等于通过晶体管N2的电流时，电路610开始改变状态。
由于晶体管P5小于晶体管P2，通过晶体管P2的电流大于通过晶体管P5的电流。为了使通过晶体管N2和晶体管P2的电流相等，晶体管N2的栅-源电压必须等于高于偏压B dV电压的VTHH。类似地，随着INb增加，当INb达到低于偏压B dV的小电压VTHL时，电路改变状态。从而导致比较器610具有如图6C所示的滞后特性。通过使晶体管P5和P6大于晶体管P1和P2，电路610提供无滞后和限制的放大倍数。比较器设计者通常选择晶体管P5和P6大于晶体管P1和P21.1到1.5倍以防止输入滞后并提供限制的放大倍数，同时在共模预防中有一些损失。
再参考图6B，由于晶体管P2和P5的栅-源电压相等，晶体管P2和P5形成电流镜，以便通过晶体管的电流与它们各自的沟道尺寸成正比。由于晶体管P5大于晶体管P2，晶体管P5的电流IP5大于晶体管P2的电流IP2。不相等的电流不能有效地防止共模工作。
图7A示出了另一个示例性的VCDDE710，如在前述IEEE国际固态电路论文1995年2月第268页题为“采用无噪声自适应增益压控振荡器的0.18μmCMOS热-待机锁相环”的论文所述。VCDDE710与比较器610类似地构成，不同的是，不用二极管箝位P5和P6，NMOS晶体管N5和N6并联连接到晶体管P1和P2并使它们的栅极分别与输入电压INa和INb相连。如上参考图6A所述，交联负载620完成正反馈并从而防止共模振荡。
图7B示出当输入电压INa为高，输入电压INb为低，输出电压OUTa为高且输出电压OUTb为低时等效于电路710的VCDDE半电路710′。相应地，晶体管N2、N6和P1不导通，晶体管N1、N3、N5和P2导通。由于为高的输入电压INa被施加到晶体管N5的栅极，晶体管N5等效于二极管。晶体管N5和P2不形成电流镜，因此，通过晶体管N5和P2的电流的关系依赖于它们的尺寸。但是，NMOS和PMOS的特性随过程的变化而变化。由于电路710在晶体管N5和晶体管P2之间不对称，VCDDE将产生不希望的输入滞后和不希望的共模振荡。
因此，压控差分延迟元件必须是同时可靠地防止共模振荡和输入滞后的元件。
本发明通过提供既防止共模振荡又防止输入滞后的差分延迟元件及其制造和使用方法而克服了前述***的局限和缺点。该***包括第一电压源端、第二电压源端和电流调制电压端。***还包括其源极连接到第一电压源端而其栅极连接到电流调制电压端的电流控制MOS晶体管。一对反相器连接到电流控制晶体管。各个反相器具有其源极连接到电流控制晶体管漏极且其栅极形成各自的输入端的输入MOS晶体管，以及其漏极连接到输入晶体管的漏极形成一个输出端而其源极连接到第二电压源端的负载MOS晶体管。***还包括一对交联装置以防止共模振荡，每一个将各自反相器的负载晶体管的栅极与另一个反相器的输出端相连以提供正反馈。一对MOS二极管连接到负载晶体管以防止输入滞后特性。各个二极管连接在各自负载晶体管的漏极和源极之间。为同时防止共模振荡和输入滞后，二极管的沟道尺寸基本上等于晶体管的沟道尺寸以便二极管和负载晶体管对称。
在一个实施例中，电流控制晶体管是电流源PMOS晶体管，负载MOS晶体管和MOS二极管晶体管是NMOS晶体管且输入MOS晶体管是PMOS晶体管。在可选实施例中，电流控制晶体管是电流闾NMOS晶体管，负载MOS晶体管和MOS二极管晶体管是PMOS晶体管且输入MOS晶体管是NMOS晶体管。MOS二极管各包括其栅极连接到其漏极并且具有与负载晶体管沟道尺寸相同的沟道尺寸的MOS晶体管，以形成对称的交联负载。
图1是锁相环框图；
图2是图1压控振荡器的框图；
图3是现有技术压控差分延迟元件的电路图；
图4是现有技术压控差分延迟元件的电路图；
图5是现有技术压控差分延迟元件的电路图；
图6A是现有技术比较器的电路图；
图6B是采用选择电压的图6A比较器的等效半电路图；
图6C是示出滞后特性的示意图；
图7A是现有技术压控差分延迟元件的电路图；
图7B是采用选择电压的图7A压控差分延迟元件的等效半电路图；
图8A是根据本发明采用PMOS交联负载的压控差分延迟元件电路图；
图8B是根据本发明的图8A压控差分延迟元件的等效半电路图；
图8C是示出无滞后特性的示意图；
图9A是根据本发明采用NMOS交联负载的压控差分延迟元件的电路图；
图9B是根据本发明图9A的压控差分延迟元件的等效半电路图；
图10是示出根据本发明用于制造VCDDE的方法的步骤流程图；
图11是示出根据本发明用于使用VCDDE的方法的步骤流程图。
图8A是示出根据本发明采用PMOS交联负载的压控差分延迟元件(VCDDE)810的框图。VCDDE810包括其漏极连接到地电压源VSS而其栅极连接到输入电流控制端的电流控制闾NMOS晶体管N3。电压Vin_n被施加到晶体管N3的控制端用于调制通过晶体管的电流并从而调制通过VCDDE810的电流和VCDDE的速度。
VCDDE810还包括一对反相器820和830。反相器820包括连接到电流控制晶体管N3的NMOS晶体管N1和连接在NMOS晶体管N1与电压源VDD之间的PMOS晶体管P1。反相器830包括连接到电流控制晶体管N3的NMOS晶体管N2和连接在NMOS晶体管N2与电压源VDD之间的PMOS晶体管P2。晶体管N1和N2各自具有用于分别接收输入电压INa和INb以便调制它们的电流的栅极端子。晶体管P1和P2的栅极采用交联负载840对称地交联以完成正反馈，并且因此防止共模振荡。其各自的栅极连接到其漏极以形成MOS二极管的另外的PMOS晶体管P5和P6分别交联到晶体管P1和P2，用于通过在操作期间由晶体管P1和P2形成电流镜来调制电流以便防止参考图6A-6C和图8C描述的输入滞后和共模振荡。
如果IP5＜＜IP2，则电路810将具有大的滞后而无共模振荡。如果IP5＜IP2，则电路810将具有滞后而无共模振荡。如果IP5＝IP2，则电路810将无滞后也无共模振荡。如果IP5＞IP2，则电路810将无滞后而有一些共模振荡。如果IP5＞＞IP2，则电路810将无滞后而高的共模振荡。对于VCDDE，如在比较器610设计中的，增益不是重要的考虑。因此，IP5＝IP2是最好的选择，因而，有效地包括其尺寸与晶体管P2相等的晶体管P5以防止图8C所示的输入滞后。由于对于差分设计，晶体管P1的尺寸等于晶体管P2的尺寸，因此，晶体管P1、P2、P5和P6都是相同的尺寸。
如果VCDDE810进入共模振荡，也就是说，如果输出电压OUTa变成与输出电压OUTb相等，则VCDDE将通过交联负载P1和P2的正反馈被自动强制返回差模。例如，如果由于由噪声引起的电压波动，输出电压OUTa变得稍低于输出电压OUTb，则晶体管P1传导稍大于晶体管P2的电流，导致输出电压OUTb变得稍高。随着输出电压OUTb变得稍高，晶体管P2传导稍小的电流，导致输出电压OUTa变得更低。这个过程一直重复到输出电压OUTa变为逻辑低而输出电压OUTb变为逻辑高。
图8B示出当输入电压INa为高，输入电压INb为低，输出电压OUTa为高而输出电压OUTb为低时等效于电路810的VCDDE半电路810′。相应地，晶体管P1、P6和N2不导通，而晶体管P2、P5、N1和N3导通。由于晶体管P2和P5形成电流镜，它们的电流正比于它们各自的沟道尺寸。如同在比较器610设计中的，由于不考虑增益，电流IP5不必大于电流IP2。因此，为了使同时防止共模振荡和输入滞后最优化，晶体管P2和P5的尺寸必须相等以保证电流IP5和电流IP2相等。此外，因为电流IP5和IP2相等，VCDDE810′有相等的上升和下降次数，避免了采用锁定触发器以产生***时钟(未示出)的需要，从而改进了***时钟速度和有效性。另外，由于电流IP2和IP5各自相等于电流IN3，上升和下降次数可以由Vin_n调整。因此，电压控制信号Vin_n控制VCDDE810的速度，并且对于各个由Vin_n控制的具体速度在VCDDE的输出总是产生相等的上升和下降次数。
图9A是采用NMOS交联负载940的压控差分延迟元件的电路图。VCDDE910包括其漏极连接到电压源VDD而其栅极连接到输入电流控制端的电流控制源PMOS晶体管P3。电压Vin_p被施加到控制端，用于调整通过晶体管P3驱动的电流并从而调整通过VCDDE的电流，因而用于调整VCDDE910的速度。
VCDDE910还包括一对反相器920和930。反相器920包括连接到地电压源VSS的NMOS晶体管N1和连接在NMOS晶体管N1和电流控制晶体管P3之间的PMOS晶体管P1。反相器930包括连接到地电压源VSS的NMOS晶体管N2和连接在NMOS晶体管N2和电流控制晶体管P3之间的PMOS晶体管P2。晶体管P1和P2各具有用于接收各自的输入电压INa和INb的栅极端子以便调整它们的电流。晶体管N1和N2的栅极采用交联负载940而是对称交联的以完成正反馈并因此防止共模振荡。其各自的栅极连接到其漏极以形成MOS二极管的NMOS晶体管N5和N6分别与晶体管N1和N2交联，以便在操作期间通过利用如图9B所示的晶体管N1和N6形成电流镜来调整电流从而防止参考图6A-6C和图8C所述的输入滞后。由于与图8A所述相同的原因，晶体管N1、N2、N5和N7有相同的尺寸。
如果VCDDE910进入共模振荡，也就是说，若输出电压OUTa等于输出电压OUTb，则VCDDE910将被自动地强制返回差模。采用与参考图8A示例中相同的条件，如果输出电压OUTa变得稍低于输出电压OUTb，则晶体管N1传导稍小的电流，导致输出电压OUTb变得稍高。随着输出电压OUTb变得稍高，晶体管N2传导稍大的电流，导致输出电压OUTa变得更低。这个过程一直重复到输出电压OUTa变成逻辑低而输出电压OUTb变成逻辑高。
图9B示出当输入电压INa为高，输入电压INb为低，输出电压OUTa为高而输出电压OUTb为低时等效于电路910的VCDDE半电路910′。相应地，晶体管N2、N5和P1不导通，而晶体管N1、N6、P2和P3导通。由于晶体管N1和N6形成电流镜，通过晶体管的电流正比于它们各自的沟道尺寸。再者，由于不考虑增益，电流IN6不必大于电流IN1。因此，为了使同时防止共模振荡和输入滞后最优化，晶体管N1和N6的尺寸必须相等以保证电流IN1和电流IN6相等。类似地，通过IP3和Vin_p的调整VCDDE910的上升和下降次数相等。
将令人满意的是在图8A PMOS VCDDE810中的输出电压OUTa/OUTb的摆动是从地电压VSS到地电压VSS加NMOS的阈值VTn，而在图9A NMOS VCDDE910中的输出电压OUTa/OUTb的摆动是从电压源VDD到约电压源VDD减去PMOS的阈值VTp。由于地电压VSS是低噪声的并且比电压源VDD更稳定，图9A NMOSVCDDE910提供更少的颤动并因而比图8A PMOS VCDDE810更优选。
本发明还包括用于制造和用于使用参考图8A、8B、9A和9B所述的压控差分延迟元件的方法。图10是示出用于制造VCDDE810或VCDDE910的优选的方法1000的步骤的流程图，流程从形成既可以是电流闾NMOS晶体管也可以是电流源PMOS晶体管的电流调制MOS晶体管的步骤1010开始。步骤1020形成一对输入晶体管。如果电流调制晶体管是PMOS晶体管，则输入晶体管也是PMOS晶体管。如果电流调制晶体管是NMOS晶体管，则输入晶体管是NMOS晶体管。在步骤1030，输入晶体管的源极电连接到电流调制MOS晶体管的漏极。
在步骤1040，形成有一对各有特殊沟道尺寸的负载晶体管。如果电流调制MOS晶体管是NMOS晶体管，则负载晶体管是PMOS晶体管。如果电流调制MOS晶体管是PMOS晶体管，则负载晶体管是NMOS晶体管。在步骤1050，负载晶体管的漏极电连接到输入晶体管的漏极。在步骤1060，形成有一对具有与负载晶体管的尺寸基本上相同的沟道尺寸的二极管，而在步骤1070，它们各自与相应的负载晶体管之一并联电连接。二极管可以采用其源极连接到其漏极的晶体管形成。在步骤1080，各个负载晶体管的栅极电连接到其他负载晶体管的漏极以形成交叉连接。随后方法1000结束。
图11是示出使用VCDDE810或VCDDE910的优选方法1100的步骤的流程图。方法1100在步骤1110通过提供既可以是电流闾NMOS晶体管也可以是电流源PMOS晶体管的电流调制MOS晶体管而开始。在步骤1120，提供了其源极各连接到电流调制MOS晶体管的漏极的一对输入晶体管。如参考图10所述的，如果电流调制晶体管是PMOS晶体管，则输入晶体管也是PMOS晶体管。如果电流调制晶体管是NMOS晶体管，则输入晶体管是NMOS晶体管。
步骤1130提供一对负载晶体管，各使其栅极连接到其他晶体管的漏极而其各漏极连接到相应的输入晶体管的漏极。再者，如果电流调制MOS晶体管是NMOS晶体管，则负载晶体管是PMOS晶体管。如果电流调制MOS晶体管是PMOS晶体管，则负载晶体管是NMOS晶体管。在步骤1140，提供了一对具有与负载晶体管的尺寸基本上相同的沟道尺寸的二极管，以便各个二极管与相应的负载晶体管之一并联电连接。在步骤1150，提供了交叉连接将各个负载晶体管的栅极电连接到其他晶体管的漏极。
在步骤1160，差分输入信号被施加在输入晶体管的栅极上。在步骤1170，差分输出信号被在负载晶体管的漏极上接收。由于在步骤1150提供了交叉连接，共模振荡被防止。由于在步骤1140提供了与负载晶体管具有相同晶体管尺寸的二极管对，输入滞后特性也被防止了。
前述本发明优选实施例的描述仅是示例性的，本发明还可以提供上述实施例的其他变型。尽管描述了利用在VCO中的VCDDE，但VCDDE也可以被用在其他电路中。本发明的各个组成部分可以采用专用集成电路来完成，也可以采用互连的常规部件或电路的网络来完成。此处的实施例只是为了示意而非意在穷举或限制。在前述教导之下可以有许多变型和改动。该***仅由随后的权利要求所限定。

Claims (20)

1.一种压控差分延迟元件，包括：
具有一对差分输入端子和一对差分输出端子的一对反相器，各个反相器具有负载晶体管、并联连接到负载晶体管的二极管晶体管、和连接到二极管和负载晶体管的输入晶体管；
在负载晶体管之间提供正反馈的对称交联；
其中二极管沟道尺寸基本上等于负载晶体管的沟道尺寸。
2.根据权利要求1所述的压控差分延迟元件，其特征在于还包括连接到输入晶体管的电流控制转换元件。
3.根据权利要求2所述的压控差分延迟元件，其特征在于电流控制转换元件包括电流源PMOS晶体管，各个负载晶体管包括NMOS晶体管，各个输入晶体管包括PMOS晶体管，而各个二极管包括其栅极连接到其漏极并且具有与负载晶体管的沟道尺寸相等的沟道尺寸的相应的晶体管。
4.根据权利要求2所述的压控差分延迟元件，其特征在于电流控制转换元件包括电流闾NMOS晶体管，各个负载晶体管包括PMOS晶体管，各个输入晶体管包括NMOS晶体管，而各个二极管包括其栅极连接到其漏极并且具有与负载晶体管的沟道尺寸相等的沟道尺寸的相应的晶体管。
5.一种压控差分延迟元件，包括：
其源极连接到第一电压源端子且其栅极连接到电流调制电压端的电流控制MOS晶体管；
一对反相器，各具有
其源极连接到电流控制晶体管的漏极且其栅极形成相应的输入端的输入MOS晶体管；和
其漏极连接到输入晶体管的漏极并形成输出端，且其源极连接到第二电压源端的负载MOS晶体管；
一对连接，各将相应反相器负载晶体管的栅极连接到另一个反相器负载晶体管的漏极；和
一对二极管，各连接在相应的负载晶体管的漏极和源极之间，其中二极管的沟道尺寸基本上等于负载晶体管的沟道尺寸。
6.根据权利要求5所述的压控差分延迟元件，其特征在于电流控制MOS晶体管包括电流源PMOS晶体管，各个负载MOS晶体管包括NMOS晶体管，各个二极管包括NMOS晶体管，而各个输入晶体管包括PMOS晶体管。
7.根据权利要求5所述的压控差分延迟元件，其特征在于电流控制MOS晶体管包括电流闾NMOS晶体管，各个负载MOS晶体管包括PMOS晶体管，各个二极管包括PMOS晶体管，而各个输入晶体管包括NMOS晶体管。
8.一种压控振荡器，包括：
至少三个压控差分延迟元件，包含
电流控制晶体管；
一对连接到电流控制晶体管并且具有一对差分输入端子和一对差分输出端子的反相器，各个反相器具有负载晶体管和输入晶体管；
在负载晶体管之间提供正反馈的对称交联；
一对连接在负载晶体管上的二极管，其中二极管的沟道尺寸与负载晶体管的沟道尺寸基本上相等。
9.一种锁相环，包括：
相位检测器，具有用于接收输入信号的第一检测器输入端和用于接收反馈信号的第二检测器输入端，以及检测器输出端；
环路滤波器，具有电连接到检测器输出端的环路输入端和环路输出端；和
压控振荡器，包含
电流控制晶体管；
一对连接到电流控制晶体管的反相器，各个反相器具有负载晶体管和输入晶体管，输入晶体管的栅极连接到环路输出端，输入晶体管的漏极连接到第二检测器输入端；
在负载晶体管之间提供正反馈的对称交联；
一对连接在负载晶体管上的二极管，其中二极管的沟道尺寸与负载晶体管的沟道尺寸基本上相等。
10.一种用于制造压控差分延迟元件的方法，包括以下步骤：
形成MOS电流控制晶体管；
形成一对MOS输入晶体管；
将输入晶体管的源极连接到电流控制晶体管的漏极；
形成一对具有相同尺寸沟道的MOS负载晶体管；
将输入晶体管的漏极连接到负载晶体管的漏极；
形成一对二极管，各个二极管具有与负载晶体管基本上相同的沟道尺寸，且各个二极管与相应的负载晶体管之一并联连接；
将各个负载晶体管的栅极连接到另一个负载晶体管的漏极。
11.根据权利要求10的方法，其特征在于形成电流控制晶体管的步骤形成电流源PMOS晶体管。
12.根据权利要求11的方法，其特征在于形成一对负载晶体管的步骤形成一对NMOS晶体管。
13.根据权利要求11的方法，其特征在于形成一对输入晶体管的步骤形成一对PMOS晶体管。
14.根据权利要求10的方法，其特征在于形成电流控制晶体管的步骤形成电流闾NMOS晶体管。
15.根据权利要求14的方法，其特征在于形成一对负载晶体管的步骤形成一对PMOS晶体管。
16.根据权利要求14的方法，其特征在于形成一对输入晶体管的步骤形成一对NMOS晶体管。
17.根据权利要求10的方法，其特征在于形成一对二极管的步骤包含形成一对其栅极连接到各自的漏极且沟道尺寸等于负载晶体管沟道尺寸的晶体管。
18.一种用于制造压控差分延迟元件的***，包括：
用于形成MOS电流控制晶体管的装置；
用于形成一对MOS输入晶体管的装置；
用于将输入晶体管的源极连接到电流控制晶体管的漏极的装置；
用于形成一对具有相同尺寸沟道的MOS负载晶体管的装置；
用于将输入晶体管的漏极连接到负载晶体管的漏极的装置；
用于形成一对二极管，各个二极管具有与负载晶体管基本上相同的沟道尺寸，且各个二极管与相应的负载晶体管之一并联连接的装置；
用于将各个负载晶体管的栅极连接到另一个负载晶体管的漏极的装置。
19.一种使用压控差分延迟元件的方法，包括：
提供MOS电流控制晶体管；
提供一对各使其源极连接到电流调制MOS晶体管的漏极的MOS输入晶体管；
提供一对MOS负载晶体管，各使其栅极连接到另一个晶体管的漏极而使其漏极连接到相应的输入晶体管的漏极；
提供一对二极管，各个二极管具有与负载晶体管基本上相同的沟道尺寸，各个二极管与相应的负载晶体管之一并联连接；
将一差分输入信号施加到输入晶体管的栅极上；和
在负载晶体管的漏极上接收差分输出信号。
20.一种压控差分延迟元件，包括：
一对具有一对差分输入端子和一对差分输出端子的反相器，各个反相器具有负载晶体管，二极管晶体管并联连接到负载晶体管，且输入晶体管连接到二极管和负载晶体管；和在负载晶体管之间提供正反馈的对称交联；其中二极管沟道尺寸正好等于负载晶体管沟道尺寸。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100413214C (zh) * 2002-01-24 2008-08-20 阿尔卡特公司 包含用于减少由共模电压或电流所引起干扰的装置的电子设备的差分输入级
CN101273395B (zh) * 2005-09-23 2010-09-08 安纳帕斯股份有限公司 显示器、列驱动集成电路、和多电平检测器,以及多电平检测方法
CN109428568A (zh) * 2017-08-31 2019-03-05 爱思开海力士有限公司 具有环形振荡器的半导体器件和布置环形振荡器的方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6617900B1 (en) * 2000-01-31 2003-09-09 Hewlett-Packard Development Company, L.P. Arbitrator with no metastable voltage levels on output
US20020175729A1 (en) * 2001-05-25 2002-11-28 Infineon Technologies North America Corp. Differential CMOS controlled delay unit
CN103812503A (zh) * 2012-11-15 2014-05-21 安凯(广州)微电子技术有限公司 一种差分延迟单元电路及环形振荡器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4876519A (en) * 1989-01-23 1989-10-24 National Semiconductor Corporation High frequency ECL voltage controlled ring oscillator
US5063311A (en) * 1990-06-04 1991-11-05 Motorola, Inc. Programmable time delay circuit for digital logic circuits
US5576647A (en) * 1995-06-22 1996-11-19 Marvell Technology Group, Ltd. Charge pump for phase lock loop

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100413214C (zh) * 2002-01-24 2008-08-20 阿尔卡特公司 包含用于减少由共模电压或电流所引起干扰的装置的电子设备的差分输入级
CN101273395B (zh) * 2005-09-23 2010-09-08 安纳帕斯股份有限公司 显示器、列驱动集成电路、和多电平检测器,以及多电平检测方法
CN109428568A (zh) * 2017-08-31 2019-03-05 爱思开海力士有限公司 具有环形振荡器的半导体器件和布置环形振荡器的方法
CN109428568B (zh) * 2017-08-31 2022-12-02 爱思开海力士有限公司 具有环形振荡器的半导体器件和布置环形振荡器的方法

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