CN117501345A - 像素电路、显示面板、驱动方法和显示装置 - Google Patents

像素电路、显示面板、驱动方法和显示装置 Download PDF

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CN117501345A CN202280001921.2A CN202280001921A CN117501345A CN 117501345 A CN117501345 A CN 117501345A CN 202280001921 A CN202280001921 A CN 202280001921A CN 117501345 A CN117501345 A CN 117501345A
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driving
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李大超
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陈小川
朱志坚
杨俊彦
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BOE Technology Group Co Ltd
Yunnan Chuangshijie Optoelectronics Technology Co Ltd
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Abstract

本公开提供一种像素电路、显示面板、驱动方法和显示装置。像素电路包括发光元件、驱动电路、第一储能电路、第二储能电路、写入控制电路和第一控制电路；第一储能电路的第一端与驱动电路的控制端电连接，第一储能电路的第二端与驱动电路的第一端电连接；第二储能电路的第一端与驱动电路的控制端电连接；写入控制电路在第一写入控制信号的控制下，控制写入端与第二储能电路的第二端之间连通或断开；第一控制电路在第一控制信号的控制下，控制电源电压端与驱动电路的第一端之间连通或断开；驱动电路在其控制端的电位的控制下，产生驱动发光元件的驱动电流。本公开能提供一种应用于有机发光二极管显示器的，能够进行阈值电压自补偿的电流型像素电路。

Description

像素电路、显示面板、驱动方法和显示装置
相关申请的交叉引用
本申请主张在2022年6月10日提交的申请号为PCT/CN2022/098080的PCT国际申请，以及，在2022年5月31日提交的申请号为PCT/CN2022/096196的PCT国际申请的优先权，其全部内容通过引用包含于此。
技术领域
本公开涉及显示技术领域，尤其涉及一种像素电路、显示面板、驱动方法和显示装置。
背景技术
OLED(有机发光二极管)显示器是当今平板显示器研究领域的热点之一，像素电路设计是OLED显示器核心技术内容。在相关技术中，不能提供一种应用于OLED显示器的，能够进行阈值电压自补偿的电流型像素电路。
发明内容
在一个方面中，本公开实施例提供一种像素电路，包括发光元件、驱动电路、第一储能电路、第二储能电路、写入控制电路和第一控制电路；
所述第一储能电路的第一端与所述驱动电路的控制端电连接，所述第一储能电路的第二端与所述驱动电路的第一端电连接；所述第一储能电路用于储存电能；
所述第二储能电路的第一端与所述驱动电路的控制端电连接；所述第二储能电路用于储存电能；
所述写入控制电路分别与第一写入控制端、写入端和所述第二储能电路的第二端电连接，用于在第一写入控制端提供的第一写入控制信号的控制下，控制所述写入端与所述第二储能电路的第二端之间连通或断开；
所述第一控制电路分别与第一控制端、电源电压端和所述驱动电路的第 一端电连接，用于在所述第一控制端提供的第一控制信号的控制下，控制所述电源电压端与所述驱动电路的第一端之间连通或断开；
所述驱动电路的第二端与所述发光元件电连接，所述驱动电路用于在其控制端的电位的控制下，产生驱动所述发光元件的驱动电流。
可选的，所述第一控制电路用于在一个显示周期内，在不连续的两个阶段，在所述第一控制信号的控制下，控制所述电源电压端与所述驱动电路的第一端之间连通。
可选的，所述像素电路的显示周期包括先后设置的初始化阶段、自放电阶段、数据准备阶段、数据写入阶段和发光阶段；
所述第一控制电路用于在所述初始化阶段、所述数据准备阶段、所述数据写入阶段和所述发光阶段，在所述第一控制信号的控制下，控制所述电源电压端与所述驱动电路的第一端之间连通，在所述自放电阶段，在所述第一控制信号的控制下，控制所述电源电压端与所述驱动电路的第一端之间断开。
可选的，所述写入控制电路用于在所述初始化阶段、所述数据准备阶段和所述发光阶段，在所述第一写入控制信号的控制下，控制所述写入端与所述第二储能电路的第二端之间断开，在所述自放电阶段和所述数据写入阶段，在所述第一写入控制信号的控制下，控制所述写入端与所述第二储能电路的第二端之间连通。
可选的，本公开至少一实施例所述的像素电路还包括参考电压写入电路；
所述参考电压写入电路分别与第二写入控制端、参考电压端和所述驱动电路的控制端电连接，用于在所述第二写入控制端提供的第二写入控制信号的控制下，将所述参考电压端提供的参考电压写入所述驱动电路的控制端。
可选的，本公开至少一实施例所述的像素电路还包括第二控制电路；所述驱动电路的第二端与所述发光元件的第一极电连接，所述发光元件的第二极与第一电压端电连接；
所述第二控制电路分别与第二控制端、复位电压端和所述发光元件的第一极电连接，用于在所述第二控制端提供的第二控制信号的控制下，控制将所述复位电压端提供的复位电压写入所述发光元件的第一极。
可选的，本公开至少一实施例所述的像素电路还包括电阻电路；所述驱 动电路的第二端通过所述电阻电路与所述发光元件的第一极电连接，所述发光元件的第二极与第一电压端电连接。
可选的，所述第一储能电路包括第一电容；所述第二储能电路包括第二电容；所述写入控制电路包括第一晶体管；
所述第一电容的第一端与所述驱动电路的控制端电连接，所述第一电容的第二端与所述驱动电路的第一端电连接；
所述第二电容的第一端与所述驱动电路的控制端电连接；
所述第一晶体管的控制极与所述第一写入控制端电连接，所述第一晶体管的第一极与所述写入端电连接，所述第一晶体管的第二极与所述第二电容的第二端电连接；所述第一晶体管的背栅与第二电压端电连接。
可选的，所述第一控制电路包括第二晶体管；所述驱动电路包括驱动晶体管；
所述第二晶体管的控制极与所述第一控制端电连接，所述第二晶体管的第一极与所述电源电压端电连接，所述第二晶体管的第二极与所述驱动电路的第一端电连接；所述第二晶体管的背栅与第二电压端电连接；
所述驱动晶体管的控制极为所述驱动电路的控制端，所述驱动晶体管的第一极为所述驱动电路的第一端，所述驱动晶体管的第二极为所述驱动电路的第二端；所述驱动晶体管的背栅与第二电压端电连接。
可选的，所述参考电压写入电路包括第三晶体管；
所述第三晶体管的控制极与所述第二写入控制端电连接，所述第三晶体管的第一极与所述参考电压端电连接，所述第三晶体管的第二极与所述驱动电路的控制端电连接；所述第三晶体管的背栅与第二电压端电连接。
可选的，所述第二控制电路包括第四晶体管；
所述第四晶体管的控制极与所述第二控制端电连接，所述第四晶体管的第一极与所述复位电压端电连接，所述第四晶体管的第二极与所述发光元件的第一极电连接；所述第四晶体管的背栅与第三电压端电连接。
可选的，所述第四晶体管为n型晶体管，所述第三电压端为所述复位电压端；或者，
所述第四晶体管为p型晶体管，所述第三电压端为第二电压端。
可选的，所述第四晶体管为n型晶体管；所述第四晶体管的背栅与P型衬底之间设置有深n肼，以隔离所述第四晶体管的背栅与所述P型衬底；所述第四晶体管的背栅与所述第四晶体管的第一极都与所述复位电压端电连接。
可选的，本公开至少一实施例所述的像素电路还包括n肼和p肼；
所述n肼的掺杂浓度大于所述深n肼的掺杂浓度；
所述n肼的厚度与所述深n肼的厚度的比值大于等于0.4而小于等于0.6；
所述p肼的厚度与所述深n肼的厚度的比值大于等于0.4而小于等于0.6。
在第二个方面中，本公开实施例提供一种显示面板，包括多行多列上述的像素电路。
在第三个方面中，本公开实施例提供一种驱动方法，应用于上述的像素电路，所述驱动方法包括：
写入控制电路在第一写入控制信号的控制下，控制写入端与第二储能电路的第二端之间连通或断开；
第一控制电路在第一控制信号的控制下，控制电源电压端与驱动电路的第一端之间连通或断开；
驱动电路在其控制端的电位的控制下，产生驱动发光元件的驱动电流。
可选的，所述驱动方法包括：
在一个显示周期内，在不连续的两个阶段，所述第一控制电路在所述第一控制信号的控制下，控制所述电源电压端与所述驱动电路的第一端之间连通。
可选的，所述像素电路的显示周期包括先后设置的初始化阶段、自放电阶段、数据准备阶段、数据写入阶段和发光阶段；所述驱动方法包括：
在所述初始化阶段、所述数据准备阶段、所述数据写入阶段和所述发光阶段，所述第一控制电路在所述第一控制信号的控制下，控制所述电源电压端与所述驱动电路的第一端之间连通；
在所述自放电阶段，所述第一控制电路在所述第一控制信号的控制下，控制所述电源电压端与所述驱动电路的第一端之间断开。
可选的，所述像素电路的显示周期包括先后设置的初始化阶段、自放电阶段、数据准备阶段、数据写入阶段和发光阶段；所述驱动方法包括：
在所述初始化阶段、所述数据准备阶段和所述发光阶段，所述写入控制电路在第一写入控制信号的控制下，控制写入端与第二储能电路的第二端之间断开；
在所述自放电阶段和所述数据写入阶段，所述写入控制电路在所述第一写入控制信号的控制下，控制所述写入端与所述第二储能电路的第二端之间连通。
在第四个方面中，本公开实施例提供一种显示装置，包括上述的显示面板。
可选的，所述显示面板包括第一硅基板，以及设置于所述第一硅基板上的像素电路和栅极驱动电路；
所述显示装置还包括第二硅基板，以及，设置于所述第二硅基板上的显示驱动芯片。
可选的，所述第一硅基板的面积大于所述第二硅基板的面积；
所述显示面板包括的信号线的最小宽度大于所述显示驱动芯片包括的信号线的宽度。
附图说明
图1是本公开至少一实施例所述的像素电路的结构图；
图2是本公开至少一实施例所述的像素电路的结构图；
图3是本公开至少一实施例所述的像素电路的电路图；
图4是本公开至少一实施例所述的像素电路的电路图；
图5是本公开至少一实施例所述的像素电路的电路图；
图6是本公开图5所示的像素电路的至少一实施例的工作时序图；
图7是在本公开至少一实施例中，NMOS晶体管(N型金属-氧化物-半导体晶体管)的结构以及PMOS晶体管(P型金属-氧化物-半导体晶体管)的结构示意图；
图8是在相关技术中，NMOS晶体管的结构以及PMOS的结构示意图；
图9是本公开至少一实施例所述的像素电路的电路图；
图10是本公开至少一实施例所述的显示装置的结构图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本公开实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一电极，另一极称为第二电极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述第一电极可以为漏极，所述第二电极可以为源极；或者，所述第一电极可以为源极，所述第二电极可以为漏极。
本公开实施例所述的像素电路包括发光元件、驱动电路、第一储能电路、第二储能电路、写入控制电路和第一控制电路；
所述第一储能电路的第一端与所述驱动电路的控制端电连接，所述第一储能电路的第二端与所述驱动电路的第一端电连接；所述第一储能电路用于储存电能；
所述第二储能电路的第一端与所述驱动电路的控制端电连接；所述第二储能电路用于储存电能；
所述写入控制电路分别与第一写入控制端、写入端和所述第二储能电路的第二端电连接，用于在第一写入控制端提供的第一写入控制信号的控制下，控制所述写入端与所述第二储能电路的第二端之间连通或断开；
所述第一控制电路分别与第一控制端、电源电压端和所述驱动电路的第一端电连接，用于在所述第一控制端提供的第一控制信号的控制下，控制所述电源电压端与所述驱动电路的第一端之间连通或断开；
所述驱动电路的第二端与所述发光元件电连接，所述驱动电路用于在其控制端的电位的控制下，产生驱动所述发光元件的驱动电流。
本公开实施例所述的像素电路在工作时，
所述写入控制电路在第一写入控制信号的控制下，控制将写入端提供的 电压信号写入所述的第二储能电路的第二端；第一控制电路在所述第一控制信号的控制下，控制所述电源电压端与所述驱动电路的第一端之间连通或断开，以控制驱动电路包括的驱动晶体管的自放电阈值补偿过程；所述第一储能电路和所述第二储能电路可以通过分压而控制驱动电路的控制端的电位；所述驱动电路在其控制端的电位的控制下，产生驱动发光元件的驱动电流。
本公开实施例所述的像素电路在工作时，能够通过控制调节所述第一储能电路包括的第一电容的电容值和所述第二储能电路包括的第二电容的电容值，以控制所述驱动电路驱动所述发光元件发光的驱动电流与所述驱动电路包括的驱动晶体管的阈值电压无关。
本公开实施例能提供一种应用于OLED(有机发光二极管)显示器的，结构简洁的能够进行阈值电压自补偿的电流型像素电路。
在本公开至少一实施例中，所述第一控制电路可以用于在一个显示周期内，在不连续的两个阶段，在所述第一控制信号的控制下，控制所述电源电压端与所述驱动电路的第一端之间连通。
本公开实施例所述的像素电路在工作时，所述像素电路的显示周期可以包括先后设置的初始化阶段、自放电阶段、数据准备阶段、数据写入阶段和发光阶段；
所述第一控制电路用于在所述初始化阶段、所述数据准备阶段、所述数据写入阶段和所述发光阶段，在所述第一控制信号的控制下，控制所述电源电压端与所述驱动电路的第一端之间连通，在所述自放电阶段，在所述第一控制信号的控制下，控制所述电源电压端与所述驱动电路的第一端之间断开。
在本公开至少一实施例中，所述不连续的两个阶段可以分别为：所述初始化阶段、所述自放电阶段，但不以此为限。
本公开实施例所述的像素电路在工作时，所述像素电路的显示周期可以包括先后设置的初始化阶段、自放电阶段、数据准备阶段、数据写入阶段和发光阶段；
所述写入控制电路用于在所述初始化阶段、所述数据准备阶段和所述发光阶段，在所述第一写入控制信号的控制下，控制所述写入端与所述第二储能电路的第二端之间断开，在所述自放电阶段和所述数据写入阶段，在所述 第一写入控制信号的控制下，控制所述写入端与所述第二储能电路的第二端之间连通。
如图1所示，本公开至少一实施例所述的像素电路包括发光元件E0、第一控制电路10、驱动电路11、第一储能电路12、第二储能电路13和写入控制电路14；
所述第一控制电路10分别与第一控制端DS、电源电压端Vd和所述驱动电路11的第一端电连接，用于在所述第一控制端DS提供的第一控制信号的控制下，控制所述电源电压端Vd与所述驱动电路11的第一端之间连通或断开；所述电源电压端Vd用于提供电源电压；
所述第一储能电路12的第一端与所述驱动电路11的控制端电连接，所述第一储能电路12的第二端与所述驱动电路11的第一端电连接；所述第一储能电路12用于储存电能；
所述第二储能电路13的第一端与所述驱动电路11的控制端电连接；
所述写入控制电路14分别与所述第一写入控制端WS1、所述写入端DW和所述第二储能电路13的第二端电连接，用于在所述第一写入控制端WS1提供的第一写入控制信号的控制下，控制所述写入端DW与所述第二储能电路13的第二端之间连通或断开；
所述驱动电路11的第二端与发光元件E0电连接，所述驱动电路11用于在其控制端的电位的控制下，产生驱动所述发光元件E0的驱动电流。
本公开如图1所示的像素电路的至少一实施例在工作时，所述写入控制电路14在第一写入控制信号的控制下，传输所述写入端DW提供的电压信号；所述第一储能电路12用于存储数据电压并控制所述驱动电路11包括的驱动晶体管的栅源电压；所述第一控制电路10能够控制所述驱动电路11包括的驱动晶体管的自放电阈值补偿过程。
本公开如图1所示的像素电路的至少一实施例在工作时，数据电压写入通过第一储能电路12和第二储能电路13进行分压，拓展了数据电压的动态范围，有利于源极驱动器中的DAC(数模转换器)的设计和数据线输出的均一性。
本公开如图1所示的像素电路的至少一实施例在工作时，显示周期包括 先后设置的初始化阶段、自放电阶段、数据准备阶段、数据写入阶段和发光阶段；
在所述初始化阶段、所述数据准备阶段、所述数据写入阶段和所述发光阶段，所述第一控制电路10在所述第一控制信号的控制下，控制所述电源电压端Vd与所述驱动电路11的第一端之间连通；
在所述自放电阶段，所述第一控制电路10在所述第一控制信号的控制下，控制所述电源电压端Vd与所述驱动电路11的第一端之间断开；
在所述初始化阶段、所述数据准备阶段和所述发光阶段，所述写入控制电路14在所述第一写入控制信号的控制下，控制所述写入端DW与所述第二储能电路13的第二端之间断开；
在所述自放电阶段和所述数据写入阶段，所述写入控制电路10在所述第一写入控制信号的控制下，控制所述写入端DW与所述第二储能电路13的第二端之间连通。
本公开至少一实施例所述的像素电路还可以包括参考电压写入电路；
所述参考电压写入电路分别与第二写入控制端、参考电压端和所述驱动电路的控制端电连接，用于在所述第二写入控制端提供的第二写入控制信号的控制下，将所述参考电压端提供的参考电压写入所述驱动电路的控制端。
在具体实施时，所述像素电路还可以包括参考电压写入电路，在第二写入控制信号的控制下，将参考电压写入所述驱动电路的控制端，以控制所述驱动电路包括的驱动晶体管通断。
在本公开至少一实施例中，所述的像素电路还包括第二控制电路；所述驱动电路的第二端与所述发光元件的第一极电连接，所述发光元件的第二极与第一电压端电连接；
所述第二控制电路分别与第二控制端、复位电压端和所述发光元件的第一极电连接，用于在所述第二控制端提供的第二控制信号的控制下，控制将所述复位电压端提供的复位电压写入所述发光元件的第一极。
在具体实施时，所述第二控制电路用于在第二控制信号的控制下，在非发光阶段，将所述复位电压写入所述发光元件的第一极，使得所述发光元件的第一极的电位与所述发光元件的第二极的电位之间的差值小于所述发光元 件的启亮电压，以控制所述发光元件不发光。
可选的，所述发光元件可以为有机发光二极管，所述发光元件的第一极为所述有机发光二极管的阳极，所述发光元件的第二极为所述有机发光二极管的阴极，但不以此为限。
如图2所示，在图1所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路还可以包括参考电压写入电路16；
所述参考电压写入电路16分别与第二写入控制端WS2、参考电压端R2和所述驱动电路11的控制端电连接，用于在所述第二写入控制端WS2提供的第二写入控制信号的控制下，将所述参考电压端R2提供的参考电压Vref写入所述驱动电路11的控制端。
本公开如图2所述的像素电路的至少一实施例在工作时，显示周期包括先后设置的初始化阶段、自放电阶段、数据准备阶段、数据写入阶段和发光阶段；
在所述初始化阶段和所述自放电阶段，所述参考电压写入电路16在所述第二写入控制信号的控制下，将所述参考电压端R2提供的参考电压Vref写入所述驱动电路11的控制端；
在所述数据准备阶段、所述数据写入阶段和所述发光阶段，所述参考电压写入电路16在所述第二写入控制信号的控制下，控制所述参考电压端R2与所述驱动电路11的控制端之间断开。
如图3所示，在图2所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路还可以包括第二控制电路20；
所述驱动电路11的第二端与所述发光元件E0的第一极电连接，所述发光元件E0的第二极与第一电压端V1电连接；
所述第二控制电路20分别与第二控制端AZ、复位电压端Vf和所述发光元件E0的第一极电连接，用于在所述第二控制端AZ提供的第二控制信号的控制下，控制将所述复位电压端Vf提供的复位电压写入所述发光元件E0的第一极。
本公开如图3所示的像素电路的至少一实施例在工作时，所述第二控制电路20用于在第二控制信号的控制下，在非发光阶段，将复位电压端Vf提 供的复位电压写入所述发光元件E0的第一极，使得所述发光元件E0的第一极的电位与所述发光元件E0的第二极的电位之间的差值小于所述发光元件E0的启亮电压，以控制所述发光元件E0不发光。
在本公开如图3所示的像素电路的至少一实施例中，所述第一电压端V1可以接入公共电极电压Vcom，但不以此为限。
在本公开至少一实施例中，Vcom可以大于等于-12V而小于等于-9V，但不以此为限。
可选的，本公开至少一实施例所述的像素电路还可以包括电阻电路；所述驱动电路的第二端通过所述电阻电路与所述发光元件的第一极电连接，以防止所述发光元件的第一极与所述发光元件的第二极之间短路；
所述发光元件的第二极与第一电压端电连接。
如图4所示，在图3所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路还可以包括电阻电路40；所述驱动电路11的第二端通过所述电阻电路40与所述发光元件E0的第一极电连接。
在本公开至少一实施例中，所述电阻电路可以由与驱动电路包括的驱动晶体管的栅极相同的主体材料制成，例如，所述主体材料可以为多晶硅材料，所述电阻电路的导电率可以抵御所述驱动晶体管的栅极的导电率；但不以此为限。
在本公开至少一实施例中，所述电阻电路40可以包括第一电阻，所述第一电阻的第一端与所述驱动电路11的第二端电连接，所述第一电阻的第二端可以与所述发光元件E0的第一极电连接，但不以此为限。
可选的，所述第一储能电路包括第一电容；所述第二储能电路包括第二电容；所述写入控制电路包括第一晶体管；
所述第一电容的第一端与所述驱动电路的控制端电连接，所述第一电容的第二端与所述驱动电路的第一端电连接；
所述第二电容的第一端与所述驱动电路的控制端电连接；
所述第一晶体管的控制极与所述第一写入控制端电连接，所述第一晶体管的第一极与所述写入端电连接，所述第一晶体管的第二极与所述第二电容的第二端电连接；所述第一晶体管的背栅与第二电压端电连接。
在本公开至少一实施例中，所述第二电容的电容值可以小于所述第一电容的电容值，但不以此为限。可选的，所述第一控制电路包括第二晶体管；所述驱动电路包括驱动晶体管；
所述第二晶体管的控制极与所述第一控制端电连接，所述第二晶体管的第一极与所述电源电压端电连接，所述第二晶体管的第二极与所述驱动电路的第一端电连接；所述第二晶体管的背栅与第二电压端电连接；
所述驱动晶体管的控制极为所述驱动电路的控制端，所述驱动晶体管的第一极为所述驱动电路的第一端，所述驱动晶体管的第二极为所述驱动电路的第二端；所述驱动晶体管的背栅与第二电压端电连接。
可选的，所述参考电压写入电路包括第三晶体管；
所述第三晶体管的控制极与所述第二写入控制端电连接，所述第三晶体管的第一极与所述参考电压端电连接，所述第三晶体管的第二极与所述驱动电路的控制端电连接；所述第三晶体管的背栅与第二电压端电连接。
可选的，所述第二控制电路包括第四晶体管；
所述第四晶体管的控制极与所述第二控制端电连接，所述第四晶体管的第一极与所述复位电压端电连接，所述第四晶体管的第二极与所述发光元件的第一极电连接；所述第四晶体管的背栅与第三电压端电连接。
在本公开至少一实施例中，所述第四晶体管可以为n型晶体管，所述第三电压端为所述复位电压端；或者，
所述第四晶体管可以为p型晶体管，所述第三电压端为第二电压端。
如图5所示，在图3所示的像素电路的至少一实施例的基础上，
所述第一储能电路12包括第一电容C1；所述第二储能电路13包括第二电容C2；所述写入控制电路14包括第一晶体管P1；所述驱动电路11包括驱动晶体管P0；所述第一控制电路10包括第二晶体管P2；所述第二控制电路20包括第四晶体管P4；所述参考电压写入电路16包括第三晶体管P3；所述发光元件为有机发光二极管O1；
所述第一电容C1的第一端与所述驱动晶体管P0的栅极电连接，所述第一电容C1的第二端与所述驱动晶体管P0的源极电连接；
所述第二电容C2的第一端与所述驱动晶体管P0的栅极电连接；
所述第一晶体管P1的栅极与所述第一写入控制端WS1电连接，所述第一晶体管P1的源极与所述写入端DW电连接，所述第一晶体管P1的漏极与所述第二电容C2的第二端电连接；所述第一晶体管P1的背栅与高电压端电连接；所述高电压端用于提供高电压VDD；
所述第三晶体管P3的栅极与所述第二写入控制端WS2电连接，所述第三晶体管P3的源极与所述参考电压端R2电连接，所述第三晶体管P3的漏极与所述驱动晶体管P0的栅极电连接；所述第三晶体管的背栅与所述高电压端电连接；所述参考电压端R2用于提供参考电压Vref；
所述第二晶体管P2的栅极与所述第一控制端DS电连接，所述第二晶体管P2的源极与所述电源电压端Vd电连接，所述第二晶体管P2的漏极与所述驱动晶体管P0的源极电连接；所述第二晶体管P2的背栅与所述高电压端电连接；所述电源电压端Vd用于提供电源电压ELVDD；
所述第四晶体管P4的栅极与所述第二控制端AZ电连接，所述第四晶体管P4的源极与地端G1电连接，所述第四晶体管P4的漏极与所述有机发光二极管O1的阳极电连接；所述第四晶体管P4的背栅与所述高电压端电连接；
所述有机发光二极管O1的阴极接入公共电极电压Vcom。
在本公开至少一实施例中，所述第一晶体管P1、所述第二电容C2和所述第四晶体管P4可以设置于显示区域之外，所述驱动晶体管P0、所述第二晶体管P2、所述第三晶体管P3和所述第一电容C1可以设置于显示区域内部，但不以此为限。
在图5所示的像素电路的至少一实施例中，第三电压端为所述高电压端，所述第一电压端接入公共电极电压Vcom，所述复位电压端为地端G1。
在本公开至少一实施例中，ELVDD-Vref大于等于1.5V，ELVDD的取值范围可以大于等于2V而小于等于8V，但不以此为限。
在图5所示的像素电路的至少一实施例中，所有晶体管都为PMOS晶体管，但不以此为限。
在本公开如图5所示的像素电路的至少一实施例中，所述驱动晶体管P0等效为一个受栅极电压控制的电流源，从而实现数据电压Vdata对流过O1的驱动电流的直接控制，因此本公开如图5所示的像素电路的至少一实施例 为电流型像素电路。
在本公开图5所示的像素电路的至少一实施例中，所述数据电压Vdata通过C1和C2分压而写入所述驱动晶体管P0的栅极，以能够拓宽数据电压Vdata的动态范围，有利于源极驱动器中的DAC(数模转换器)的设计和数据线输出的均一性。
如图6所示，本公开如图5所示的像素电路的至少一实施例在工作时，显示周期包括先后设置的初始化阶段S1、自放电阶段S2、数据准备阶段S3、数据写入阶段S5和发光阶段S6；
在初始化阶段S1，WS1提供低电压信号，WS2提供低电压信号，DS提供低电压信号，AZ提供低电压信号，R1提供参考电压Vref，DW提供参考电压Vref，P1和P4导通，P2导通，P3导通，P0的源极接入电源电压ELVDD，P0的栅极接入参考电压Vref，P0的漏极与地端G1之间连通，ELVDD-Vref大于|Vth|，以使得在自放电阶段S2开始时，P0能够导通；其中，Vth为P0在不带背栅效应时的阈值电压；
在自放电阶段S2，AZ提供低电压信号，WS1提供低电压信号，WS2提供低电压信号，DS提供高电压信号，R1提供参考电压Vref，DW提供参考电压Vref，P4导通，以使得P0的漏极与地端G1之间连通；P3导通，以使得P0的栅极接入参考电压Vref；P1导通，P2关断；
在所述自放电阶段S2开始时，P0导通，通过P0与P4放电，使得P0的源极电位Vs下降，随着Vs的下降，产生背栅效应，|Vth_ef|等于a×(VDD-Vs)+|Vth|，其中，Vth_ef为P0在带背栅效应时的阈值电压，a为背栅效应的系数；随着Vs的下降，Vgs同步减小，当|Vth_ef|增大到等于|Vgs|时，P0关断，停止放电；此时，a×(VDD-Vs)+|Vth|＝Vg-Vs； Vg＝Vref；其中，Vg为P0的栅极电压，Vs为P0的源极电压；
在数据准备阶段S3，WS1提供高电压信号，WS2提供高电压信号，DS提供低电压信号，AZ提供低电压信号，P1和P3关断，P2导通，P4导通，P0的源极电位Vs拉高为ELVDD；
在数据准备阶段S3，Vg由Vref变为
在数据写入阶段S5，WS1提供低电压信号，WS2提供高电压信号，EM提供低电压信号，DW提供数据电压Vdata，AZ提供低电压信号，P3关断，P2导通，P4导通，P1导通，以将所述数据电压Vdata写入P0的栅极，b＝C2z/(C1z+C2z)，其中，C1z为C1的电容值，C2z为C2的电容值；ΔVg为P0的栅极电压的变化值；
在发光阶段S6，WS2和WS1提供高电压信号，DS提供低电压信号，AZ提供高电压信号，P3、P1和P4关断，P2导通，P0驱动O1发光；
在所述发光阶段S6，
从上式看出，当(b-1)/(1-a)等于1时，Io1与Vth无关。
由以上工作过程可知，本公开图5所示的像素电路的至少一实施例在工作时，在发光阶段，所述驱动晶体管P0的栅源电压的栅源电压能够补偿驱动晶体管P0的阈值电压，使得所述有机发光二极管O1的发光电流与所述阈值电压Vth无关，提升显示均一性。
本公开图5所示的像素电路的至少一实施例为全部采用PMOS晶体管的电流型像素电路，比同等工艺平台下，采用NMOS晶体管搭建的电流型像素电路具有更宽的阳极动态范围，理由如下：
对于采用NMOS晶体管搭建的电流型像素电路，当所述有机发光二极管O1的阳极的电压被设置为负电压时，则该负电压会接到像素电路中的晶体管的源极或漏极，当该晶体管为n型晶体管时，该晶体管的背栅与源极之间存 在正偏的二极管，引发闩锁效应，使得像素电路工作异常，因此采用PMOS晶体管的电流型像素电路具有更宽的阳极动态范围，当所述电流型像素电路中的晶体管都为PMOS晶体管时，所述有机发光二极管O1的阳极的电位可以为负电压。
本公开如图5所示的像素电路的至少一实施例采用电流型像素驱动方式，并且，本公开如图5所示的像素电路的至少一实施例中的驱动电路包括的驱动晶体管为PMOS管，当出现O1的阳极与O1的阴极短路时，不会因为O1的阳极电压为负压而导致点带线不良。
本公开如图5所示的像素电路的至少一实施例可以防止用于传输数据电压的第一晶体管P1的N型衬底向所述第一晶体管P1的漏极漏电至第一电容C1，而引发的低灰阶亮点现象发生，原因如下：
本公开如图5所示的像素电路的至少一实施例采用的晶体管为PMOS晶体管，因此在非发光阶段，即使所述第一晶体管P1的N型衬底向所述第一晶体管P1的漏极漏电至第一电容C1，以抬高P0的栅极的电位，由于驱动晶体管P0也为PMOS晶体管，不会使得有机发光二极管的发光亮度增大，不会出现亮点。
在相关技术中，P0为NMOS晶体管，P0的栅极的电位越高，有机发光二极管越亮，所以在非发光阶段，P1的漏极漏电至第一电容C1，会抬高P0的栅极的电位，使得所述有机发光二极管的发光亮度增大，出现亮点，基于此，本公开至少一实施例将晶体管设置为PMOS晶体管，以解决如上问题。
本公开图5所示的像素电路的至少一实施例为电流型像素电路，其能对有机发光二极管O1的内阻增加带来的寿命衰减进行补偿，并且，在本公开图5所示的像素电路的至少一实施例中，各晶体管的背栅接入高电压VDD，而并不接入ELVDD，使得各晶体管的衬底nwell(n阱)电位与ELVDD分离，使得ELVDD可以在小于VDD的范围内灵活配置。
本公开如图5所示的像素电路的至少一实施例可以为应用于硅基OLED(有机发光二极管)微显示芯片的电流型像素电路，但不以此为限。本公开至少一实施例基于特定的半导体工艺平台，只采用PMOS晶体管进行像素电路设计，克服了PMOS晶体管和NMOS晶体管共存的像素电路中design rule (设计规则)限制的MOS管的space(间距)，能够有效缩短像素面积，提升PPI(Pixels Per Inch，每英寸拥有的像素数量)。
在本公开至少一实施例中，所述第四晶体管也可以为N型晶体管，此时，所述第三电压端可以为复位电压端。
在具体实施时，当所述第四晶体管为NMOS晶体管时，所述第四晶体管的背栅和所述第四晶体管的源极可以都与复位电压端电连接；
所述第四晶体管的背栅与P型衬底之间设置有深n肼，以隔离所述第四晶体管的背栅与所述P型衬底；所述第四晶体管的背栅与所述第四晶体管的源极都与所述复位电压端电连接。
在相关技术中，在显示面板中，像素电路中的N型晶体管的背栅与驱动电路(所述驱动电路用于为所述像素电路提供驱动信号)中的N型晶体管的背栅都与所述P型衬底电连接，然而在本公开至少一实施例中，像素电路中的第四晶体管的背栅需要与复位电压端电连接，而所述P型衬底接入0V电压信号，因此需要在所述P型衬底与所述第四晶体管的背栅之间设置深n肼，以隔离所述P型衬底与所述第四晶体管的背栅。
在本公开至少一实施例中，所述有机发光二极管O1的阳极动态范围需要向负压扩展，各所述晶体管的耐压为8V，而ELVDD为3V，则最低阳极复位电压可以为-5V，因此第四晶体管的背栅需要接入-5V电压信号(一般情况下，NMOS晶体管的源极与NMOS晶体管的背栅与同一电压端电连接)，因此需要将所述P型衬底与所述第四晶体管的背栅隔离开。
图7是在本公开至少一实施例中，NMOS晶体管和PMOS晶体管的结构图。
在图7中，标号为60的为P型衬底，标号为61的为深n肼，标号为621的为NMOS晶体管的栅极，标号为622的为PMOS晶体管的栅极；标号为631的为NMOS晶体管的背栅，标号为632的为NMOS晶体管的源极，标号为633的为NMOS晶体管的漏极，标号为641的为PMOS晶体管的背栅，标号为642的为PMOS晶体管的源极，标号为643的为PMOS晶体管的漏极；标号为65的为绝缘结构；标号为661和标号为663的为N肼，标号为662的为P肼。
在图7中，所述NMOS晶体管可以为所述第四晶体管。
如图7所示，在NMOS晶体管的背栅631与P型衬底60之间设置有深n肼61，以使得NMOS晶体管的背栅可以接入-5V电压信号，而所述P型衬底60可以接入0V电压信号。
可选的，本公开至少一实施例所述的像素电路还可以包括n肼；所述n肼的掺杂浓度大于所述深n肼的掺杂浓度；
所述n肼的厚度与所述深n肼的厚度的比值大于等于0.4而小于等于0.6；但不以此为限。
例如，所述n肼的厚度可以为0.5um，所述深n肼的厚度可以为1um。
在具体实施时，本公开至少一实施例所述的像素电路还可以包括p肼；所述p肼的厚度与所述深n肼的厚度的比值大于等于0.4而小于等于0.6；但不以此为限。
例如，所述p肼的厚度可以为0.5um，所述深n肼的厚度可以为1um。
在相关技术中，在NMOS晶体管的背栅631与P型衬底60之间不设置有深n肼，则NMOS晶体管的背栅631和P型衬底60不能接入不同的电压信号。
图8是在相关技术中，NMOS晶体管和PMOS晶体管的结构示意图。
图8与图7的区别在于：不设置有深n肼61。
如图9所示，在图5所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路还包括第一电阻R01；
所述第一电阻R01连接于驱动晶体管P0的漏极与有机发光二极管O1的阳极之间；
所述第一电阻R01的第一端与所述驱动晶体管P0的漏极电连接，所述第一电阻R01的第二端与所述有机发光二极管O1阳极电连接；
所述第一电阻R01可以防止所述有机发光二极管O1的阳极与所述有机发光二极管O1的阴极之间短路。
本公开实施例所述的显示面板包括多行多列上述的像素电路。
本公开实施例所述的驱动方法应用于上述的像素电路，所述驱动方法包括：
写入控制电路在第一写入控制信号的控制下，控制写入端与第二储能电路的第二端之间连通或断开；
第一控制电路在第一控制信号的控制下，控制电源电压端与驱动电路的第一端之间连通或断开；
驱动电路在其控制端的电位的控制下，产生驱动发光元件的驱动电流。
可选的，所述像素电路的显示周期包括先后设置的初始化阶段、自放电阶段、数据准备阶段、数据写入阶段和发光阶段；本公开至少一实施例所述的驱动方法可以包括：
在所述初始化阶段、所述数据准备阶段、所述数据写入阶段和所述发光阶段，所述第一控制电路在所述第一控制信号的控制下，控制所述电源电压端与所述驱动电路的第一端之间连通；
在所述自放电阶段，所述第一控制电路在所述第一控制信号的控制下，控制所述电源电压端与所述驱动电路的第一端之间断开。
可选的，所述像素电路的显示周期包括先后设置的初始化阶段、自放电阶段、数据准备阶段、数据写入阶段和发光阶段；本公开至少一实施例所述的驱动方法可以包括：
在所述初始化阶段、所述数据准备阶段和所述发光阶段，所述写入控制电路在第一写入控制信号的控制下，控制写入端与第二储能电路的第二端之间断开；
在所述自放电阶段和所述数据写入阶段，所述写入控制电路在所述第一写入控制信号的控制下，控制所述写入端与所述第二储能电路的第二端之间连通。
本公开至少一实施例所述的显示装置包括上述的显示面板。
在本公开至少一实施例中，所述显示面板包括第一硅基板，以及设置于所述第一硅基板上的像素电路和栅极驱动电路；
所述显示装置还包括第二硅基板，以及，设置于所述第二硅基板上的显示驱动芯片。
在具体实施时，所述第一硅基板的面积大于所述第二硅基板的面积；
所述显示面板包括的信号线的最小宽度大于所述显示驱动芯片包括的信 号线的宽度。如图10所示，所述显示面板包括第一硅基板201，以及，设置于所述第一硅基板201上的像素电路和栅极驱动电路202；在图20中，标号为A0的为有效显示区域，所述像素电路设置于所述有效显示区域中；
所述显示装置还包括第二硅基板203，以及设置于所述第二硅基板203上的显示驱动芯片。
在本公开至少一实施例中，所述像素电路包括的第一晶体管、所述像素电路包括的第四晶体管和所述像素电路包括的第二电容可以设置于所述有效显示区域之外，所述像素电路包括的驱动晶体管、所述像素电路包括的第二晶体管、所述像素电路包括的第三晶体管和所述像素电路包括的第二电容可以设置于所述有效显示区域内部，但不以此为限。
可选的，所述第一电容的电容值大于所述第二电容的电容值，但不以此为限。
如图10所示，所述显示驱动芯片可以包括显示驱动集成电路301、源极驱动器302、时序控制器303、数据处理器304、输入输出接口305、信号接收器306，以及，偏置和参考电压提供电路307；但不以此为限。
在本公开至少一实施例中，所述第一硅基板的面积大于所述第二硅基板的面积；
所述显示面板包括的信号线的最小宽度大于所述显示驱动芯片包括的信号线的宽度。
在本公开至少一实施例中，采用不同的工艺制程以制作所述显示面板和所述显示驱动芯片，例如，可以采用100nm工艺制成所述显示面板，采用28nm工艺制作所述显示驱动芯片，以使得所述显示驱动芯片包括的信号线的线宽小于所述显示面板包括的信号线的线宽，所述显示驱动芯片包括的信号线之间的间距小于所述显示面板包括的信号线之间的间距。
本公开实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本公开所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。

Claims (22)

  1. 一种像素电路，包括发光元件、驱动电路、第一储能电路、第二储能电路、写入控制电路和第一控制电路；
    所述第一储能电路的第一端与所述驱动电路的控制端电连接，所述第一储能电路的第二端与所述驱动电路的第一端电连接；所述第一储能电路用于储存电能；
    所述第二储能电路的第一端与所述驱动电路的控制端电连接；所述第二储能电路用于储存电能；
    所述写入控制电路分别与第一写入控制端、写入端和所述第二储能电路的第二端电连接，用于在第一写入控制端提供的第一写入控制信号的控制下，控制所述写入端与所述第二储能电路的第二端之间连通或断开；
    所述第一控制电路分别与第一控制端、电源电压端和所述驱动电路的第一端电连接，用于在所述第一控制端提供的第一控制信号的控制下，控制所述电源电压端与所述驱动电路的第一端之间连通或断开；
    所述驱动电路的第二端与所述发光元件电连接，所述驱动电路用于在其控制端的电位的控制下，产生驱动所述发光元件的驱动电流。
  2. 如权利要求1所述的像素电路，其中，所述第一控制电路用于在一个显示周期内，在不连续的两个阶段，在所述第一控制信号的控制下，控制所述电源电压端与所述驱动电路的第一端之间连通。
  3. 如权利要求2所述的像素电路，其中，所述像素电路的显示周期包括先后设置的初始化阶段、自放电阶段、数据准备阶段、数据写入阶段和发光阶段；
    所述第一控制电路用于在所述初始化阶段、所述数据准备阶段、所述数据写入阶段和所述发光阶段，在所述第一控制信号的控制下，控制所述电源电压端与所述驱动电路的第一端之间连通，在所述自放电阶段，在所述第一控制信号的控制下，控制所述电源电压端与所述驱动电路的第一端之间断开。
  4. 如权利要求3所述的像素电路，其中，所述写入控制电路用于在所述初始化阶段、所述数据准备阶段和所述发光阶段，在所述第一写入控制信号 的控制下，控制所述写入端与所述第二储能电路的第二端之间断开，在所述自放电阶段和所述数据写入阶段，在所述第一写入控制信号的控制下，控制所述写入端与所述第二储能电路的第二端之间连通。
  5. 如权利要求1至4中任一权利要求所述的像素电路，其中，还包括参考电压写入电路；
    所述参考电压写入电路分别与第二写入控制端、参考电压端和所述驱动电路的控制端电连接，用于在所述第二写入控制端提供的第二写入控制信号的控制下，将所述参考电压端提供的参考电压写入所述驱动电路的控制端。
  6. 如权利要求1至4中任一权利要求所述的像素电路，其中，还包括第二控制电路；所述驱动电路的第二端与所述发光元件的第一极电连接，所述发光元件的第二极与第一电压端电连接；
    所述第二控制电路分别与第二控制端、复位电压端和所述发光元件的第一极电连接，用于在所述第二控制端提供的第二控制信号的控制下，控制将所述复位电压端提供的复位电压写入所述发光元件的第一极。
  7. 如权利要求1至4中任一权利要求所述的像素电路，其中，还包括电阻电路；所述驱动电路的第二端通过所述电阻电路与所述发光元件的第一极电连接，所述发光元件的第二极与第一电压端电连接。
  8. 如权利要求1至4中任一权利要求所述的像素电路，其中，所述第一储能电路包括第一电容；所述第二储能电路包括第二电容；所述写入控制电路包括第一晶体管；
    所述第一电容的第一端与所述驱动电路的控制端电连接，所述第一电容的第二端与所述驱动电路的第一端电连接；
    所述第二电容的第一端与所述驱动电路的控制端电连接；
    所述第一晶体管的控制极与所述第一写入控制端电连接，所述第一晶体管的第一极与所述写入端电连接，所述第一晶体管的第二极与所述第二电容的第二端电连接；所述第一晶体管的背栅与第二电压端电连接。
  9. 如权利要求1至4中任一权利要求所述的像素电路，其中，所述第一控制电路包括第二晶体管；所述驱动电路包括驱动晶体管；
    所述第二晶体管的控制极与所述第一控制端电连接，所述第二晶体管的 第一极与所述电源电压端电连接，所述第二晶体管的第二极与所述驱动电路的第一端电连接；所述第二晶体管的背栅与第二电压端电连接；
    所述驱动晶体管的控制极为所述驱动电路的控制端，所述驱动晶体管的第一极为所述驱动电路的第一端，所述驱动晶体管的第二极为所述驱动电路的第二端；所述驱动晶体管的背栅与第二电压端电连接。
  10. 如权利要求5所述的像素电路，其中，所述参考电压写入电路包括第三晶体管；
    所述第三晶体管的控制极与所述第二写入控制端电连接，所述第三晶体管的第一极与所述参考电压端电连接，所述第三晶体管的第二极与所述驱动电路的控制端电连接；所述第三晶体管的背栅与第二电压端电连接。
  11. 如权利要求6所述的像素电路，其中，所述第二控制电路包括第四晶体管；
    所述第四晶体管的控制极与所述第二控制端电连接，所述第四晶体管的第一极与所述复位电压端电连接，所述第四晶体管的第二极与所述发光元件的第一极电连接；所述第四晶体管的背栅与第三电压端电连接。
  12. 如权利要求11所述的像素电路，其中，所述第四晶体管为n型晶体管，所述第三电压端为所述复位电压端；或者，
    所述第四晶体管为p型晶体管，所述第三电压端为第二电压端。
  13. 如权利要求12所述的像素电路，其中，所述第四晶体管为n型晶体管；所述第四晶体管的背栅与P型衬底之间设置有深n肼，以隔离所述第四晶体管的背栅与所述P型衬底；所述第四晶体管的背栅与所述第四晶体管的第一极都与所述复位电压端电连接。
  14. 如权利要求13所述的像素电路，其中，还包括n肼和p肼；
    所述n肼的掺杂浓度大于所述深n肼的掺杂浓度；
    所述n肼的厚度与所述深n肼的厚度的比值大于等于0.4而小于等于0.6；
    所述p肼的厚度与所述深n肼的厚度的比值大于等于0.4而小于等于0.6。
  15. 一种显示面板，包括多行多列如权利要求1至14中任一权利要求所述的像素电路。
  16. 一种驱动方法，应用于如权利要求1至14中任一权利要求所述的像 素电路，所述驱动方法包括：
    写入控制电路在第一写入控制信号的控制下，控制写入端与第二储能电路的第二端之间连通或断开；
    第一控制电路在第一控制信号的控制下，控制电源电压端与驱动电路的第一端之间连通或断开；
    驱动电路在其控制端的电位的控制下，产生驱动发光元件的驱动电流。
  17. 如权利要求16所述的驱动方法，其中，所述驱动方法包括：
    在一个显示周期内，在不连续的两个阶段，所述第一控制电路在所述第一控制信号的控制下，控制所述电源电压端与所述驱动电路的第一端之间连通。
  18. 如权利要求17所述的驱动方法，其中，所述像素电路的显示周期包括先后设置的初始化阶段、自放电阶段、数据准备阶段、数据写入阶段和发光阶段；所述驱动方法包括：
    在所述初始化阶段、所述数据准备阶段、所述数据写入阶段和所述发光阶段，所述第一控制电路在所述第一控制信号的控制下，控制所述电源电压端与所述驱动电路的第一端之间连通；
    在所述自放电阶段，所述第一控制电路在所述第一控制信号的控制下，控制所述电源电压端与所述驱动电路的第一端之间断开。
  19. 如权利要求16所述的驱动方法，其中，所述像素电路的显示周期包括先后设置的初始化阶段、自放电阶段、数据准备阶段、数据写入阶段和发光阶段；所述驱动方法包括：
    在所述初始化阶段、所述数据准备阶段和所述发光阶段，所述写入控制电路在第一写入控制信号的控制下，控制写入端与第二储能电路的第二端之间断开；
    在所述自放电阶段和所述数据写入阶段，所述写入控制电路在所述第一写入控制信号的控制下，控制所述写入端与所述第二储能电路的第二端之间连通。
  20. 一种显示装置，包括如权利要求15所述的显示面板。
  21. 如权利要求20所述的显示装置，其中，所述显示面板包括第一硅基 板，以及设置于所述第一硅基板上的像素电路和栅极驱动电路；
    所述显示装置还包括第二硅基板，以及，设置于所述第二硅基板上的显示驱动芯片。
  22. 如权利要求21所述的显示装置，其中，所述第一硅基板的面积大于所述第二硅基板的面积；
    所述显示面板包括的信号线的最小宽度大于所述显示驱动芯片包括的信号线的宽度。
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