CN117476587A - 半导体芯片及半导体装置 - Google Patents

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马场祥太郎
新井雅俊
宫下桂
可知刚
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Abstract

本发明的实施方式涉及半导体芯片及半导体装置。有关实施方式的半导体芯片具备第1电极、半导体层、第2电极、第3电极和金属层。上述半导体层包括第1部分、第2部分及位于上述第1部分与上述第2部分之间的第3部分，设在上述第1电极之上。上述第2电极设在上述第1部分之上。上述第3电极设在上述第2部分之上。上述金属层设在上述第1电极之下，位于上述第3部分之下。上述金属层的下表面位于上述第1电极的下表面的下方。

Description

半导体芯片及半导体装置
本申请主张以日本专利申请2022－121506号(申请日：2022年7月29日)为基础的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体芯片及半导体装置。
背景技术
二极管、金属氧化物半导体场效应晶体管(MOSFET)、绝缘栅双极晶体管(IGBT)等的半导体芯片被用于电力变换等的用途。在半导体芯片中，希望不易发生热失控。
发明内容
有关技术方案的半导体芯片具备第1电极、半导体层、第2电极、第3电极和金属层。上述半导体层包括第1部分、第2部分及位于上述第1部分与上述第2部分之间的第3部分，设在上述第1电极之上。上述第2电极设在上述第1部分之上。上述第3电极设在上述第2部分之上。上述金属层设在上述第1电极之下，位于上述第3部分之下。上述金属层的下表面位于上述第1电极的下表面的下方。
根据本实施方式，能够提供能够抑制热失控的发生的半导体芯片及半导体装置。
附图说明
图1是表示有关第1实施方式的半导体芯片的剖面图。
图2的(a)是表示有关第1实施方式的半导体芯片的仰视图。图2的(b)是表示有关第1实施方式的半导体芯片的俯视图。
图3是表示有关第1实施方式的半导体装置的剖面图。
图4是表示有关第1实施方式的半导体装置的剖面图。
图5的(a)是表示具备有关参考例的半导体芯片的半导体装置的剖面图。图5的(b)是表示具备有关实施方式的半导体芯片的半导体装置的剖面图。
图6是表示有关第2实施方式的半导体芯片的剖面图。
图7的(a)是表示有关第1实施方式的半导体芯片的仰视图。图7的(b)是表示有关第2实施方式的半导体芯片的俯视图。
图8是表示有关第2实施方式的半导体装置的剖面图。
图9是表示有关第2实施方式的半导体装置的平面图。
图10是表示有关第2实施方式的变形例的半导体芯片的剖面图。
图11的(a)是表示有关第2实施方式的变形例的半导体芯片的仰视图。图11的(b)是表示有关第2实施方式的变形例的半导体芯片的俯视图。
图12是表示有关第2实施方式的变形例的半导体装置的剖面图。
图13是表示有关第3实施方式的半导体芯片的剖面图。
图14是表示有关第3实施方式的半导体装置的剖面图。
具体实施方式
以下，一边参照附图一边对本发明的各实施方式进行说明。
另外，附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等并不一定与现实相同。此外，即使是表示相同部分的情况，也有根据附图而将相互的尺寸或比率不同地表示的情况。
此外，在本申请的说明书和各图中，对于与已经说明者同样的要素赋予相同的标号，适当省略详细的说明。
在以下的说明及附图中，n+、n、n－及p+、p的表述表示各杂质浓度的相对的高低。即，带有“+”的表述表示与“+”及“－”的哪个都不带有的表述相比杂质浓度相对较高，带有“－”的表述表示与哪个都不带有的表述相比杂质浓度相对较低。这些表述在各自的区域中包含有p型杂质和n型杂质的两者的情况下，表示这些杂质相互补偿后的净的杂质浓度的相对的高低。
关于以下说明的各实施方式，也可以使各半导体区域的p型和n型反转来实施各实施方式。
(第1实施方式)
图1是表示有关第1实施方式的半导体芯片的剖面图。图2的(a)是表示有关第1实施方式的半导体芯片的平面图。图2的(b)是表示有关第1实施方式的半导体芯片的仰视图。图1相当于图2的(a)及图2的(b)的I－I剖面图。
有关第1实施方式的半导体芯片1是二极管。如图1、图2的(a)及图2的(b)所示，有关第1实施方式的半导体芯片1具备半导体层10、阴极电极21k(第1电极)、阳极电极22a(第2电极)、阳极电极23a(第3电极)及金属层30。
在实施方式的说明中使用XYZ正交坐标系。将从阴极电极21k朝向半导体层10的方向设为Z方向(第1方向)。设与Z方向正交的一个方向为X方向(第2方向)。设与X方向及Z方向正交的方向为Y方向。此外，这里将从阴极电极21k朝向半导体层10的方向称作“上”，将与其相反的方向称作“下”。这些方向是基于阴极电极21k和半导体层10的相对的位置关系的方向，与重力的方向无关。
如图1所示，阴极电极21k设在半导体芯片1的下表面侧。半导体层10设在阴极电极21k之上。半导体层10包括第1部分10a、第2部分10b及第3部分10c。在图1中，第1部分10a～第3部分10c由双点划线表示。第3部分10c位于第1部分10a与第2部分10b之间。从第1部分10a朝向第2部分10b的方向相对于Z方向垂直。在图示的例子中，从第1部分10a朝向第2部分10b的方向与X方向平行。
如图1及图2的(a)所示，阳极电极22a及阳极电极23a分别设在半导体层10的第1部分10a之上及第2部分10b之上。阳极电极22a及阳极电极23a相互离开。从阳极电极22a朝向阳极电极23a的方向与从第1部分10a朝向第2部分10b的方向平行，相对于Z方向垂直。
如图1所示，半导体层10更具体地讲，包括n－型(第1导电型)阴极区域11k(第1半导体区域)及p+型(第2导电型)阳极区域12a(第2半导体区域)。n－型阴极区域11k及p+型阳极区域12a设在第1部分10a～第3部分10c中。n－型阴极区域11k与阴极电极21k电连接。p+型阳极区域12a设在n－型阴极区域11k的一部分之上，与阳极电极22a及阳极电极23a电连接。相互离开的多个p+型阳极区域12a也可以分别设在阳极电极22a之下及阳极电极23a之下。
如图1及图2的(b)所示，金属层30设在阴极电极21k之下，位于第3部分10c之下。金属层30与阴极电极21k相接，与阴极电极21k电连接。金属层30的下表面位于比阴极电极21k的下表面靠下方。即，金属层30从阴极电极21k朝向下方突出。金属层30在Z方向上和阳极电极22a与阳极电极23a的间隙并排。
在n－型阴极区域11k与p+型阳极区域12a之间形成有pn结。如果相对于阴极电极21k向阳极电极22a或阳极电极23a施加正电压，则在半导体芯片1中流过电流。如果相对于阳极电极22a及阳极电极23a向阴极电极21k施加正电压，则电流停止，耗尽层从pn结向n－型阴极区域11k及p+型阳极区域12a扩展。
图3及图4是表示有关第1实施方式的半导体装置的剖面图。图3相当于图4的III－III剖面图。图4相当于图3的IV－IV剖面图。
如图3及图4所示，有关第1实施方式的半导体装置100具备半导体芯片1、引线框41(第1金属部件)、引线框42(第2金属部件)、引线框43(第3金属部件)、绝缘部件45、接合层51(第1接合层)、接合层52(第2接合层)及接合层53(第3接合层)。
半导体芯片1经由接合层51接合在引线框41之上。半导体芯片1的阴极电极21k及金属层30与引线框41电连接。引线框41的上表面沿着X―Y面是平坦的。因此，引线框41与金属层30之间的距离比引线框41与阴极电极21k之间的距离短。
引线框42经由接合层52接合在阳极电极22a之上，与阳极电极22a电连接。引线框43经由接合层53接合在阳极电极23a之上，与阳极电极23a电连接。引线框43从引线框42离开。或者，也可以在阳极电极22a及阳极电极23a之上设置1个引线框。在此情况下，阳极电极22a及阳极电极23a分别经由接合层52及53与1个引线框电连接。
绝缘部件45设在半导体芯片1的周围，将半导体芯片1封固。如图4所示，各引线框的一部分没有被绝缘部件45覆盖而向外部露出，以便能够与其他的装置电连接。如图示那样，也可以是引线框41的下表面、引线框42的上表面及引线框43的上表面没有被绝缘部件45覆盖而向外部露出。
说明各构成要素的材料的一例。
半导体层10包含半导体材料。半导体材料是硅、碳化硅、氮化镓或砷化镓等。在作为半导体材料而使用硅的情况下，作为n型杂质可以使用砷、磷或锑。作为p型杂质，可以使用硼。
阴极电极21k、阳极电极22a及阳极电极23a包含钛、铝、或铜等的金属。金属层30包含任意的金属。为了提高金属层30的导热率，金属层30优选的是包含从由银及铜构成的组中选择的1种以上。金属层30例如通过镀层形成。引线框41～43包含铜等的金属。绝缘部件45包含聚酰亚胺(polyimide)等的绝缘性树脂。接合层51～53包含含有锡等的焊料。作为焊料，优选的是不包含铅的无铅焊料。焊料也可以除了锡以外还包含银或铜等。
说明第1实施方式的优点。
根据有关实施方式的半导体芯片1，能够在阳极电极22a及23a上分别连接外部的电路。例如，关于使用两个整流用的二极管的电路，可以使用1个半导体芯片1作为两个整流用的二极管。此外，在使用半导体芯片1作为静电放电对策用的保护二极管的情况下，能够将多个电路分别用1个半导体芯片1保护。或者，通过在阳极电极22a及23a之下分别设置相互分离的p+型阳极区域12a，也能够将半导体芯片1作为双向二极管使用。
在半导体芯片1的动作时，如果从阳极电极22a或阳极电极23a到阴极电极21k流过电流，则在半导体层10中产生热。由半导体层10产生的热传递到阴极电极21k、阳极电极22a或阳极电极23a，从半导体芯片1排出。从半导体芯片1排出的热传递到图3及图4所示的引线框41～43，从半导体装置100排出。
在半导体芯片1中，第1部分10a及第2部分10b位于阳极电极22a之下及阳极电极23a之下。因此，由第1部分10a及第2部分10b产生的热从阳极电极22a及阳极电极23a分别有效率地排出。另一方面，第3部分10c位于阳极电极22a与阳极电极23a的间隙之下。因此，由第3部分10c产生的热与由第1部分10a及第2部分10b产生的热相比，不容易从半导体层10排出。
如果半导体层10的一部分的温度上升，则该一部分处的电阻下降。通过电阻的下降，在该一部分中流过更多的电流，更多地产生热。通过发热的增大和电阻的下降的反复，最终半导体芯片1被破坏。即，发生热失控。如果第3部分10c的温度上升，则有可能在第3部分10c中发生热失控而导致半导体芯片1被破坏。
图5的(a)是表示具备有关参考例的半导体芯片的半导体装置的剖面图。图5的(b)是表示具备有关实施方式的半导体芯片的半导体装置的剖面图。
图5的(a)所示的有关参考例的半导体芯片1a不具备金属层30。在接合层51中存在多个孔隙(void)V。孔隙V通过作为接合层51的材料的焊料膏中包含的气泡等产生。孔隙V的导热率比接合层51的导热率低。因此，如果存在孔隙V，在从半导体层10的排热受阻碍。特别是，如果孔隙V存在于第3部分10c之下，则从第3部分10c的排热受阻碍，第3部分10c的温度更容易上升。
有关实施方式的半导体芯片1具备金属层30。金属层30设在阴极电极21k之下，位于第3部分10c之下。如果设有金属层30，则在将半导体芯片1安装于引线框41之上时，由金属层30将焊料膏中的孔隙V向侧方挤出或挤扁。通过设置金属层30，如图5的(b)所示，在第3部分10c之下，接合层51中的孔隙V的密度下降。结果，容易经由金属层30及接合层51从第3部分10c将热排出，能够抑制半导体芯片1的热失控。
在图5的(b)所示的例子中，接合层51的一部分在Z方向上位于引线框41与金属层30之间。接合层51的另一部分在Z方向上不位于引线框41与金属层30之间。接合层51的上述一部分处的孔隙V的密度比接合层51的上述另一部分处的孔隙V的密度小。
金属层30越厚，则第3部分10c之下的孔隙V的密度越下降，越容易从第3部分10c将热排出。另一方面，在金属层30过厚的情况下，在半导体芯片1的安装时半导体芯片1变得不稳定。因此，如图5的(b)所示，金属层30的厚度T1优选的是比接合层51的厚度T2的0.1倍大且比0.5倍小。厚度是Z方向上的尺寸。
更优选的是，从安装时的半导体芯片1的稳定性、孔隙V的密度的降低效果、由金属层30带来的散热性等的观点，金属层30的厚度T1优选的是比接合层51的厚度T2的0.1倍大且小于0.2倍。特别是，在金属层30包含从由铜及银构成的组中选择的1种以上的情况下，能够将金属层30的导热率相比接合层51的导热率充分地提高。在由金属层30带来的孔隙V的密度的降低效果较小的情况下，也能够促进经由金属层30的从第3部分10c的排热，抑制半导体芯片1的热失控。
金属层30也可以设在第1部分10a的一部分之下或第2部分10b的一部分之下。金属层30也可以设在第1部分10a的另一部分及第2部分10b的另一部分之下。图1所示的金属层30的宽度W越宽，第3部分10c与引线框41之间的导热越提高。宽度是从第1部分10a朝向第2部分10b的方向上的尺寸。
另一方面，如果宽度W过小或过宽，则在半导体芯片1的安装时，将孔隙V向侧方挤出的效果下降。因此，宽度W优选的是比阳极电极22a与阳极电极23a之间的距离D的0.5倍大且比2.0倍小。距离是从第1部分10a朝向第2部分10b的方向上的尺寸。距离D与第3部分10c的宽度对应。
此外，金属层30优选的是如图2的(b)所示那样延伸到半导体芯片1的端面。在图示的例子中，在Y方向上，金属层30的端面的位置与半导体芯片1的端面的位置相同。如果金属层30延伸到半导体芯片1的端面，则在将半导体芯片1接合到引线框41之上时，能够将孔隙V挤出到接合层51的端部。孔隙V中包含的气泡被释放到接合层51的外部，孔隙V消失。能够使接合层51中的孔隙V的密度进一步下降，能够进一步抑制半导体芯片1的热失控。
(第2实施方式)
图6是表示有关第2实施方式的半导体芯片的剖面图。图7的(a)是表示有关第2实施方式的半导体芯片的平面图。图7的(b)是表示有关第2实施方式的半导体芯片的仰视图。图6相当于图7的(a)及图7的(b)的VI－VI剖面图。
有关第2实施方式的半导体芯片2是MOSFET。如图6、图7的(a)及图7的(b)所示，有关第2实施方式的半导体芯片2具备半导体层10、栅极电极20、漏极电极21d(第1电极)、源极电极22s(第2电极)、栅极垫板(pad)23g(第3电极)及金属层30。
如图6所示，漏极电极21d设在半导体芯片2的下表面侧。半导体层10设在漏极电极21d之上。与半导体芯片1同样，在半导体芯片2中，半导体层10包括第1部分10a～第3部分10c。在图6中，第1部分10a～第3部分10c由双点划线表示。
如图6及图7的(a)所示，源极电极22s及栅极垫板23g分别设在第1部分10a之上及第2部分10b之上。源极电极22s及栅极垫板23g相互离开。如图6及图7的(b)所示，金属层30设在漏极电极21d之下，位于第3部分10c之下。金属层30在Z方向上和源极电极22s与栅极垫板23g的间隙并排。
半导体层10更具体地讲，包括n－型漂移区域11d(第1半导体区域)、p型基极区域12b(第2半导体区域)、n+型源极区域13s(第3半导体区域)及n+型漏极区域14d。n+型漏极区域14d设在漏极电极21d之上，与漏极电极21d电连接。n－型漂移区域11d设在n+型漏极区域14d之上。n－型漂移区域11d经由n+型漏极区域14d与漏极电极21d电连接。n－型漂移区域11d及n+型漏极区域14d设在第1部分10a～第3部分10c中。
p型基极区域12b在第1部分10a及第3部分10c中设在n－型漂移区域11d之上。n+型源极区域13s在第1部分10a中设在p型基极区域12b之上。栅极电极20隔着栅极绝缘层20a与p型基极区域12b面对。
源极电极22s与p型基极区域12b及n+型源极区域13s电连接。在栅极电极20与源极电极22s之间设有栅极绝缘层20a，栅极电极20与源极电极22s电分离。栅极垫板23g与栅极电极20电连接。在半导体层10与栅极垫板23g之间设有绝缘层20b，半导体层10与栅极垫板23g电分离。
p型基极区域12b、n+型源极区域13s及栅极电极20分别在Y方向上延伸，在X方向上设有多个。源极电极22s与多个p型基极区域12b及多个n+型源极区域13s电连接。栅极垫板23g与多个栅极电极20电连接。
在图示的例子中，半导体芯片2具有栅极电极20在X－Y面中被半导体层10包围的沟槽栅极构造。半导体芯片2也可以具有栅极电极20设在半导体层10之上的平面(planar)栅极构造。不论在哪种构造中，栅极电极20都位于半导体层10与源极电极22s之间。
在相对于源极电极22s向漏极电极21d施加了正电压的状态下，在栅极电极20上被施加阈值以上的电压。由此，在p型基极区域12b中形成沟道(反转层)，半导体芯片2成为导通状态。电子经由沟道从源极电极22s向漏极电极21d流动。如果施加在栅极电极20上的电压变得比阈值低，则p型基极区域12b的沟道消失，半导体芯片2成为断开状态。
图8是表示有关第2实施方式的半导体装置的剖面图。图9是表示有关第2实施方式的半导体装置的平面图。
如图8及图9所示，有关第2实施方式的半导体装置200具备半导体芯片2、引线框41(第1金属部件)、引线框42(第2金属部件)、接合线43a(第3金属部件)、引线端子43b、绝缘部件45及接合层51～53。在图9中，绝缘部件45被用虚线表示。
半导体芯片2经由接合层51接合在引线框41之上。半导体芯片2的漏极电极21d及金属层30与引线框41电连接。引线框42经由接合层52接合在源极电极22s之上，与源极电极22s电连接。接合线43a的一端与栅极垫板23g接合，接合线43a的另一端与引线端子43b接合。栅极垫板23g经由接合线43a与引线端子43b电连接。
半导体装置200的构造并不限定于图示的例子。代替接合线43a及引线端子43b，也可以与半导体装置100同样1个引线框43经由接合层53与栅极垫板23g接合。也可以代替引线框42而设置接合线及引线端子。
绝缘部件45设在半导体芯片2的周围，将半导体芯片2封固。各引线框的一部分及引线端子43b的一部分没有被绝缘部件45覆盖而向外部露出。
栅极电极20包含多晶硅等的导电材料。栅极绝缘层20a及绝缘层20b包含氧化硅、氮化硅或氮氧化硅等的绝缘材料。漏极电极21d、源极电极22s及栅极垫板23g包含钛、铝或铜等的金属。接合线43a包含铝等的金属。引线端子43b包含铜等的金属。
在有关第2实施方式的半导体芯片2及半导体装置200中，由第3部分10c产生的热也与由第1部分10a及第2部分10b产生的热相比更不容易从半导体层10排出。半导体芯片2与半导体芯片1同样具备金属层30。金属层30设在漏极电极21d之下，位于第3部分10c之下。由此，与第1实施方式同样，热容易从第3部分10c排出，能够抑制半导体芯片2的热失控。
在半导体芯片2中，也与半导体芯片1同样，金属层30的厚度优选的是比接合层51的厚度的0.1倍大且比0.5倍小。更优选的是，金属层30的厚度比接合层51的厚度的0.1倍大且比0.2倍小。此外，图6所示的金属层30的宽度W优选的是比源极电极22s与栅极垫板23g之间的距离D的0.5倍大且比2.0倍小。
(变型例)
图10是表示有关第2实施方式的变型例的半导体芯片的剖面图。图11的(a)是表示有关第2实施方式的变型例的半导体芯片的平面图。图11的(b)是表示有关第2实施方式的变型例的半导体芯片的仰视图。图10相当于图11的(a)及图11的(b)的X－X剖面图。
如图10及图11的(a)所示，有关变型例的半导体芯片2a与半导体芯片2相比，在具备多个源极电极22s及金属层31这一点上不同。
半导体层10包括多个第1部分10a、第2部分10b、第3部分10c及第4部分10d。第3部分10c位于多个第1部分10a与第2部分10b之间。第4部分10d位于第1部分10a彼此之间。
多个源极电极22s分别设在多个第1部分10a之上，在X方向上相互离开。多个源极电极22s的1个与多个p型基极区域12b的一部分及多个n+型源极区域13s的一部分电连接。多个源极电极22s的另一个与多个p型基极区域12b的另一部分及多个n+型源极区域13s的另一部分电连接。
如图10及图11的(b)所示，金属层31设在漏极电极21d之下，位于第4部分10d之下。金属层31在Z方向上与源极电极22s彼此的间隙并排。半导体芯片2a的其他的构成要素与半导体芯片2的构成要素是同样的。
图12是表示有关第2实施方式的变型例的半导体装置的剖面图。
如图12所示，在有关变型例的半导体装置210中，阴极电极21k、金属层30及金属层31与引线框41电连接。多个引线框42经由多个接合层52与多个源极电极22s电连接。
半导体装置210的其他的构成要素与半导体装置200的构成要素是同样的。在金属层31的材料中，能够应用金属层30的材料。
在有关变型例的半导体芯片2a中，设有多个源极电极22s，相互离开。由位于源极电极22s彼此的间隙之下的第4部分10d产生的热与由第1部分10a及第2部分10b产生的热相比更不容易从半导体层10排出。通过设置金属层31，在半导体芯片2a的安装时，能够在第4部分10d之下使接合层51中的孔隙V的密度降低。由此，容易从第4部分10d将热排出，能够抑制半导体芯片2a的热失控。
(第3实施方式)
图13是表示有关第3实施方式的半导体芯片的剖面图。
有关第3实施方式的半导体芯片3是IGBT。图13所示的有关第3实施方式的半导体芯片3具备半导体层10、栅极电极20、集电极电极21c(第1电极)、发射极电极22e(第2电极)、栅极垫板23g(第3电极)及金属层30。
在集电极电极21c及发射极电极22e的结构中，能够应用与漏极电极21d及源极电极22s同样的结构。集电极电极21c设在半导体芯片3的下表面侧。半导体层10设在集电极电极21c之上。
半导体芯片3的半导体层10在代替n+型漏极区域14d而设有n型缓冲区域14b、还包括p+型集电极区域15c这些点上与半导体芯片2的半导体层10不同。在半导体芯片3中，n+型源极区域13s作为n+型发射极区域13e发挥功能。
p+型集电极区域15c设在集电极电极21c之上，与集电极电极21c电连接。n型缓冲区域14b设在p+型集电极区域15c之上。n－型漂移区域11d设在n型缓冲区域14b之上。p型基极区域12b设在n－型漂移区域11d之上。n+型源极区域13s设在p型基极区域12b之上。栅极电极20隔着栅极绝缘层20a与p型基极区域12b面对。
发射极电极22e及栅极垫板23g分别设在第1部分10a之上及第2部分10b之上。发射极电极22e与多个p型基极区域12b及多个n+型发射极区域13e电连接。栅极垫板23g与多个栅极电极20电连接。
在相对于发射极电极22e向集电极电极21c施加了正电压的状态下，在栅极电极20上被施加阈值以上的电压。由此，在p型基极区域12b中形成沟道(反转层)，半导体芯片3成为导通状态。电子经过沟道从发射极电极22e向n－型漂移区域11d流动。对应于电子的流动，空穴从集电极电极21c向n－型漂移区域11d流动。在n－型漂移区域11d中积蓄电子及空穴，发生传导度改变，n－型漂移区域11d的电阻较大地降低。如果施加在栅极电极20上的电压变得比阈值低，则p型基极区域12b的沟道消失，半导体芯片3成为断开状态。
图14是表示有关第3实施方式的半导体装置的剖面图。
图14所示的有关第3实施方式的半导体装置300的结构除了代替半导体芯片2而设有半导体芯片3这一点以外，与半导体装置200的结构是同样的。
根据第3实施方式，与第2实施方式同样，容易从半导体芯片3的第3部分10c将热排出，能够抑制半导体芯片3的热失控。
在半导体芯片3中，也与半导体芯片1同样，金属层30的厚度优选的是比接合层51的厚度的0.1倍大且比0.5倍小。更优选的是，金属层30的厚度比接合层51的厚度的0.1倍大且比0.2倍小。此外，图13所示的金属层30的宽度W优选的是比发射极电极22e与栅极垫板23g之间的距离D的0.5倍大且比2.0倍小。
关于以上说明的实施方式，对于各半导体区域之间的杂质浓度的相对的高低，例如能够使用扫描型静电电容显微镜(SCM)来确认。另外，各半导体区域中的载流子浓度可以看作与在各半导体区域中活化的杂质浓度相等。因而，关于各半导体区域之间的载流子浓度的相对的高低，也能够使用SCM进行确认。关于各半导体区域中的杂质浓度，能够使用二次离子质量分析法(SIMS)来测量。
以上，例示了本发明的几个实施方式，但这些实施方式是作为例子提示的，不是要限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种各样的省略、替换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。此外，上述的各实施方式能够相互组合而实施。
标号说明
1、1a、2、2a、3：半导体芯片；10：半导体层；10a：第1部分；10b：第2部分；10c：第3部分；10d：第4部分；11d：n－型漂移区域；11k：n－型阴极区域；12a：p+型阳极区域；12b：p型基极区域；13e：n+型发射极区域；13s：n+型源极区域；14b：n型缓冲区域；14d：n+型漏极区域；15c：p+型集电极区域；20：栅极电极；20a：栅极绝缘层；20b：绝缘层；21c：集电极电极；21d：漏极电极；21k：阴极电极；22s：源极电极；22a：阳极电极；22e：发射极电极；22s：源极电极；23a：阳极电极；23g：栅极垫板；30、31：金属层；41～43：引线框；43a：接合线；43b：引线端子；45：绝缘部件；51～53：接合层；100、200、210、300：半导体装置；D：距离；T1、T2：厚度；V：孔隙。

Claims (9)

1.一种半导体芯片，其特征在于，
具备：
第1电极；
半导体层，包括第1部分、第2部分及位于上述第1部分与上述第2部分之间的第3部分，设在上述第1电极之上；
第2电极，设在上述第1部分之上；
第3电极，设在上述第2部分之上；以及
金属层，设在上述第1电极之下，位于上述第3部分之下，下表面位于上述第1电极的下表面的下方。
2.如权利要求1所述的半导体芯片，其特征在于，
上述半导体层包括：
第1导电型的第1半导体区域，设在上述第1部分、上述第2部分及上述第3部分；以及
第2导电型的第2半导体区域，设在上述第1部分，位于上述第1半导体区域之上；
上述第1半导体区域与上述第1电极电连接；
上述第2半导体区域与上述第2电极电连接。
3.如权利要求2所述的半导体芯片，其特征在于，
还具备隔着栅极绝缘层与上述第2半导体区域面对的栅极电极；
上述半导体层还包括设在上述第2半导体区域之上的第1导电型的第3半导体区域；
上述第3半导体区域与上述第2电极电连接；
上述栅极电极与上述第3电极电连接。
4.如权利要求1所述的半导体芯片，其特征在于，
上述金属层设在上述第1部分的一部分之下及上述第2部分的一部分之下，并且没有设在上述第1部分的另一部分之下及上述第2部分的另一部分之下。
5.如权利要求1所述的半导体芯片，其特征在于，
上述金属层包含从由铜及银构成的组中选择的1种以上。
6.一种半导体装置，其特征在于，
具备：
权利要求1～5中任一项所述的半导体芯片；
第1金属部件，经由第1接合层与上述第1电极及上述金属层接合；
第2金属部件，与上述第2电极接合；以及
第3金属部件，与上述第3电极接合。
7.如权利要求6所述的半导体装置，其特征在于，
上述第1金属部件与上述金属层之间的距离比上述第1金属部件与上述第1电极之间的距离短。
8.如权利要求6所述的半导体装置，其特征在于，
上述金属层的厚度小于上述第1接合层的厚度的0.5倍。
9.如权利要求6所述的半导体装置，其特征在于，
上述第1接合层的一部分位于上述第1金属部件与上述金属层之间；
上述第1接合层的另一部分不位于上述第1金属部件与上述金属层之间；
上述第1接合层的上述一部分处的孔隙的密度比上述第1接合层的上述另一部分处的孔隙的密度小。
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