CN117425956A - 通过镶嵌导体的细分具有改进隔离的beol互连 - Google Patents

通过镶嵌导体的细分具有改进隔离的beol互连 Download PDF

Info

Publication number
CN117425956A
CN117425956A CN202280035584.9A CN202280035584A CN117425956A CN 117425956 A CN117425956 A CN 117425956A CN 202280035584 A CN202280035584 A CN 202280035584A CN 117425956 A CN117425956 A CN 117425956A
Authority
CN
China
Prior art keywords
dielectric
metal line
liner
metal
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280035584.9A
Other languages
English (en)
Inventor
Y·米尼奥
朴灿鲁
陈学忠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN117425956A publication Critical patent/CN117425956A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures

Abstract

覆盖第一金属线和第二金属线的，并且水平地在所述第一金属线与所述第二金属线之间顶盖层按顺序为后罩盖内衬、气隙和所述后罩盖内衬。嵌入电介质的上表面中的第一组金属线、嵌入所述电介质下方及所述电子组件上方的第二组金属线、覆盖所述第一组金属线的后罩盖内衬、剖开所述第一组金属线中的第一金属线且延伸到所述第二组金属线中的第二金属线且剖开所述第二组金属线的空腔。在嵌入电介质的上表面中的第一金属线中形成空腔，其中所述第一金属线和所述电介质由顶部盖层覆盖。

Description

通过镶嵌导体的细分具有改进隔离的BEOL互连
背景技术
本发明涉及集成电路，并且更具体地涉及电连接的互连层。
半导体晶片、芯片、器件和相关器件依赖于在半导体衬底上彼此上下堆叠的多个金属化层或金属线，这些金属化层或金属线在该半导体衬底或层上的多个集成电路之间提供电子互连。金属化层也可被称为后段制程(BEOL)金属化层，该后段制程金属化层可被设置在半导体材料堆叠上。所述半导体材料堆叠中的顶层中的半导体触点电连接至设置在所述半导体材料堆叠上的金属化层中的金属触点和金属互连。
互连层可以通过通孔连接至集成电路上的器件。通孔通常蚀刻穿过集成电路的层并填充有导电材料。通常，金属线(也称为配线)提供相同金属层级内的电连接，并且导电通孔提供不同(金属)线层级之间的层级间或垂直连接。通常使用单镶嵌(SD)或双镶嵌(DD)制造工艺来形成互连结构(即，金属线和通孔)。在单镶嵌工艺中，独立制造互连结构，而在双镶嵌工艺中，同时制造互连结构。
发明内容
根据本发明的实施例，提供了一种半导体结构。所述半导体结构包括：第一金属线，所述第一金属线嵌入电介质的上表面中，其中所述电介质为所述半导体结构的电子部件上方的层；顶部盖层，所述顶部盖层覆盖所述第一金属线且覆盖所述电介质的未被所述第一金属线覆盖的部分；第二金属线，所述第二金属线嵌入所述电介质的所述上表面中且与所述第一金属线对准，其中所述第一金属线与所述第二金属线之间的水平依序为后罩盖内衬、气隙和所述后罩盖内衬。
根据本发明的实施例，提供了一种半导体结构。所述半导体结构包括：第一金属线，嵌入在电介质的上表面中，其中，所述电介质是在所述半导体结构的电子组件上方的层；第二金属线，嵌入在所述电介质的所述上表面中；与所述第一金属线对准，其中在所述第一金属线与所述第二金属线之间是后罩盖内衬，在所述电介质的未被所述第一金属线和所述第二金属线覆盖的部分上方的顶部帽盖层，所述顶部盖层覆盖所述第一金属线，所述顶部盖层在所述第二金属线上方，且所述后罩盖内衬在所述顶部盖层上方。
根据本发明的实施例，提供了一种半导体结构。所述半导体结构包括第一组金属线，其嵌入在电介质的上表面中的，其中，所述电介质是在所述半导体结构的电子组件上方的层，第二组金属线，其嵌入在所述电介质下方和所述电子部件上方；后罩盖内衬，其覆盖所述第一组金属线，并且覆盖所述电介质的未被所述第一组金属线覆盖的部分，空腔，所述空腔剖开所述第一组金属线中的第一金属线并且延伸到所述第二组金属线中的第二金属线并且剖开所述第二组金属线。
根据本发明的实施例，提供了一种方法。该方法包括在嵌入在电介质的上表面中的第一金属线中形成空腔，其中电介质是半导体器件的电子部件之上的层，其中第一金属线和电介质被顶盖层覆盖。
根据本发明的实施例，提供了一种方法。所述方法包括跨第一金属线和第二金属线形成空腔，所述第一金属线和所述第二金属线均嵌入在电介质的上表面中，其中，所述电介质是在所述半导体器件的电子组件上方的层，其中，所述第一金属线和所述第二金属线彼此平行并且被所述电介质分隔开，其中，所述第一金属线、所述第二金属线和所述电介质被顶盖层覆盖。
根据本发明的实施例，提供了一种方法。所述方法包括跨第一金属线和第二金属线形成空腔，所述第一金属线嵌入在电介质的上表面中，其中，所述电介质是在所述半导体器件的电子组件上方的层，其中，所述第二金属线在所述电介质下方，其中，所述第一金属线和所述第二金属线彼此垂直并且由所述电介质分隔开，其中，所述第一金属线和所述电介质由顶部盖层覆盖。
通过本发明的技术实现了另外的特征和优点。本发明的其他实施例和多个方面在本文中详细描述，并且被认为是要求保护的发明的一部分。为了更好地理解本发明的优点和特征，参考说明书和附图。
附图说明
本发明的这些和其他目的、特征以及优点将从以下结合附图阅读的对其说明性实施例的详细说明中变得清楚。附图的各种特征不是按比例的，因为图示是为了便于本领域技术人员结合具体实施方式理解本发明而清楚起见。在附图中：
图1和图2根据示例性实施例示出了半导体结构在中间制造阶段的截面俯视图和截面侧视图；
图3根据示例性实施例示出了形成有机平坦化层材料(OPL)、硬掩模和掩模层的截面侧视图；
图4根据示例性实施例示出了可以去除的OPL的部分、并且可以去除的硬掩模和掩模层的选择性去除的截面侧视图；
图5和图6分别示出了根据示例性实施例的形成空腔的截面俯视图和截面侧视图；
图7和图8分别示出了根据示例性实施例的形成后罩盖内衬层的顶视图和截面侧视图；
图9和图10根据示例性实施例分别示出了电介质的形成的顶视图和截面侧视图；
图11和图12分别示出了根据示例性实施例的形成后罩盖内衬填充物的顶视图和截面侧视图；
图13和图14分别示出了根据示例性实施例的形成空气间隙的俯视图和截面侧视图；
图15和16分别示出了根据另一示例性实施例的半导体结构在制造的中间阶段的截面俯视图和截面侧视图；
图17根据示例性实施例示出了形成有机平坦化层材料(OPL)、掩模层和硬掩模层的截面侧视图；
图18根据示例性实施例示出了选择性地去除所述OPL的部分和去除所述硬掩模层的横截面侧视图；
图19和图20分别示出了根据示例性实施例的形成空腔的截面俯视图和截面侧视图；
图21和图22分别示出了根据示例性实施例的形成后罩盖内衬的顶视图和截面侧视图；
图23和图24分别示出了根据示例性实施例的电介质的形成的顶视图和截面侧视图；
图25和图26分别示出了根据示例性实施例的形成后罩盖内衬填充物的顶视图和截面侧视图；
图27和28分别示出了根据示例性实施例的形成空气间隙的俯视图和截面侧视图；
图29和30分别示出了根据另一示例性实施例的半导体结构在制造的中间阶段的俯视图和截面侧视图；
图31根据示例性实施例示出了形成有机平坦化层材料(OPL)、硬掩模层和掩模层的截面侧视图；
图32根据示例性实施例示出了选择性地去除所述OPL和所述硬掩膜层的部分、去除所述掩模层、并且形成空腔的截面侧视图；
图33根据示例性实施例示出了形成空腔的截面侧视图；
图34根据示例性实施例示出了去除硬掩模层、掩模层和OPL的剩余部分的截面侧视图；
图35根据示例性实施例示出了电介质的形成的截面侧视图；
图36根据示例性实施例示出了形成后罩盖内衬的截面侧视图；
图37根据示例性实施例示出了电介质的形成的截面侧视图；
图38根据示例性实施例示出了空气间隙的形成的截面侧视图；以及
图39根据示例性实施例示出了形成后罩盖内衬和电介质的截面侧视图。
具体实施方式
本文公开了所要求保护的结构和方法的详细实施例；然而，应当理解的是，所公开的实施例仅仅是对所要求保护的结构和方法的说明，它们可以以不同的形式来实施。然而，本发明可以以许多不同的形式体现并且不应被解释为局限于本文阐述的示例性实施例。在具体实施方式中，可省略众所周知的特征和技术的细节以避免不必要地使所呈现的实施例模糊。
本发明的实施例涉及集成电路，并且更具体地涉及电连接的互连层。以下描述的示例性实施例提供了一种***、方法和程序产品，所述***、方法和程序产品尤其用于通过在金属化之后去除金属线的选择部分来提供消减的金属化。
因此，本实施例能够通过提供足迹减少、元件之间改善的隔离以及对用于形成线和通孔的光学接近度校正(OPC)掩模的较少约束来改进集成电路的技术领域。
如前所述，半导体晶片、芯片、器件和相关器件依赖于在半导体衬底上彼此上下堆叠的多个金属化层或金属线，这些金属化层或金属线在该半导体衬底或层上的多个集成电路之间提供电子互连。金属化层也可被称为后段制程(BEOL)金属化层，该后段制程金属化层可被设置在半导体材料堆叠上。所述半导体材料堆叠中的顶层中的半导体触点电连接至设置在所述半导体材料堆叠上的金属化层中的金属触点和金属互连。互连可以使用通孔垂直连接到集成电路上的其他互连或器件。导线通常由金属材料形成，例如铜、银、铝、钨、钼、钌或诸如铜钨的合金。在沉积金属材料之前，可在界定线的沟道中沉积内衬层。在形成该线之后，还可以在该金属材料上沉积盖内衬。盖内衬层经常用于减少金属迁移到电介质中或者阻止金属材料上的氧化。
诸如光刻蚀刻(LE)、自对准双重图案化(SADP)、自对准光刻-蚀刻-光刻-蚀刻(SALELE)、用于BEOL金属化(诸如铜单镶嵌或双镶嵌)的自对准块(SAB)以及新颖的消减的金属化的传统图案化技术取决于块光刻图案化以分离线路和通孔，以便使得能够实现线路(尖端到尖端(T2T)和尖端到侧面(T2S)两者)之间以及通孔边缘到边缘(E2E)之间的最小距离。使用传统的图案化技术，由于掩模设计和图案化工艺，在不损害最终产品性能的情况下，元件之间的总距离不能减小到超过光刻图案化限制。
消减的金属化是在沉积之后去除金属层的多个部分以形成BEOL互连的一些部分的工艺。消减的金属化与单镶嵌(SD)和双镶嵌(DD)不同，单镶嵌和双镶嵌利用在预形成的互连图案中沉积金属化的工艺。
因此，策略性地去除金属化线和通孔的多个部分以改进区域可以是有利的，从而使得T2T、T2S和通孔E2E可以各自减小到更小的尺寸和间距并且通过添加在金属线与通孔之间的隔离区域中形成的更好的电介质膜而具有改进的隔离。
根据实施例，可以在半导体器件中形成金属化之后去除部分的情况下切割金属线和通孔。沟槽和开口可以在BEOL电介质中的金属化之前通过SD或DD形成。可以对金属线和通孔进行化学机械抛光(CMP)技术，并且在电介质、金属线和通孔之上形成顶部盖层。可以用有机平坦化层、硬掩模层和掩模层完成半导体器件的图案化。所得的空腔可去除金属线和通孔的部分。空腔可跨一条或多条线路和/或一个或多个通孔延伸。空腔可形成为在多于一个方向上延伸的线的阵列。空腔可通过多级金属线形成。每个空腔可以在一个或多个步骤中用一种或多种材料填充。每个空腔可以具有在填充空腔之前形成的内衬。所述空腔可以填充有一种或多种电介质，所述空腔可以填充有后罩盖内衬材料，所述空腔可以内衬有后罩盖内衬并且然后填充有电介质。空腔可以内衬有后罩盖内衬，并且然后半导体器件上的电介质可以部分地填充空腔，在空腔中留下气隙。
以下描述的示例性实施例提供了一种用于在金属沉积和CMP之后在半导体器件中切割BEOL金属线和通孔的方法和结构，其中，形成包括形成沟槽和通孔开口、金属沉积以及对半导体器件上的金属线和通孔执行化学机械抛光(CMP)技术。
现在参见图1和2，根据示例性实施例示出了在制造的中间阶段的半导体结构100(以下称为“结构”)。图1是结构100沿截面B-B的截面顶视图，并且图2是结构100沿截面A-A的截面侧视图。图2垂直于图1。
结构100可以包括在图1和2中所示出的下方的若干后段制程(“BEOL”)层。通常，后段制程(BEOL)是集成电路制造的第二部分，其中各个器件(晶体管、电容器、电阻器等)与晶片上的布线互连。如图1和2中所示，结构100包括第一电介质102、金属线104、金属线106和第一顶部盖层108。
可以通过共形地沉积或生长电介质来形成第一电介质102。第一电介质102可以通过经由生长、涂覆或以其他方式将材料转移到晶片上的工艺的沉积来形成。第一电介质102可以通过物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)和原子层沉积(ALD)等来沉积。第一电介质102可以包括一个或多个层。第一电介质102可由例如氧化硅(SiOx)、氮化硅(SiNx)、硅硼碳氮化物(SiBCN)、NBLoK、低k电介质材料(其中k＜4.0)(包含但不限于氧化硅、旋涂玻璃、可流动氧化物、高密度等离子体氧化物、硼磷硅酸盐玻璃(BPSG)或其任何组合)或任何其他合适的电介质材料组成。
通过例如反应离子蚀刻(RIE)可以在第一电介质102中形成沟槽(未示出)，以用于随后填充以形成金属线104、106。金属线104、106可包含例如导电可蚀刻金属，例如铝(A1)、钨(W)、钌(Ru)、钼(Mo)、钽(Ta)、钛(Ti)、银(Ag)、相变存储器(PCM)材料(例如锗-锑-碲(GST))、MRAM金属堆叠或材料的组合。可通过例如物理气相沉积(PVD)、电镀板填充工艺或其他方法形成金属线104、106。金属线104、106嵌入在第一电介质102中。
化学机械抛光(CMP)技术可以用于去除过量的材料并且抛光结构100的上表面，从而提供均匀的水平表面。
第一电介质102和金属线104、106可以覆盖有第一顶盖层108，该第一顶盖层可以包括例如氮化物或氧化物材料，如氮化硅(SixNx)、碳氮化硅(SiCN)、氮氧化硅(SiON)、氧化铝(A10)、氧化硅(SiOx)、绝缘体材料或任何其他适合的材料。第一顶盖层108可用于避免金属迁移到第一电介质102中或者迁移到结构100的其他部件中，并且减少或阻碍金属材料上的氧化。
现在参见图3，根据示例性实施例示出了结构100。图3是结构100沿截面A-A的截面侧视图。如图3所示，根据示例性实施例，可以形成第一有机平坦化层(以下称为“OPL”)110、第一硬掩模112和第一掩模层114；
可以通过使用典型的沉积技术(例如，旋涂)的覆盖沉积来在第一顶部盖层108上形成第一OPL 110。第一OPL 110可以是自平面化有机材料，所述自平面化有机材料包括碳、氢、氧和可选的氮、氟和硅。第一OPL 110可以是标准CxHy聚合物。材料的非限制性示例包括但不限于可从Cheil Chemical Co.，Ltd.商购的CHM701B、可从JSR Corporation商购的HM8006和HM8014、以及可从ShinEtsu Chemical，Co.，Ltd.商购的ODL-102或ODL-401。
第一硬掩模112可以形成在结构100上。第一硬掩模12可以是第一OPL 110上的毯覆图案化层。第一硬掩模112可包括低温氧化物层(LTO)或含硅抗反射涂层(SiARC)。
可以在第一硬掩模112上的结构100上形成第一掩模层114。第一掩蔽层114可包含通过使用光学或EUV光刻图案化的已知技术图案化的光致抗蚀剂层，以在抗蚀剂显影之后移除第一掩蔽层114的部分，从而产生空腔116和空腔118。
现在参见图4，根据示例性实施例示出了结构100。图4是结构100沿截面A-A的截面侧视图。如图4所示，可以去除第一OPL 110的部分以及可以去除第一掩模层114和第一硬掩模112。
第一硬掩模112的部分和第一OPL 110的部分可以各自在空腔116、118的位置中被选择性地去除，从而增加空腔116、118的深度，并且可以在一个或多个步骤中被去除，从而暴露第一顶盖层108的上表面。可以通过相对于第一掩模层114选择性的例如干法蚀刻来去除第一硬掩模112的部分和第一OPL 110的部分。在去除第一掩模层114的同时，可以相对于第一硬掩模112选择性地去除第一硬掩模112的剩余部分以及第一OPL 110的部分。
现在参见图5和6，根据示例性实施例示出了结构100。图5是结构100沿截面B-B的截面顶视图，并且图6是结构100沿截面A-A的截面侧视图。图6垂直于图5。如图5和6中所示，可移除金属线104的部分、第一电介质102的部分以及第一顶部盖层108的部分。可以去除第一OPL 110。
可以使用例如反应离子蚀刻(RIE)去除与空腔116、118对准的第一顶部盖层108的部分、金属线104的部分以及第一电介质102的部分，从而增加金属线104中的空腔116、118的深度。第一电介质102可以部分地去除，与空腔116、118对准，其中空腔116、118的下部水平表面包括第一电介质102。空腔116、118的垂直侧表面包括金属线104的完全垂直高度或厚度，并且从下方的衬底测量，并且电介质102的部分腐蚀。
可以使用已知技术来选择性地去除第一OPL 110，并且可以在一个或多个步骤中使用例如干法蚀刻来去除第一OPL 110。可以与去除第一顶部盖层108的部分、金属线104的部分和第一电介质102的部分分开或同时去除第一OPL 110。可以通过使用对第一OPL 110、第一电介质层和第一顶盖层108有选择性的高选择性气体、使用例如氯化学(Cl2、BLC3、……)和氧气(O2)加上诸如N2、Ar、CH4和H2之类的添加气体来干法蚀刻或RIE来去除金属线104，以帮助等离子体方向性(各向异性或各向异性)和聚合物控制。
如图5所示，可以存在所形成的另外的空腔，包括空腔120和空腔122。空腔120，122使用如上所述的类似方法形成，并且可以与空腔116，118同时形成。空腔120、122和空腔118可以形成在金属线106的部分中。空腔118可以横跨多于一个金属线形成，并且如图5所示，空腔118横跨金属线104和横跨金属线106形成。空腔的任何组合可以形成在结构100中，并且可以延伸跨过一条或多条金属线。所形成的空腔可以各自在金属线中形成切口，从而在可应用的金属线的部分的导电中形成断裂。进入电介质层102中的凹面可以小于5nm，因为去除金属层104和106的部分的主要蚀刻化学试剂对于第一顶盖层108和第一电介质102是高度选择性的。
现在参见图7和8，示出了根据示例性实施例的结构100。图7是结构100的顶视图，图8是结构100沿截面A-A的截面侧视图。图8垂直于图7。如图7和图8所示，可以形成第一后罩盖内衬124。
第一后罩盖内衬124可以共形地形成在结构100上。第一后罩盖内衬124可以在空腔116、118、120、122的竖直侧表面和水平下表面上提供内衬，使得空腔116、118、120、122中的每个稍微更小。第一后罩盖内衬124可以沿空腔116、118、120、122中的每个空腔覆盖第一顶部帽盖层108的上水平表面和第一电介质102的竖直侧表面。
第一后罩盖内衬124可以包括例如Nblock材料、氧化铝(A10x)、氮化物或氧化物材料(如氮化硅(SixNx)、碳氮化硅(SiCN)、氮氧化硅(SiON)、或氧化硅(SiOx))或包括绝缘体材料的任何其他适合的材料。可以通过例如原子层沉积(ALD)或其他合适的方法形成第一后罩盖内衬124。
第一柱后罩盖内衬124可以具有与NBLOCK或AlOx类似的功能，以避免金属迁移到第一电介质102中、或迁移到结构100的其他部件中，并且减少或阻碍金属材料上的氧化。
现在参见图9和10，根据示例性实施例示出了结构100。图9是结构100的俯视图，而图10是结构100沿截面A-A的截面侧视图。图10垂直于图9。如图9和10中所示，可形成第二电介质126。
可以如以上关于第一电介质102所描述的形成第二电介质126。第二电介质126可为与第一电介质102相同或不同的材料。第二电介质126可填充空腔116、118、120、122。
化学机械抛光(CMP)技术可以用于去除过量材料并且抛光结构100的上表面，从而提供均匀的水平表面。
在本实施例中，在制作和CMP工艺之后成为预形成的结构，金属线104、106各自具有被去除的部分，切割金属线104、106中的每个，在连接至金属线104、106的剩余部分中的每个的器件之间提供隔离。
现在参见图11和12，示出了根据示例性实施例的结构200。结构200是由结构100的后续处理所形成的替代实施例，如上文图5和6中所描述。图11是结构200的顶视图，图12是结构200沿截面A-A的截面侧视图。图12垂直于图11。如图11和图12中所示，可以形成第二后罩盖内衬144和第三电介质146。
第二后罩盖内衬144可以共形地形成在结构100上。第一后罩盖内衬124可填充空腔116、118、120、122。第二后罩盖内衬144可以覆盖第一顶盖层108的上水平表面。
第二后罩盖内衬144可以如以上关于第一后罩盖内衬124所描述地形成。第二后罩盖内衬144可以包括与第一后罩盖内衬124或第二后罩盖内衬140相同的材料或不同的材料。第二后罩盖内衬144可以帮助避免金属迁移到第一电介质102中或者迁移到结构100的其他部件中，改善沟槽之间的电容，提供金属偏析，并且减少或阻碍金属材料上的氧化。
化学机械抛光(CMP)技术可以用于去除过量材料并且抛光结构200的上表面、去除任何过量的第二后罩盖内衬144并且在空腔116、118、120、122中提供第一顶盖层108和第二后罩盖内衬144的均匀水平表面。
可以如以上关于第一电介质102所描述的在空腔116、118、120、122中的第一顶盖层108的上水平表面和第二后罩盖内衬144的上水平表面上形成第三电介质146。第三电介质146可以包括与第一电介质102或第二电介质126相同或不同的材料。
在本实施例中，金属线104、106具有被移除的部分，切割金属线104、106中的每一个，在连接至金属线104、106的剩余部分的每个的器件之间提供隔离。
在本实施例中，在制造和CMP工艺之后进入预形成的结构，金属线104、106各自具有被去除的部分，切割金属线104、106中的每个，在连接至金属线104、106的剩余部分中的每个的器件之间提供隔离。
现在参见图13和14，根据示例性实施例示出了结构300。结构300是由结构100的后续处理形成的替代实施例，如上文在图7和8中所述。图13是结构300的顶视图，图16是结构300沿截面A-A的截面侧视图。图14垂直于图13。如图13和14中所示，可以形成第四电介质148。
可以如以上关于第一电介质102所描述的那样形成第四电介质148。第四电介质148可以包括与第一电介质102、第二电介质126或第三电介质146相同或不同的材料。
第四电介质148可以部分地填充空腔116、118、120、122中的每个的上部。第四电介质148可以在空腔116、118、120、122的每个中提供凹的下表面，或者在空腔116、118、120、122的每个中提供凸的下表面。这两个不同的实施例可以通过沉积条件来控制。
所产生的结构300在空腔116、118、120、122的每个中包含气隙。空腔116、118、120、122中的每个中的气隙的优点包含连接到金属线104、106的剩余部分中的每个的器件之间的增加的热隔离和电隔离。
现在参见图15和16，根据示例性实施例示出了在制造的中间阶段的半导体结构400(以下称为“结构”)。图15是结构400沿着截面B-B的截面顶视图，并且图16是结构400沿着截面A-A的截面侧视图。图16垂直于图15。
结构400可以包括在图15和16中所示的下方的若干后段制程(“BEOL”)层。通常，后段制程(BEOL)是集成电路制造的第二部分，其中各个器件(晶体管、电容器、电阻器等)与晶片上的布线互连。如图15和16所示，结构400包括第五电介质204、双镶嵌沟槽和通孔结构206、和双镶嵌沟槽和通孔结构208、第二顶部盖层210和下金属线212、214、216、218、220和222。双镶嵌沟槽与通孔结构206、208可彼此平行。下金属线212、214、216、218、220可彼此平行且垂直于双镶嵌沟槽和通孔结构206、208。
可以如以上关于第一电介质102所描述地形成第五电介质204。下金属线212、214、216、218、220和222可以由先前的金属化工艺形成，诸如单镶嵌(SD)工艺、双镶嵌(DD)工艺或者消减的蚀刻。下金属线212、214、216、218、220和222可形成为和包括如上文关于金属线104、106所描述的材料。
可以使用如以上关于金属线104、106所描述的双镶嵌(DD)方案在第五电介质204中形成双镶嵌沟槽和通孔结构206和208。下金属线212、214、216、218、220和222以及双镶嵌沟槽和通孔结构206、208嵌入在第五电介质204中。
CMP技术可以用于去除过量的材料并且抛光结构400的上表面，从而提供均匀的水平表面。
第五电介质204、下金属线212、214、216、218、220和222以及双镶嵌沟槽和通孔结构206、208可以覆盖有第二顶盖层210，如以上关于第一顶盖层108所描述的。
现在参见图17，根据示例性实施例示出了结构400。图17是结构100沿截面A-A的截面侧视图。如图17所示，根据示例性实施例，可以形成第二有机平坦化层材料(以下称为“OPL”)224、第二硬掩模226和第二掩模层228。
第二OPL224可形成于第二顶盖层210上，如上文关于第一OPL 110所述。第二硬掩模226可以形成在第二OPL 110上的结构400上，如上文关于第一硬掩模112所描述的。
第二掩模层228可以形成在结构400上，如上文关于第一掩模层114所描述的。第二掩蔽层228可被图案化为具有空腔230、空腔232和空腔234。
现在参见图18，示出了根据示例性实施例的结构400。图18是结构400沿截面A-A的截面侧视图。如图18所示，可以去除第二硬掩模226的部分和第二OPL 224的部分，并且可以去除第二掩模层228。
第二硬掩模226的部分和第二OPL 224的部分可以各自在空腔230、232、234的位置中被选择性地去除，从而增加空腔230、232和234的深度，并且可以在暴露第二顶盖层210的上表面的一个或多个步骤中被去除。可以通过相对于第二掩模层228和第二盖层210选择性的例如干法蚀刻来去除第二硬掩模226的部分和第二OPL 224的部分。
可以相对于第二硬掩模226和第二顶盖层210选择性地选择性地去除第二掩模层228。可以相对于第二OPL224和第二盖层210选择性地去除第二硬掩模226。
现在参见图19和20，示出了根据示例性实施例的结构400。图19是结构400沿着截面B-B的截面顶视图，以及图20是结构400沿着截面A-A的截面侧视图。图20垂直于图19。如图19和20所示，可以去除双镶嵌沟槽和通孔结构206的部分以及第二顶部盖层210的部分。可以去除第二掩模层228、第二硬掩模226和第二OPL 224。
可以使用例如反应离子蚀刻(RIE)、使用高度选择性的蚀刻化学品来蚀刻双镶嵌沟槽和通孔结构206的部分来去除与空腔230、232、234对准的第二盖层210的部分、双镶嵌沟槽和通孔结构206的部分，从而增加空腔230、232、234的深度，如上所述。第五电介质204可具有如图所示的在深度上约小于5nm的范围内的小凹面。第二顶部盖层210的部分和双镶嵌沟槽和通孔结构206的被去除的部分可以与空腔230、232、234对准地完全去除。空腔230、232、234的垂直侧表面包括第五电介质204和双镶嵌沟槽和通孔结构206。
可以使用已知技术来选择性地去除第二OPL224，并且可以在一个或多个步骤中使用例如干法蚀刻来去除第二OPL224。可以与去除第二顶部盖层210的部分、双镶嵌沟槽和通孔结构206的部分以及第五电介质204的部分分开或同时去除第二OPL224。
如图19所示，可能存在所形成的附加的空腔，包括在双镶嵌沟槽和通孔结构208中形成的空腔236。空腔236使用如上所述的类似方法形成，并且可以同时形成。空腔230、232、234可形成在双镶嵌沟槽和通孔结构206的部分中。空腔232可以跨一条以上的金属线形成，并且如图5所示，空腔232跨双镶嵌沟槽和通孔结构206形成，并且跨双镶嵌沟槽和通孔结构208延伸。空腔的任何组合可以形成在结构400中并且可以延伸跨过一条或多条金属线。所形成的空腔可以各自在金属线中形成切口，从而在可应用的金属线的部分的导电中形成断裂。
现在参见图21和22，根据示例性实施例示出了结构400。图21是结构400的顶视图，图22是结构400沿截面A-A的截面侧视图。图22垂直于图21。如图21和22所示，可以形成第四后罩盖内衬238。
第四后罩盖内衬238可以共形地形成在结构400上。第四后罩盖内衬238可以在空腔230、232、234的垂直侧表面和水平下表面上提供内衬，使得空腔230、232、234中的每个稍微更小。第四后罩盖内衬238可以沿着空腔230、232、234中的每个空腔覆盖第二顶盖层210的上水平表面和第五电介质204的垂直侧表面。
第四后罩盖内衬238可以如以上关于第一后罩盖内衬124所描述地形成。
现在参见图23和24，根据示例性实施例示出了结构400。图23是结构400的顶视图，图24是结构400沿截面A-A的截面侧视图。图24垂直于图23。如图23和24所示，可形成第六电介质240。
第六电介质240可以如以上关于第一电介质102所描述的来形成。第六电介质240可以是与第五电介质204相同或不同的材料。第六电介质240可填充空腔230、232、234、236且覆盖第四后罩盖内衬238的上部水平表面。
化学机械抛光(CMP)技术可以用于去除过量材料并且抛光结构400的上表面，从而提供均匀的水平表面。
在本实施例中，双镶嵌沟槽和通孔结构206、208具有去除的部分，切割双镶嵌沟槽和通孔结构206、208中的每个，在连接至双镶嵌沟槽和通孔结构206、208的剩余部分中的每个的器件之间提供隔离。
现在参见图25和26，根据示例性实施例示出了结构500。结构500是由如上所述的图19和20中的结构400的后续处理形成的替代实施例。图25是结构500的顶视图，图26是结构500的截面侧视图。如图25和26中所示，可以形成第五后罩盖内衬242和第七电介质244。
第五后罩盖内衬242可以共形地形成在结构500上。第五后罩盖内衬242可以填充空腔230、232、234、236。第五后顶盖内衬242可以覆盖第二顶盖层210的上水平表面。
第五后罩盖内衬242可以如以上关于第一后罩盖内衬124所描述地形成。第五后罩盖内衬242可以包括与第四后罩盖内衬238相同的材料或不同的材料。
化学机械抛光(CMP)技术可以用于去除过量材料并且抛光结构500的上表面，从而提供第五后罩盖内衬242的均匀水平表面。
第七电介质244可以如以上关于第一电介质102所描述的来形成。第七电介质244可包含与第五电介质204或第六电介质240相同或不同的材料。
在本实施例中，双镶嵌沟槽和通孔结构206、208具有去除的部分，切割双镶嵌沟槽和通孔结构206、208中的每个，在连接至双镶嵌沟槽和通孔结构206、208的剩余部分中的每个的器件之间提供隔离。
现在参见图27和28，根据示例性实施例示出了结构600。结构600是由如上所述的图21和22中的结构400的后续处理形成的替代实施例。图27是结构600的顶视图，并且图28是结构600沿截面A-A的截面侧视图。图28垂直于图27。如图27和28中所示，可形成第八电介质246。
第八电介质246可以如以上关于第一电介质102所描述的那样形成。第八电介质246可包含与第五电介质204、第六电介质240或第七电介质244的相同或不同材料。
第八电介质246可以部分地填充空腔230、232、234、236中的每个空腔的上部。第八电介质246可在空腔230、232、234、236中的每个中提供凹入的下表面，或在空腔230、232、234、236中的每个中提供凸出的下表面。这两个不同的实施例可以通过沉积条件来控制。
所产生的结构600在空腔230、232、234、236中的每个空腔中包含气隙。每个空腔230、232、234、236中的气隙的优点包括连接到双镶嵌沟槽和通孔结构206、208的剩余部分的每个的器件之间的增加的热隔离和电隔离。
现在参见图29和30，根据示例性实施例示出了在制造的中间阶段的半导体结构700(以下称为“结构”)。图29是结构700的顶视图并且图30是结构700沿截面A-A的截面侧视图。图30垂直于图29。
结构700可以包括在图29和图30中所示的下方的若干后端线路(“BEOL”)层。通常，后段制程(BEOL)是集成电路制造的第二部分，其中各个器件(晶体管、电容器、电阻器等)与晶片上的布线互连。如图29和30所示，结构700包括第九电介质302、包括金属线301、金属线303、金属线304和金属线305的第一组下部金属线、包括金属线306、金属线309、金属线311、金属线313、金属线315和金属线317的第二组上部金属线、通孔312、318和322、第三顶部盖层308、第十电介质310。框314是金属线309的一部分。框316是金属线311的一部分。框320是金属线315的一部分。
通孔312连接金属线304和金属线306。通孔318连接金属线304和金属线313，通孔322连接金属线304和金属线317。第一组下部金属线可垂直于第二组上部金属线且可垂直于通孔312、318、322。第二组上部金属线可垂直于通孔312、318、322。
可以如以上关于第一电介质102所描述的那样形成第九电介质302和第十电介质310。
可以在第九电介质302中形成沟槽(未示出)，如以上关于第一金属线104所描述的，以形成第一组下部金属线。可在第十电介质310中形成沟槽(未示出)，如上文关于第一金属线104所描述，以形成第二组上部金属线及通孔312、318、322。第一组下部金属线、第二组上部金属线及通孔312、318、322可包含如上文关于金属线104所描述的材料。
CMP技术可以用于去除过量的材料并且抛光结构700的上表面，从而提供均匀的水平表面。
第九电介质302和第一组下部金属线可以覆盖有第三顶部盖层308，如以上关于第一顶部盖层108所描述的。
现在参见图31，根据示例性实施例示出了结构700。图31是结构100沿截面A-A的截面侧视图。如图31所示，根据示例性实施例，可以形成第三有机平坦化层材料(以下称为“OPL”)324、第三硬掩模326和第三掩模层328；
可以在结构700上形成第三OPL324，覆盖第十电介质310、通孔312、318、322和第二组上部金属线，如上文关于第一OPL 110所描述的。当第三OPL324覆盖第二组上部金属线时，第三OPL 324覆盖框314、316、320。第三硬掩模326可形成在第三OPL 324上的结构700上，如上文关于第一硬掩模112所描述的。第三掩蔽层328可形成于结构700上，如上文关于第一掩蔽层114所描述的。可用空腔330和空腔332图案化第三掩蔽层328。
现在参见图32，根据示例性实施例示出了结构700。图32是结构700沿截面A-A的截面侧视图。如图32中所示，可以去除第三硬掩模326的部分、第三OPL 324的部分，可以去除第三掩模层328和第三硬掩模326，并且可以在第十电介质310中形成空腔334。
可以在空腔330、332的位置中选择性地去除第三硬掩模326的部分和第三OPL 324的部分中的每一个部分，从而增加空腔330、332的深度，并且可以在一个或多个步骤中去除这些部分，从而暴露第十电介质310的上表面以及框314、316、320。框314、316、320可各自分别为金属线309、311、315的暴露部分，意味着框314、316、320各自为第三掩蔽层328的开口，所述开口随后将用以各自在结构700中形成空腔。
可以相对于第三硬掩模326、第三OPL324、通孔312、318、322、框314、316、320和第十电介质310选择性地去除第三掩模层328。可通过例如干式蚀刻来移除第三掩蔽层328。可以通过相对于第十电介质310和框314、316、320选择性的例如干法蚀刻来去除第三硬掩模326的部分和第三OPL 324的部分。
可以在金属盒314、316之间选择性地去除第十电介质310的一部分，从而产生空腔334。可以在一个或多个步骤中去除第十电介质310的该部分，从而暴露第三顶盖层308的上表面。可以通过例如对第三OPL 324和框314、316、320选择性的氧化物蚀刻通孔RIE来去除第十电介质310的所述部分。该序列期间，可以同时去除第三硬掩模326。可以执行选择性蚀刻以形成可以停止在第三顶盖层308上的空腔334。
空腔334可以位于空腔330下方。空腔334可以具有垂直侧表面，其包括第十电介质310的垂直侧表面和金属线309、311的垂直侧表面。空腔334可以具有水平底表面，该水平底表面包括第三顶盖层308的上水平表面。
现在参见图33，根据示例性实施例示出了结构700。图33是结构700沿截面A-A的截面侧视图。如图33中所示，可去除框314、316、320的区域、第三顶部盖层308的一部分和第一组金属线304的第一金属线的一部分。
框314、316、320的区域、第三顶盖层308的部分和金属线304的部分可以各自在空腔330、332、334的位置中被选择性地去除，从而增加空腔330的宽度和空腔332、334的深度，并且可以在一个或多个步骤中被去除，从而暴露第十电介质310的上水平表面和第九电介质302的上水平表面。可以通过相对于第三OPL324、第十电介质310和第九电介质302选择性的例如干法蚀刻来去除框314、316、320的区域、第三顶盖层308的部分以及第一组金属线304的第一金属线的部分。
空腔334的深度可以增加，从而去除第三顶盖层308的部分以及第一组金属线304的第一金属线的部分。空腔334可以具有垂直侧表面，其包括第十电介质310、第三顶盖层308和金属线304的垂直侧表面。空腔334可以具有水平底表面，该水平底表面包括第九电介质302的上水平表面。
现在参见图34，根据示例性实施例示出了结构700。图34是结构700沿截面A-A的截面顶视图。如图34中所示，可以去除第三OPL 324。
可以使用已知技术来选择性地去除第三OPL 324，并且可以在一个或多个步骤中使用例如干法蚀刻来去除第三OPL 324。
现在参见图35，根据示例性实施例示出了结构700。图35是结构700沿截面A-A的截面侧视图。如图35所示，可形成第十一电介质336。
可以如以上关于第一电介质102所描述的那样形成第十一电介质336。第十一电介质336可以是与第九电介质302和第十电介质310相同或不同的材料。第十一电介质336可以填充空腔330、332、334。第十一电介质336可覆盖第十电介质310和通孔312、318、322的上水平表面。
化学机械抛光(CMP)技术可以用于去除过量材料并对结构700的上表面进行抛光，从而提供均匀的水平表面。
在本实施例中，第一组金属线304的第一金属线具有被去除的部分以及框314、316、320的区域，从而在连接至第一组金属线304的第一金属线的剩余部分中的每个的器件之间提供隔离。附加的空腔可以形成在第一、第二组金属线304、306的任何金属线中，可以形成在结构700的任一个的通孔312、318、322中任一个通孔，并且横过第一、第二组金属线304、306的任何金属线中的一个或多个中，并且可以形成在第十电介质310、第三顶盖层308以及第一、第二组金属线304、306的任何金属线中。
现在参见图36，根据示例性实施例示出了结构800。图36是结构800沿截面A-A的截面侧视图。如图36所示，可以形成第六后罩盖内衬338。结构800是由如上所述的图34中的结构700的后续处理形成的替代实施例。
第六后罩盖内衬338可以共形地形成在结构800上。第六后罩盖内衬338可以在空腔330、332、334的垂直侧表面和水平下表面上提供内衬，使得空腔330、332、334中的每个稍微更小。第六后罩盖内衬338可以覆盖第十电介质310的上水平表面和通孔312、318、322。可以如以上关于第一后罩盖内衬124所描述地形成第六后罩盖内衬338。
现在参见图37，根据示例性实施例示出了结构800。图37为结构800沿截面A-A的截面侧视图。如图37所示，可形成第十二电介质340和第十三电介质342。
可以如以上关于第一电介质102所描述的那样形成第十二电介质340。第十二电介质340可包含与第九电介质302、第十电介质310和第十一电介质336相同或不同的材料。第十二电介质340可以填充空腔330、332、334。在实施例中，不同的电介质可以填充空腔330、332、334中的每个。
化学机械抛光(CMP)技术可以用于去除过量材料并且抛光结构800的上表面，从而提供与第六后罩盖内衬338的上水平表面对准的第十二电介质340的均匀水平表面。
可以如以上关于第一电介质102所描述的那样形成第十三电介质342。第十三电介质342可包含与第九电介质302、第十电介质310、第十一电介质336和第十二电介质340相同或不同的材料。第十三电介质342可形成在第十二电介质340上和第六后罩盖内衬338上。
化学机械抛光(CMP)技术可以用于去除过量材料并且抛光结构800的上表面，从而提供第十三电介质342的均匀水平表面。
在本实施例中，金属线304具有被移除的部分，以及被移除的框314、316、320，从而在连接到第一金属线304的剩余部分中的每个上的器件之间提供隔离。附加的空腔可形成在第一组下部金属线和第二组上部金属线中的任一者中，可形成在结构800的通孔中的任一者中并且横跨第一组下部金属线和第二组上部金属线中的任一者中的一或多个，并且可形成在第十电介质310和/或第三顶盖层308中。
现在参见图38，示出了根据示例性实施例的结构900。结构900是由如上所述的图36中的结构800的后续处理形成的替代实施例。图38是结构900沿截面A-A的截面侧视图。如图38中所示，可以形成第十四电介质344。
可以如以上关于第一电介质102所描述的那样形成第十四电介质344。第十四电介质344可以包括与第九电介质302、第十电介质310、第十一电介质336、第十二电介质344或第十三电介质342的不同材料相同或不同的材料。
第十四电介质344可以部分地填充空腔332、334中的每的上部部分。第十四电介质344可以在空腔332、334的每中提供凹入的下表面，或者在空腔332、334的每个中提供凸出的下表面。这两个不同的实施例可以通过沉积条件来控制。
所得到的结构900在空腔332、334的每中包含气隙。空腔332、334中的每一个中的气隙的优点包含连接到第一组金属线304的第一金属线的剩余部分中的每一个的器件之间的增加的热隔离和电隔离。
在本实施例中，金属线304具有被移除的部分，以及被移除的框314、316、320，从而在连接到第一金属线304的剩余部分中的每个的器件之间提供隔离。附加的空腔可形成在第一组下部金属线和第二组上部金属线中的任一者中，可形成在结构900的任何通孔中并且横跨第一组下部金属线和第二组上部金属线中的任一者中的一或多者，并且可形成在第十电介质310和/或第三顶盖层308中。
现在参见图39，根据示例性实施例示出了结构1000。结构1000是由如上所述的图34中的结构700的后续处理形成的替代实施例。图39是结构1000的截面侧视图。如图39所示，可以形成第七后罩盖内衬346和第十五电介质348。
第七后罩盖内衬346可以共形地形成在结构1000上。第七后罩盖内衬346可以填充空腔330、332、334。第七后罩盖内衬346可以覆盖第十电介质310和通孔312、318、322的水平上表面。
第七后罩盖内衬346可以如以上关于第一柱盖内衬124所描述的来形成。第七后罩盖内衬346可以包括与第六柱内衬338相同的材料或不同的材料。
化学机械抛光(CMP)技术可以用于去除过量材料并且抛光结构1000的上表面，从而提供第七后罩盖内衬346的均匀水平表面。
可以如以上关于第一电介质102所描述的那样形成第十五电介质348。第十五电介质348可以包括与第九电介质302、第十电介质310、第十一电介质336、第十二电介质344、第十六电介质342或第十七电介质344的相同或不同材料。
在本实施例中，第一组金属线304的第一金属线具有去除的部分，以及框314、316、320，在连接至金属线304的剩余部分中的每个的器件之间提供隔离。附加的空腔可以形成在第一组下部金属线、第二组上部金属线的任一个中，可以形成在结构100的任何通孔中，并且跨过第一组下部金属线、第二组上部金属线的任一个中的一个或多个，并且可以形成在第十电介质310、第三顶盖层308以及第一组下部金属线、第二组上部金属线的任一个中。
本文使用的术语仅是出于描述具体实施例的目的，并不旨在限制本发明。如本文中使用的，除非上下文另有明确指示，否则单数形式“一”、“一个”和“该”旨在也包括复数形式。将进一步理解的是，当在本说明书中使用术语“包括”和/或“包含”时，其指定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件部件和/或其组合的存在或添加。
以下权利要求中的所有装置或步骤加上功能元件的对应结构、材料、动作和等效物旨在包括用于与如具体要求保护的其他要求保护的元件组合执行功能的任何结构、材料或动作。已经出于说明和描述的目的呈现了本发明的描述，但并不旨在是详尽的或限于所公开形式的本发明。在不背离本发明的范围的情况下，许多修改和变化对于本领域普通技术人员来说是显而易见的。选择和描述实施例以便最好地解释本发明的原理和实际应用，并且使本领域的其他普通技术人员能够理解本发明的具有适合于预期的特定用途的各种修改的各种实施例
本文描绘的图仅仅是一个示例。在不背离本发明的范围的情况下，可以对该示图或其中描述的步骤(或操作)进行许多变化。例如，这些步骤可以按不同的顺序执行或者可以添加、删除或修改步骤。所有这些变化都被认为是要求保护的发明的一部分。
虽然已经描述了本发明的优选实施例，但应理解的是，本领域普通技术人员现在和将来都可以做出落入所附权利要求书的范围内的不同改进和增强。应当将这些权利要求解释为保持对首先描述的本发明的适当保护。
在本发明的优选实施例中，提供了一种半导体结构，包括：第一金属线，所述第一金属线嵌入在电介质的上表面中，其中，所述电介质是在所述半导体结构的电子部件上方的层；第二金属线，所述第二金属线嵌入所述电介质的所述上表面中且与所述第一金属线对准，其中所述第一金属线与所述第二金属线之间是后罩盖内衬；顶部盖层，其在所述电介质的未被所述第一金属线和所述第二金属线覆盖的部分上方，所述顶部盖层覆盖所述第一金属线，所述顶部盖层在所述第二金属线上方；以及所述后罩盖内衬在所述顶盖层上方。优选地，所述半导体结构还包括：气隙的下水平表面包括所述后罩盖内衬；所述第一金属线与所述第二金属线之间的所述后罩盖内衬是通孔的下水平表面的一部分。
在本发明的优选实施例中，提供了一种半导体结构，包括：第一组金属线，嵌入在电介质的上表面中，其中，所述电介质是在所述半导体结构的电子部件上方的层；第二组金属线，其嵌入在所述电介质下方和所述电子组件上方；后罩盖内衬，其覆盖所述第一组金属线，且覆盖所述电介质的未被所述第一组金属线覆盖的部分；空腔，所述空腔剖开所述第一组金属线中的第一金属线并且延伸到所述第二组金属线中的第二金属线并且剖开所述第二组金属线。
在本发明的优选实施例中，提供了一种形成半导体器件的方法，该方法包括：跨过第一金属线和第二金属线形成空腔，所述第一金属线和所述第二金属线均嵌入在电介质的上表面中，其中，所述电介质是所述半导体器件的电子元件上方的层，其中，所述第一金属线和所述第二金属线彼此平行并且被所述电介质分隔开，其中，所述第一金属线、所述第二金属线和所述电介质被顶盖层覆盖。优选地，该方法还包括：在该空腔中并且在该顶盖内衬上形成后罩盖内衬。优选地，所述方法还包括：在所述半导体器件上形成第二电介质，所述第二电介质填充所述空腔的一部分。优选地，该方法进一步包括：用该后罩盖内衬填充该空腔。
在本发明的优选实施例中，提供了一种形成半导体器件的方法，该方法包括：跨过第一金属线和第二金属线形成空腔，所述第一金属线嵌入电介质的上表面中，其中，所述电介质是所述半导体器件的电子元件上方的层，其中，所述第二金属线在所述电介质下方，其中，所述第一金属线和所述第二金属线彼此垂直并且被所述电介质分隔开，其中，所述第一金属线和所述电介质被顶盖层覆盖。优选地，所述方法还包括：在所述空腔中且在所述顶盖层上形成后顶盖内衬。优选地，所述方法还包括：在所述半导体器件上形成第二电介质，所述第二电介质填充所述空腔的一部分。优选地，该方法进一步包括：用该后罩盖内衬填充该空腔。

Claims (9)

1.一种半导体结构，包括：
第一金属线，所述第一金属线嵌入在电介质的上表面中，其中，所述电介质是在所述半导体结构的电子部件上方的层；
顶部盖层，所述顶部盖层覆盖所述第一金属线且覆盖所述电介质的未被所述第一金属线覆盖的部分；
第二金属线，所述第二金属线嵌入所述电介质的所述上表面中，与所述第一金属线对准，其中在所述第一金属线与所述第二金属线之间水平地依序为后罩盖内衬、气隙及所述后罩盖内衬。
2.根据权利要求1所述的半导体结构，进一步包括：
在所述气隙上方的第二电介质，其中在所述气隙中的所述第二电介质的下表面是凹面。
3.根据权利要求1所述的半导体结构，进一步包括：
在所述气隙上方的第二电介质，其中在所述气隙中的所述第二电介质的下表面是凸面。
4.根据权利要求1所述的半导体结构，进一步包括：
位于所述第二金属线上方的所述顶盖层；
覆盖所述顶盖层的所述后罩盖内衬；以及
覆盖所述后罩盖内衬的第二电介质。
5.根据权利要求1所述的半导体结构，进一步包括：
所述气隙的下部水平表面包括所述后罩盖内衬；
所述气隙的所述下水平表面处的所述后罩盖内衬的下水平表面是通孔的上水平表面的一部分。
6.一种形成半导体器件的方法，所述方法包括：
在嵌入在电介质的上表面中的第一金属线中形成空腔，其中，所述电介质是在所述半导体器件的电子组件上方的层，其中，所述第一金属线和所述电介质被顶盖层覆盖。
7.根据权利要求6所述的方法，进一步包括：
在所述空腔中且在所述顶盖层上形成后罩盖内衬。
8.根据权利要求6所述的方法，进一步包括：
在所述半导体器件上形成第二电介质，所述第二电介质填充所述空腔的一部分。
9.根据权利要求6所述的方法，进一步包括：
用后罩盖内衬填充所述空腔。
CN202280035584.9A 2021-06-22 2022-05-19 通过镶嵌导体的细分具有改进隔离的beol互连 Pending CN117425956A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/304,466 US20220406704A1 (en) 2021-06-22 2021-06-22 Subtractive metal etch with improved isolation for beol interconnect and cross point
US17/304,466 2021-06-22
PCT/EP2022/063663 WO2022268417A1 (en) 2021-06-22 2022-05-19 Beol interconnects with improved isolation by sub-division of inlaid conductors

Publications (1)

Publication Number Publication Date
CN117425956A true CN117425956A (zh) 2024-01-19

Family

ID=82117131

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280035584.9A Pending CN117425956A (zh) 2021-06-22 2022-05-19 通过镶嵌导体的细分具有改进隔离的beol互连

Country Status (4)

Country Link
US (1) US20220406704A1 (zh)
EP (1) EP4360126A1 (zh)
CN (1) CN117425956A (zh)
WO (1) WO2022268417A1 (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102073176B1 (ko) * 2011-12-20 2020-02-05 인텔 코포레이션 등각 저온 밀봉 유전체 확산 장벽들
US9153479B2 (en) * 2013-03-11 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of preventing a pattern collapse
US10134580B1 (en) * 2017-08-15 2018-11-20 Globalfoundries Inc. Metallization levels and methods of making thereof

Also Published As

Publication number Publication date
US20220406704A1 (en) 2022-12-22
TW202315025A (zh) 2023-04-01
EP4360126A1 (en) 2024-05-01
WO2022268417A1 (en) 2022-12-29

Similar Documents

Publication Publication Date Title
US8053899B2 (en) Semiconductor devices including damascene trenches with conductive structures
US6426249B1 (en) Buried metal dual damascene plate capacitor
US10361115B2 (en) Reducing contact resistance in vias for copper interconnects
US7629264B2 (en) Structure and method for hybrid tungsten copper metal contact
US8492270B2 (en) Structure for nano-scale metallization and method for fabricating same
US20090194825A1 (en) Self-aligned contact structure in a semiconductor device
KR100806034B1 (ko) Ｍｉｍ 캐패시터를 가지는 반도체 소자 및 그 제조방법
US10319630B2 (en) Encapsulated damascene interconnect structure for integrated circuits
US11114338B2 (en) Fully aligned via in ground rule region
JP7466564B2 (ja) ダブル・メタル・パターニング
TWI838721B (zh) 具有用於線後段互連及交叉點之改良隔離之減成法金屬蝕刻
US20220406704A1 (en) Subtractive metal etch with improved isolation for beol interconnect and cross point
US20040192008A1 (en) Semiconductor device including interconnection and capacitor, and method of manufacturing the same
US10714382B2 (en) Controlling performance and reliability of conductive regions in a metallization network
US7662711B2 (en) Method of forming dual damascene pattern
US6563221B1 (en) Connection structures for integrated circuits and processes for their formation
WO2023093676A1 (en) Beol top via wirings with dual damascene via and super via redundancy
US11942424B2 (en) Via patterning for integrated circuits
US11107727B2 (en) Double metal double patterning with vias extending into dielectric
US20230136674A1 (en) Self-aligned double patterning (sadp) integration with wide line spacing
US20230178379A1 (en) Film deposition for patterning process
US20230077760A1 (en) Top via interconnects without barrier metal between via and above line
US11264276B2 (en) Interconnect integration scheme with fully self-aligned vias
US6642139B1 (en) Method for forming interconnection structure in an integration circuit
EP4187582A1 (en) Interconnection structure for a semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination