CN117423749A - 一种改善短路能力的SiC MOSFET器件 - Google Patents
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Abstract
本发明提供了一种改善短路能力的SiC MOSFET器件，属于碳化硅（SiC）功率器件技术领域，提出了一种具有分段渐变掺杂外延结构的垂直平面SiC MOSFET器件，其漂移层自上而下分为第一漂移层、第二漂移层和第三漂移层，第一漂移层、第二漂移层和第三漂移层的掺杂浓度是各自渐变的，不同漂移层接触处具有相同的掺杂浓度。本发明的具有分段渐变掺杂外延结构的SiC MOSFET器件，利用靠近沟道区域的高掺杂降低器件工作状态下的导通电阻，通过渐变掺杂的漂移层调整器件短路时的电势分布，降低短路时的电流密度，以提高SiC MOSFET器件的短路能力。
Description
技术领域
本发明涉及一种改善短路能力的SiC MOSFET器件，属于碳化硅（SiC）功率器件技术领域。
背景技术
SiC功率MOSFET是一种单极型电压控制器件，主要应用在电源、功率处理***中，起着控制电能变换的作用。相对于传统Si基功率器件，SiC器件更容易实现高压、低损耗和高功率密度，因而逐渐成为市场的主流。
目前市场上主要的高功率碳化硅MOSFET主要由650V到2000V的垂直平面MOSFET主导。图5为传统垂直平面MOSFET的原理结构。图5中所示的结构包括N型半导体衬底31、N型缓冲半导体层30和N型漂移半导体层29、通过离子注入工艺形成的选择性P型势垒半导体区27、重掺杂N型接触半导体区26、重掺杂P型接触半导体区28、栅绝缘层25、作为栅极的多晶硅栅极23、形成的平面反型沟道层34、在形成欧姆接触层24之前在栅极顶部形成的隔离介质22，厚的顶部金属层21和通过背面欧姆接触层32具有欧姆接触的底部金属层33。
然而，在短路过程中，垂直平面的SiC MOSFET烧毁速度更快，即具有更短的短路时间，这是因为器件在顶部金属层21正下方平面反型沟道层34导通且具有较高的短路电流密度。
传统工艺中，通过增加器件导通电阻实现SiC MOSFET器件的短路电流密度的减小，但是增加导通电阻会导致器件正常工作时的功耗增加。为了兼顾SiC MOSFET器件的功耗和短路能力，本发明提出了一种SiC MOSFET器件结构，在降低器件正常工作状态下导通电阻的同时提升器件的短路能力。
发明内容
针对目前SiC MOSFET器件短路电流密度大且易在较短短路时间内烧毁的问题，本发明提供一种SiC MOSFET器件结构，能够在降低器件正常工作状态下导通电阻的同时提升器件的短路能力。
本发明的技术方案如下：
本发明的技术方案是从SiC MOSFET器件漂移层掺杂浓度分布考虑，特别的提出了一种具有分段渐变掺杂外延结构的垂直平面SiC MOSFET器件。利用靠近沟道的高掺杂漂移层降低器件正常工作的导通电阻，并利用渐变的掺杂浓度分布调整短路时的电势分布，降低器件的短路电流密度，以提升SiC MOSFET器件的短路能力。
一种改善短路能力的SiC MOSFET器件，由下至上包括漏极电极、N型SiC衬底和N型SiC外延层，N型SiC外延层上方设有氧化层、多晶硅栅极，N型SiC外延层上方氧化层的两侧设有源极电极，源极电极与氧化层不接触；N型SiC外延层自下至上包括第三漂移层、第二漂移层和第一漂移层，第一漂移层之内设有P well区，P well区之内设有N+型掺杂区和P+型掺杂区；P well区在第一漂移层上方内部两端，氧化层在第一漂移层上方、覆盖第一漂移层、P well区和部分N+型掺杂区，源极电极在第一漂移层上方、覆盖P+型掺杂区和部分N+型掺杂区；N+型掺杂区与P+型掺杂区相接、位于P well区边角内侧；氧化层和多晶硅栅极依次叠设于第一漂移层表面的中部；
第一漂移层、第二漂移层、第三漂移层内的掺杂浓度各自渐变。
优选的，第一漂移层、第二漂移层和第三漂移层掺入杂质相同。
优选的，第一漂移层的厚度占比整个漂移层厚度的10%-20%，第二漂移层的厚度占比整个漂移层厚度的10%±5%。
进一步优选的，第一漂移层的厚度范围1~2μm。
优选的，第一漂移层由上至下形成渐变掺杂，且掺杂浓度逐渐升高；所述第一漂移层起始浓度取决于设计耐压需求，以对应耐压传统结构的漂移层掺杂浓度或使用者基础结构的漂移层掺杂浓度为基准进行调整，调整幅度介于±50%之内。第二漂移层由上至下形成渐变掺杂，且掺杂浓度逐渐降低；第三漂移层由上至下形成渐变掺杂，掺杂浓度变化趋势取决于第二漂移层的掺杂浓度，当第二漂移层底部浓度低于第一漂移层顶部浓度时，第三漂移层的掺杂浓度逐渐升高；当第二漂移层底部浓度高于第一漂移层顶部浓度时，第三漂移层的掺杂浓度逐渐降低；第一漂移层和第二漂移层的接触处的掺杂浓度是相同的；第二漂移层和第三漂移层的接触处的掺杂浓度是相同的。
优选的，第一漂移层的掺杂浓度介于5×1015～1.5×1016cm-3之间，所述第二漂移层的掺杂浓度介于4×1015～1.5×1016cm-3之间，所述第三漂移层的掺杂浓度介于4×1015～8×1015cm-3之间。
优选的，第一漂移层、第二漂移层和第三漂移层的掺杂浓度为线性渐变掺杂，或多层阶梯变化掺杂，阶梯数量为至少两个，同一阶梯内的浓度相同不变。
目前已有的漂移层整体渐变掺杂能够在增大器件击穿电压的同时降低器件工作状态下的导通电阻，但是在高压短路状态下具有较大的短路电流，易在较短短路时间内烧毁，短路能力较差。本发明提出的SiC MOSFET器件对漂移层进行三段式设计，每段采用不同渐变掺杂，相比于已有的整体渐变掺杂设计，能够在增大耐压和降低导通电阻的同时，实现对高压状态下器件内部电势的调整，降低高压状态下的饱和电流，进而降低短路时的电流密度，提高器件的短路能力。
本发明的有益效果在于：
本发明基于靠近沟道区域漂移层的高掺杂，使得SiC MOSFET正常工作时的导通电阻降低，正常工作时功耗减小，该优势在低压领域明显。
本发明采用分段掺杂外延结构，调整短路时SiC MOSFET的电势分布，能够降低SiCMOSFET高压短路时的电流密度，增强器件的短路能力。
附图说明
图1是本发明的SiC MOSFET器件的结构示意图；
其中，1、多晶硅栅极，2、源极电极，3、氧化层，4、N+型掺杂区，5、P+型掺杂区，6、Pwell区，7、第一漂移层，8、第二漂移层，9、第三漂移层，10、SiC衬底，11、漏极电极；
图2a是本发明漂移层掺杂浓度分布区域划分示意图；
图2b是本发明漂移层掺杂浓度分布图；
图3是实施例1的改善短路能力的SiC MOSFET与对比例的输出特性对比图；
图4是实施列1的改善短路能力的SiC MOSFET与对比例的短路过程中结温随时间变化曲线的对比图；
图5是传统垂直平面MOSFET器件的结构示意图；
其中，21、顶部金属层，22、隔离介质，23、多晶硅栅极，24、欧姆接触层，25、栅绝缘层，26、重掺杂N型接触半导体区，27、P型势垒半导体区，28、重掺杂P型接触半导体区，29、N型漂移半导体层，30、N型缓冲半导体层，31、N型半导体衬底，32、背面欧姆接触层，33、底部金属层，34、平面反型沟道层；
图6是实施例1与对比例短路状态下的电势分布对比图。
具体实施方式
下面通过实施例并结合附图对本发明做进一步说明，但不限于此。
实施例1
本发明的器件利用分段渐变掺杂外延结构，在降低器件正常工作导通电阻的同时提高器件短路能力。如图1所示，本发明实施例所揭示的一种改善短路能力的SiC MOSFET器件，由下至上包括漏极电极11、N型SiC衬底10和N型SiC外延层，N型SiC外延层上方设有氧化层3、多晶硅栅极1，N型SiC外延层上方氧化层的两侧设有源极电极2，源极电极与氧化层不接触；N型SiC外延层自下至上包括第三漂移层9、第二漂移层8和第一漂移层7，第一漂移层之内设有P well区6，P well区之内设有N+型掺杂区4和P+型掺杂区5；P well区在第一漂移层上方内部两端，氧化层在第一漂移层上方、覆盖第一漂移层、P well区和部分N+型掺杂区，源极电极在第一漂移层上方、覆盖P+型掺杂区和部分N+型掺杂区；N+型掺杂区与P+型掺杂区相接、位于P well区边角内侧；氧化层和多晶硅栅极依次叠设于第一漂移层表面的中部；
第一漂移层、第二漂移层、第三漂移层内的掺杂浓度各自渐变，第一漂移层、第二漂移层和第三漂移层掺入杂质相同。
第一漂移层7由上至下形成渐变掺杂，且掺杂浓度逐渐升高。第一漂移层7的掺杂浓度从7.5×1015cm-3到1.2×1016cm-3线性变化，避免了由于浓度太大导致器件提前击穿，同时避免由于浓度太小导致导通电阻过高。第一漂移层7厚度1.5μm，避免了高掺杂浓度下厚度太大导致器件短路能力退化，同时避免厚度太小带来的工艺难度。
第二漂移层8由上至下形成渐变掺杂，且掺杂浓度逐渐降低，第一漂移层7和第二漂移层8的接触处的掺杂浓度相同。即第二漂移层8的掺杂浓度最大值与第一漂移层7的掺杂浓度最大值相同。本例中，第二漂移层8厚度1μm，掺杂浓度从1.2×1016cm-3到5×1015cm-3线性变化。
第三漂移层9由上至下形成渐变掺杂，所述第二漂移层8和第三漂移层9的接触处的掺杂浓度相同。本例中，第三漂移层9厚度8.5μm，掺杂浓度从5×1015cm-3到6.7×1015cm-3线性变化。本实施例掺杂浓度分布如图2a、图2b所示。
实施例2：
一种改善短路能力的SiC MOSFET器件，其结构如实施例1所述，所不同的是，第一漂移层7的掺杂浓度从5×1015cm-3到1.5×1016cm-3线性变化，第一漂移层的厚度为2μm，第二漂移层8掺杂浓度从1.5×1016cm-3到4×1015cm-3线性变化，第三漂移层9掺杂浓度从4×1015cm-3到8×1015cm-3线性变化。
实施例3：
一种改善短路能力的SiC MOSFET器件，其结构如实施例1所述，所不同的是，第一漂移层的厚度为1μm。
实施例4：
一种改善短路能力的SiC MOSFET器件，其结构如实施例1所述，所不同的是，第一漂移层、第二漂移层和第三漂移层的掺杂浓度多层阶梯变化掺杂，阶梯数量为三个，同一阶梯内的浓度相同不变。
对比例：
对比例提供一种SiC MOSFET器件，与实施例1的差别在于，漂移层采用均一的掺杂浓度8×1015cm-3，厚度为11μm。对比如下：
实施例1中，第一漂移层7和第二漂移层8上侧更接近导通沟道，对器件工作状态下的导通电阻影响更大，浓度的提高能够降低器件工作状态下的导通电阻。第二漂移层8掺杂浓度的快速降低和第三漂移层9掺杂浓度的缓慢升高，能够调节器件短路时的电势分布，降低器件高压短路时的电流密度，提高器件短路能力。实施例1与对比例短路状态下的电势分布如图6所示。
参考图3，可见当采用第一漂移层7掺杂浓度7.5×1015cm-3到1.2×1016cm-3线性变化，第二漂移层8掺杂浓度1.2×1016cm-3到5×1015cm-3线性变化和第三漂移层9掺杂浓度5×1015cm-3到6.7×1015cm-3线性变化后，导通电流得到显著提升，器件工作状态下导通电阻降低。
参考图4，可见当采用第一漂移层7掺杂浓度7.5×1015cm-3到1.2×1016cm-3线性变化，第二漂移层8掺杂浓度1.2×1016cm-3到5×1015cm-3线性变化和第三漂移层9掺杂浓度5×1015cm-3到6.7×1015cm-3线性变化后，器件短路状态下结温上升速度变慢，器件短路能力得到提升。
该实施例1是一种1200V SiC MOSFET器件，可以根据不同的耐压需求选择漂移层厚度和掺杂浓度分布来实现相同的效果。特别的，第一漂移层的浓度选择需要考虑耐压需求，第一漂移层的顶部的浓度以对应耐压传统结构的漂移层掺杂浓度或使用者基础结构的漂移层掺杂浓度为基准进行调整，调整幅度介于±50%之内。
上述实施例仅用来进一步说明本发明的一种改善短路能力的SiC MOSFET器件，但本发明并不局限于实施例，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均落入本发明技术方案的保护范围内。
Claims (7)
1.一种改善短路能力的SiC MOSFET器件，其特征在于，由下至上包括漏极电极、N型SiC衬底和N型SiC外延层，N型SiC外延层上方设有氧化层、多晶硅栅极，N型SiC外延层上方氧化层的两侧设有源极电极；N型SiC外延层自下至上包括第三漂移层、第二漂移层和第一漂移层，第一漂移层之内设有P well区，P well区之内设有N+型掺杂区和P+型掺杂区；P well区在第一漂移层上方内部两端，氧化层在第一漂移层上方、覆盖第一漂移层、P well区和部分N+型掺杂区，源极电极在第一漂移层上方、覆盖P+型掺杂区和部分N+型掺杂区；
第一漂移层、第二漂移层、第三漂移层内的掺杂浓度各自渐变。
2.根据权利要求1所述的改善短路能力的SiC MOSFET器件，其特征在于，第一漂移层、第二漂移层和第三漂移层掺入杂质相同。
3.根据权利要求1所述的改善短路能力的SiC MOSFET器件，其特征在于，第一漂移层的厚度占比整个漂移层厚度的10%-20%，第二漂移层的厚度占比整个漂移层厚度的10%±5%。
4.根据权利要求3所述的改善短路能力的SiC MOSFET器件，其特征在于，第一漂移层的厚度范围1~2μm。
5.根据权利要求1所述的改善短路能力的SiC MOSFET器件，其特征在于，第一漂移层由上至下形成渐变掺杂，且掺杂浓度逐渐升高；第二漂移层由上至下形成渐变掺杂，且掺杂浓度逐渐降低；第三漂移层由上至下形成渐变掺杂，掺杂浓度变化趋势取决于第二漂移层的掺杂浓度，当第二漂移层底部浓度低于第一漂移层顶部浓度时，第三漂移层的掺杂浓度逐渐升高；当第二漂移层底部浓度高于第一漂移层顶部浓度时，第三漂移层的掺杂浓度逐渐降低；第一漂移层和第二漂移层的接触处的掺杂浓度是相同的；第二漂移层和第三漂移层的接触处的掺杂浓度是相同的。
6.根据权利要求1所述的改善短路能力的SiC MOSFET器件，其特征在于，第一漂移层的掺杂浓度介于5×1015～1.5×1016cm-3之间，所述第二漂移层的掺杂浓度介于4×1015～1.5×1016cm-3之间，所述第三漂移层的掺杂浓度介于4×1015～8×1015cm-3之间。
7.根据权利要求1所述的改善短路能力的SiC MOSFET器件，其特征在于，第一漂移层、第二漂移层和第三漂移层的掺杂浓度为线性渐变掺杂；或多层阶梯变化掺杂，阶梯数量为至少两个，同一阶梯内的浓度相同不变。
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