CN117393594A - 一种低导通损耗和低关断损耗的可变电导igbt - Google Patents
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Abstract
本发明涉及一种低导通损耗和低关断损耗的可变电导IGBT，包括：N型发射区、P型基区、N型载流子存储层、P阱、N型漂移区、P型JFET源区、栅电极、N型JFET栅极区和P型JFET沟道区，其中，P阱、N型漂移区、N型载流子存储层和P型基区自下而上依次设置；栅电极由P型基区的上表面贯穿至N型漂移区的内部；P型JFET沟道区由P型基区的上表面贯穿至P阱的上表面或内部；N型JFET栅极区位于P型JFET沟道区的两侧；P型JFET源区位于P型JFET沟道区的上表层中。通过在P阱中引入JFET结构使得N型载流子存储层的掺杂浓度NCS对击穿电压BV无影响，且能实现低导通压降Von和低关断损耗能量Eoff。
Description
技术领域
本发明属于半导体技术领域，具体涉及一种低导通损耗和低关断损耗的可变电导IGBT。
背景技术
绝缘栅双极晶体管(Insulate-Gate Bipolar Transistor，IGBT)已经是广泛应用于能量转换和传输的功率半导体器件的代表之一。作为功率开关器件，它需要高击穿电压(Breakdown Voltage，BV)、低导通压降(Collector-Emitter Saturation Voltage，Von)和低关断损耗能量(Turn-Off switching loss，Eoff)。通过将高掺杂载流子存储(CarrierStored，CS)层引入P阱/N漂移之间的PN结，可以在载流子存储沟槽双极晶体管(CarrierStored Trench-gate Bipolar Transistor，CSTBT)的发射极侧形成空穴势垒(HoleBarrier，HB)，从而增强IGBT器件的电导调制效应，并在Von和Eoff之间的平衡上实现巨大的改善。但现有CSTBT结构在阻断状态下，CS层中的电场迅速降低，导致BV随CS层的掺杂浓度NCS的增加而恶化，因此Von-Eoff的折中关系无法进一步优化。
超体层(Super Body Layer，SBL)-IGBT结构的概念是引入空穴存储层(浅N层)以在导通状态期间在漂移区中积累大量空穴载流子。与传统的CSTBT结构相比，该方法是在P-体区内部***空穴存储层。这种结构具有从集电极侧累积空穴载流子的效果。此外，SBL-IGBT还将增强电子载流子从器件表面的注入。因此，与传统的CSTBT器件相比，SBL-IGBT的内部结构能够积累更多的载流子(电子和空穴)，Von-Eoff的折中关系得到了进一步优化。
尽管SBL-IGBT在CS层引入P阱并消除了P阱/N漂移之间的PN结的电场峰值，但新引入的PN结中仍然被引入了一个新的电场峰值。因此NCS对BV的影响仍然存在。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种低导通损耗和低关断损耗的可变电导IGBT。本发明要解决的技术问题通过以下技术方案实现：
本发明提供了一种低导通损耗和低关断损耗的可变电导IGBT，包括：N型发射区、P型基区、N型载流子存储层、P阱、N型漂移区、P型JFET源区、栅电极、N型JFET栅极区和P型JFET沟道区，其中，
所述P阱设置在所述N型漂移区的上表面；
所述N型载流子存储层设置在所述P阱的上表面；
所述P型基区设置在所述N型载流子存储层的上表面；
所述栅电极由所述P型基区的上表面贯穿至所述N型漂移区的内部；
所述N型发射区位于所述P型基区的上表层中，且位于所述栅电极的两侧；
所述P型JFET沟道区由所述P型基区的上表面贯穿至所述P阱的上表面或者所述P阱的内部；
所述N型JFET栅极区由所述P型基区的上表面贯穿至所述P阱的上表面或者所述P阱的内部，且位于所述P型JFET沟道区的两侧，并与所述P型JFET沟道区接触；
所述P型JFET源区位于所述P型JFET沟道区的上表层中。
在一个具体的实施例中，所述P型基区的掺杂浓度高于所述P阱的掺杂浓度。
在一个具体的实施例中，还包括N型缓冲层和P型集电区；
所述N型缓冲层设置在所述N型漂移区的下表面；
所述P型集电区设置在所述N型缓冲层的下表面。
在一个具体的实施例中，所述P型JFET源区的两侧分别与两个所述N型JFET栅极区接触。
在一个具体的实施例中，还包括栅介质层；
所述栅介质层包括第一栅介质层和第二栅介质层；
所述第一栅介质层包围所述栅电极，并由所述栅电极的上表面延伸至所述N型发射区的部分上表面；
所述第二栅介质层位于所述N型JFET栅极区的上表面、所述N型JFET栅极区的下表面和所述N型JFET栅极区远离所述P型JFET沟道区的侧表面，并由所述N型JFET栅极区的上表面延伸至所述P型JFET源区的部分上表面和所述P型基区的部分上表面。
在一个具体的实施例中，所述N型发射区与所述第一栅介质层接触，与所述N型JFET栅极区之间存在间隔。
在一个具体的实施例中，还包括：金属发射极和金属集电极；
所述金属发射极设置在所述栅介质层的表面、所述N型发射区的上表面、所述P型JFET源区的上表面和所述P型基区的上表面；
所述金属集电极设置在所述P型集电区的下表面。
在一个具体的实施例中，所述栅电极的数量为两个；
两个所述栅电极关于所述P型JFET沟道区对称设置，并位于所述N型JFET栅极区的两侧。
在一个具体的实施例中，所述N型发射区、所述P型基区、所述N型载流子存储层、所述P阱、所述N型漂移区、所述N型缓冲层、所述P型集电区、所述P型JFET源区、所述栅电极、所述N型JFET栅极区和所述P型JFET沟道区的材料均包括单晶硅、碳化硅、氮化镓中的一种或多种。
在一个具体的实施例中，所述N型发射区、所述P型基区、所述N型载流子存储层、所述P阱、所述N型漂移区、所述N型缓冲层、所述P型集电区、所述P型JFET源区、所述栅电极、所述N型JFET栅极区和所述P型JFET沟道区均通过离子注入形成。
与现有技术相比，本发明的有益效果：
本发明的一种低导通损耗和低关断损耗的可变电导IGBT，通过P型JFET源区、N型JFET栅极区和P型JFET沟道区形成结型场效应晶体管(Junction Field-EffectTransistor，JFET)结构，从而在P阱中引入JFET结构使得N型载流子存储层的掺杂浓度NCS对击穿电压BV无影响，且能实现低导通压降Von和低关断损耗能量Eoff。
附图说明
图1是本发明实施例提供的一种低导通损耗和低关断损耗的可变电导IGBT的结构示意图。
附图标记：
1：金属发射极；2：N型发射区；3：P型基区；4：N型载流子存储层；5：P阱；6：N型漂移区；7：N型缓冲层；8：P型集电区；9：金属集电极；10：栅介质层；101：第一栅介质层；102：第二栅介质层；11：P型JFET源区；12：栅电极；13：N型JFET栅极区；14：P型JFET沟道区。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1是本实施例提供的一种低导通损耗和低关断损耗的可变电导IGBT的结构示意图。
本实施例提供的IGBT包括：N型发射区2、P型基区3、N型载流子存储层4、P阱5、N型漂移区6、P型JFET源区11、栅电极12、N型JFET栅极区13和P型JFET沟道区14。其中，P阱5设置在N型漂移区6的上表面，N型载流子存储层4设置在P阱5的上表面，P型基区3设置在N型载流子存储层4的上表面，栅电极12由P型基区3的上表面贯穿至N型漂移区6的内部。N型发射区2位于P型基区3的上表层中，并且位于栅电极12的两侧。P型JFET沟道区14由P型基区3的上表面贯穿至P阱5的上表面或者P阱5的内部。N型JFET栅极区13由P型基区3的上表面贯穿至P阱5的上表面或者P阱5的内部，且位于P型JFET沟道区14的两侧并与P型JFET沟道区14接触。P型JFET源区11，位于P型JFET沟道区14的上表层中。
进一步地，P型基区3的掺杂浓度高于P阱5的掺杂浓度。
优选地，本实施例提供的IGBT的元胞节距(Cell pitch)为5～20μm。N型发射区2为N型重掺杂，掺杂浓度大于1×1017cm-3。P型基区3为P型轻掺杂，掺杂浓度为2×1016～3×1017cm-3，深度为1.5～4.0μm。N型载流子存储层4的掺杂浓度为5×1015～5×1018cm-3，深度为2.0～6.0μm。P阱5为P型轻掺杂，掺杂浓度为8×1015～1×1018cm-3，深度为3.5～9.0μm。N型漂移区6为N型轻掺杂，掺杂浓度为1×1012～1×1016cm-3。P型JFET源区11为P型重掺杂，掺杂浓度大于1×1017cm-3。N型JFET栅极区13的掺杂浓度为1×1016～1×1020cm-3，深度为2.0～6.0μm，宽度为0.3～3.0μm。P型JFET沟道区14的掺杂浓度为1×1015～2×1018cm-3，深度为2.0～6.0μm，宽度为0.2～6.0μm。栅电极12的宽度为1～3μm。具体地，本实施例中的深度均指一个结构的下表面到P型基区3的上表面的距离，即P型基区3的深度即指P型基区3的下表面到P型基区3的上表面的距离，N型载流子存储层4的深度即指N型载流子存储层4的下表面到P型基区3的上表面的距离，P阱5的深度即指P阱5的下表面到P型基区3的上表面的距离。
具体地，P阱5的结深小于栅电极12的深度，N型载流子存储层4的结深小于或等于N型JFET栅极区13的深度。N型载流子存储层4的结深优选等于N型JFET栅极区13的深度。N型JFET栅极区13的底部与P阱5接触，其底部可以位于P阱5的上表面，也可以位于P阱5的内部。本实施例提供的IGBT通过P型JFET源区11、N型JFET栅极区13和P型JFET沟道区14形成结型场效应晶体管(Junction Field-Effect Transistor，JFET)结构，从而在P阱5中引入JFET结构使得N型载流子存储层4的掺杂浓度NCS对击穿电压BV无影响，且能实现低导通压降Von和低关断损耗能量Eoff。
进一步地，本实施例提供的IGBT还包括N型缓冲层7和P型集电区8。N型缓冲层7设置在N型漂移区6的下表面，P型集电区8设置在N型缓冲层7的下表面。优选地，P型集电区8为P型重掺杂，掺杂浓度大于1×1017cm-3。
进一步地，本实施例提供的IGBT还包括栅介质层10、金属发射极1和金属集电极9。栅介质层10包括第一栅介质层101和第二栅介质层102。第一栅介质层101包围栅电极12，并且由栅电极12的上表面延伸至N型发射区2的部分上表面。第二栅介质层102位于N型JFET栅极区13的上表面、N型JFET栅极区13的下表面和N型JFET栅极区13远离P型JFET沟道区14的侧表面，并且由N型JFET栅极区13的上表面延伸至P型JFET源区11的部分上表面和P型基区3的部分上表面。金属发射极1设置在栅介质层10的表面、N型发射区2的上表面、P型JFET源区11的上表面和P型基区3的上表面。金属集电极9设置在P型集电区8的下表面。
进一步地，本实施例提供的IGBT的栅电极12的数量为两个，两个栅电极12关于P型JFET沟道区14对称设置，并位于N型JFET栅极区13的两侧。N型发射区2与第一栅介质层101接触，并与N型JFET栅极区13之间存在间隔。P型JFET源区11的两侧分别与两个N型JFET栅极区13接触。
具体地，如图1所示，P型JFET沟道区14设置在器件的中心位置，两个N型JFET栅极区13设置在P型JFET沟道区14的两侧，即两个N型JFET栅极区13对称位于P型JFET沟道区14的***，两个栅电极12对称位于两个N型JFET栅极区13的***，两个栅电极12分别位于两个N型JFET栅极区13远离P型JFET沟道区14的一侧。本实施例提供的IGBT的栅介质层10的数量为两个，共包括两个第一栅介质层101和两个第二栅介质层102，每个栅电极12均被第一栅介质层101包围，每个N型JFET栅极区13的底部以及远离P型JFET沟道区14的一侧均被第二栅介质层102覆盖。N型发射区2的数量为四个，每个栅电极12外周的第一栅介质层101的两侧分别设置有一个N型发射区2。第一栅介质层101将栅电极12与金属发射极1、N型发射区2、P型基区3、N型载流子存储层4、P阱5以及N型漂移区6相隔开，第二栅介质层102将N型JFET栅极区13与金属发射极1、P型基区3、N型载流子存储层4以及P阱5相隔开。
进一步地，N型发射区2、P型基区3、N型载流子存储层4、P阱5、N型漂移区6、N型缓冲层7、P型集电区8、P型JFET源区11、栅电极12、N型JFET栅极区13和P型JFET沟道区14的材料均包括单晶硅、碳化硅、氮化镓中的一种或多种。N型发射区2、P型基区3、N型载流子存储层4、P阱5、N型漂移区6、N型缓冲层7、P型集电区8、P型JFET源区11、栅电极12、N型JFET栅极区13和P型JFET沟道区14均通过离子注入形成。
具体地，本实施例提供的IGBT在阻塞状态下，零电压施加于IGBT的栅电极12和结型场效应晶体管JFET的N型JFET栅极区13上，此时，JFET的N型JFET栅极区13附近产生的耗尽区相对较小，这使得JFET的P型JFET沟道区14具有高电导。因此，IGBT的P阱5被P型JFET沟道区14短接到金属发射极1，N型载流子存储层4将不会保持任何电压，器件承受耐压的PN结仍为P阱5和N型漂移区6之间的PN结，即增加N型载流子存储层4的掺杂浓度NCS不会使得器件的击穿电压BV下降。相比之下，SBL-IGBT的P-well区电位是浮动的，如果N型载流子存储层过高，会使得P-base/CS层之间的PN结有过早击穿的危险。
本实施例提供的IGBT在导通状态下，正电压施加于IGBT的栅电极12和结型场效应晶体管JFET的N型JFET栅极区13上，此时，JFET的N型JFET栅极区13附近产生的耗尽区较大，这使得JFET的P型JFET沟道区14具有低电导，导电沟道被夹断，电流几乎不能从JFET的沟道流过，并且由于N型载流子存储层4的浓度不会影响器件的击穿电压BV，高浓度的N型载流子存储层4使得发射极一侧存在较高的空穴势垒，漂移区内电导调制效应加强，进一步降低了导通压降Von。
本实施例提供的IGBT在关断过程中，施加于IGBT的栅电极12和结型场效应晶体管JFET的N型JFET栅极区13上的电压逐渐下降，JFET的N型JFET栅极区13附近产生的耗尽区逐渐减小，这使得JFET的P型JFET沟道区14由低电导逐渐转变为高电导，存储在漂移区中的空穴可以通过P型JFET沟道区14直接由流出器件，而不是通过由N型载流子存储层4形成的高空穴势垒流出。
本实施例提供的一种低导通损耗和低关断损耗的可变电导IGBT，通过P型JFET源区11、N型JFET栅极区13和P型JFET沟道区14形成JFET结构，从而在P阱5中引入JFET结构使得N型载流子存储层4的掺杂浓度NCS对击穿电压BV无影响，能够以更快的速度关断，拥有更低的关断损耗能量Eoff，实现了对击穿电压BV无影响的同时降低导通压降Von和关断损耗能量Eoff。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种低导通损耗和低关断损耗的可变电导IGBT，其特征在于，包括：N型发射区(2)、P型基区(3)、N型载流子存储层(4)、P阱(5)、N型漂移区(6)、P型JFET源区(11)、栅电极(12)、N型JFET栅极区(13)和P型JFET沟道区(14)，其中，
所述P阱(5)设置在所述N型漂移区(6)的上表面；
所述N型载流子存储层(4)设置在所述P阱(5)的上表面；
所述P型基区(3)设置在所述N型载流子存储层(4)的上表面；
所述栅电极(12)由所述P型基区(3)的上表面贯穿至所述N型漂移区(6)的内部；
所述N型发射区(2)位于所述P型基区(3)的上表层中，且位于所述栅电极(12)的两侧；
所述P型JFET沟道区(14)由所述P型基区(3)的上表面贯穿至所述P阱(5)的上表面或者所述P阱(5)的内部；
所述N型JFET栅极区(13)由所述P型基区(3)的上表面贯穿至所述P阱(5)的上表面或者所述P阱(5)的内部，且位于所述P型JFET沟道区(14)的两侧，并与所述P型JFET沟道区(14)接触；
所述P型JFET源区(11)位于所述P型JFET沟道区(14)的上表层中。
2.根据权利要求1所述的一种低导通损耗和低关断损耗的可变电导IGBT，其特征在于，所述P型基区(3)的掺杂浓度高于所述P阱(5)的掺杂浓度。
3.根据权利要求1所述的一种低导通损耗和低关断损耗的可变电导IGBT，其特征在于，还包括N型缓冲层(7)和P型集电区(8)；
所述N型缓冲层(7)设置在所述N型漂移区(6)的下表面；
所述P型集电区(8)设置在所述N型缓冲层(7)的下表面。
4.根据权利要求2所述的一种低导通损耗和低关断损耗的可变电导IGBT，其特征在于，所述P型JFET源区(11)的两侧分别与两个所述N型JFET栅极区(13)接触。
5.根据权利要求3所述的一种低导通损耗和低关断损耗的可变电导IGBT，其特征在于，还包括栅介质层(10)；
所述栅介质层(10)包括第一栅介质层(101)和第二栅介质层(102)；
所述第一栅介质层(101)包围所述栅电极(12)，并由所述栅电极(12)的上表面延伸至所述N型发射区(2)的部分上表面；
所述第二栅介质层(102)位于所述N型JFET栅极区(13)的上表面、所述N型JFET栅极区(13)的下表面和所述N型JFET栅极区(13)远离所述P型JFET沟道区(14)的侧表面，并由所述N型JFET栅极区(13)的上表面延伸至所述P型JFET源区(11)的部分上表面和所述P型基区(3)的部分上表面。
6.根据权利要求5所述的一种低导通损耗和低关断损耗的可变电导IGBT，其特征在于，所述N型发射区(2)与所述第一栅介质层(101)接触，与所述N型JFET栅极区(13)之间存在间隔。
7.根据权利要求5所述的一种低导通损耗和低关断损耗的可变电导IGBT，其特征在于，还包括：金属发射极(1)和金属集电极(9)；
所述金属发射极(1)设置在所述栅介质层(10)的表面、所述N型发射区(2)的上表面、所述P型JFET源区(11)的上表面和所述P型基区(3)的上表面；
所述金属集电极(9)设置在所述P型集电区(8)的下表面。
8.根据权利要求1所述的一种低导通损耗和低关断损耗的可变电导IGBT，其特征在于，所述栅电极(12)的数量为两个；
两个所述栅电极(12)关于所述P型JFET沟道区(14)对称设置，并位于所述N型JFET栅极区(13)的两侧。
9.根据权利要求3所述的一种低导通损耗和低关断损耗的可变电导IGBT，其特征在于，所述N型发射区(2)、所述P型基区(3)、所述N型载流子存储层(4)、所述P阱(5)、所述N型漂移区(6)、所述N型缓冲层(7)、所述P型集电区(8)、所述P型JFET源区(11)、所述栅电极(12)、所述N型JFET栅极区(13)和所述P型JFET沟道区(14)的材料均包括单晶硅、碳化硅、氮化镓中的一种或多种。
10.根据权利要求9所述的一种低导通损耗和低关断损耗的可变电导IGBT，其特征在于，所述N型发射区(2)、所述P型基区(3)、所述N型载流子存储层(4)、所述P阱(5)、所述N型漂移区(6)、所述N型缓冲层(7)、所述P型集电区(8)、所述P型JFET源区(11)、所述栅电极(12)、所述N型JFET栅极区(13)和所述P型JFET沟道区(14)均通过离子注入形成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311436653.XA CN117393594A (zh) | 2023-10-31 | 2023-10-31 | 一种低导通损耗和低关断损耗的可变电导igbt |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202311436653.XA CN117393594A (zh) | 2023-10-31 | 2023-10-31 | 一种低导通损耗和低关断损耗的可变电导igbt |
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- 2023-10-31 CN CN202311436653.XA patent/CN117393594A/zh active Pending
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