CN117370255A - 一种多端口PCIe桥接芯片错误上报架构 - Google Patents
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Abstract
本发明公开一种多端口PCIe桥接芯片错误上报架构，属于集成电路领域。本发明可以将多个PCIe虚拟交换机下游端口检测到的PCIe错误进行缓存，根据缓存信息产生错误上报请求和相应的错误信息，通过对应PCIe虚拟交换机的上游端口上报给RC，或者将多个PCIe虚拟交换机下游端口收到的错误信息路由转发给对应PCIe虚拟交换机的上游端口，再通过对应PCIe虚拟交换机的上游端口上报给RC，方便RC及时定位、分析和纠正错误，避免因为错误造成***宕机问题，增强***的健壮性和可靠性，可用于实现多端口PCIe桥接芯片的错误上报功能。
Description
技术领域
本发明涉及集成电路技术领域，特别涉及一种多端口PCIe桥接芯片错误上报架构。
背景技术
PCI-Express是一种高速串行计算机扩展总线标准，因其高数据传输速率、高带宽、高数据传输可靠性和数据完整性、高兼容性以及支持并行数据通道的特性广泛的应用于计算机的显卡、网络适配器和存储等硬件设备。PCIe Switch(交换机)是PCIe中最常见的设备类型之一，它可以将一个PCIe总线分成多个子总线，其有1个上游端口和大于等于2个下游端口，可将数据从一个端点设备传输到另一个端点设备，同时控制数据的流向和速度。PCIe Switch芯片可以在CPU提供的PCIe通道数量不足时扩展***中的PCIe通道数量，提高扩展能力和灵活性。
在PCIe传输过程中会出现一些错误，这些错误大致可分为可校正错误和不可校正错误，不可校正错误又分为致命错误和非致命错误。其中可校正错误是可以自动被硬件识别并被自动校正或恢复。非致命错误可能会导致特定的传输变得不可靠，但是链路和硬件的其它功能不受影响。而致命错误则会导致链路和硬件异常，只有通过***进行复位操作才能实现恢复。如果这些错误不及时解决，大量报错会造成***宕机，给PCIe传输造成极大影响。
多端口PCIe桥接芯片中包括了多个PCIe Switch控制器，且多端口PCIe桥接芯片还有Virtual Switch(虚拟交换机)模式，该模式拥有多个PCIe Switch(交换机)上游端口，上下游端口间的通信变化较多，产生PCIe错误的情况会更复杂。因此针对多端口PCIe桥接芯片中每个端口接收或者检测到的PCIe错误进行集中上报的问题，需要专门提供一种错误上报设计来实现整个PCIe桥接芯片的错误上报功能。
发明内容
本发明的目的在于提供一种多端口PCIe桥接芯片错误上报架构，以解决现有技术无法将PCIE Switch的多个下游端口收到或者检测到的PCIE Error上报给RC(RootComplex，相应根联合体)的问题。
为解决上述技术问题，本发明提供了一种多端口PCIe桥接芯片错误上报架构，包括错误上报接口模块、错误上报总线模块和错误上报模块，其中：
所述错误上报接口模块连接多端口PCIe桥接芯片中PCIe虚拟交换机的上下游端口，所述错误上报接口模块对从多个PCIE交换机下游端口接收到的信号进行跨时钟和缓存处理；
所述错误上报总线模块连接所述错误上报接口模块，所述错误上报模块连接所述错误上报总线模块。
在一种实施方式中，所述错误上报接口模块连接多个PCIe交换机的下游端口，在虚拟交换机模式下支持多个PCIe虚拟交换机的错误上报。
在一种实施方式中，所述错误上报接口模块将与之相连的PCIe虚拟交换机的下游端口收到的错误信息、检测到的不同级别的PCIe错误以及端口信息缓存至所述错误上报接口模块的Ingress FIFO中，同时会从所述错误上报接口模块的Egress FIFO中将错误上报请求和错误信息发送至对应PCIe虚拟交换机的上游端口；
所述错误上报接口模块同时进行跨时钟处理，使PCIe虚拟交换机下游端口时钟域的信号处理后同步到相应的上游端口的时钟域。
在一种实施方式中，所述错误上报总线模块将所述Ingress FIFO中存储的PCIe虚拟交换机下游端口的不同级别的错误信息和错误检测提示信号输出至所述错误上报模块进行处理，同时将所述错误上报模块输出的错误信息存储至所述Egress FIFO中，达到管理PCIe虚拟交换机的端口数据通路互连的目的。
在一种实施方式中，所述错误上报模块将所述Ingress FIFO中存储的错误信息和PCIe错误信号进行转换与路由处理产生相应的错误信息和错误上报请求，再对错误上报请求进行仲裁和反压处理后发送给所述错误上报总线模块。
在一种实施方式中，根据端口配置信息和PCIe错误类型将PCIe虚拟交换机下游端口检测到的PCIe错误产生对应的错误信息和错误上报请求，并将请求发送给所述错误上报总线模块，或将下游端口收到的错误信息直接路由给所述错误上报总线模块。
在一种实施方式中，根据所述Egress FIFO的非满信号对多个错误上报请求进行仲裁，同时根据PCIe虚拟交换机上游端口的反馈信号进行反压，在收到上游端口的反馈信号前缓存后续的错误上报请求，在收到上游端口的反馈信号后读取发送后续的错误上报请求。
本发明提供的一种多端口PCIe桥接芯片错误上报架构，可以将多个PCIe虚拟交换机下游端口检测到的PCIe错误进行缓存，根据缓存信息产生错误上报请求和相应的错误信息，通过对应PCIe虚拟交换机的上游端口上报给RC，或者将多个PCIe虚拟交换机下游端口收到的错误信息路由转发给对应PCIe虚拟交换机的上游端口，再通过对应PCIe虚拟交换机的上游端口上报给RC，方便RC及时定位、分析和纠正错误，避免因为错误造成***宕机问题，增强***的健壮性和可靠性，可用于实现多端口PCIe桥接芯片的错误上报功能。
附图说明
图1为本发明提供的多端口PCIE桥接芯片错误上报架构的总体框架示意图；
图2为本发明提供的错误上报模块的设计架构示意图；
图3为本发明提供的多端口PCIE桥接芯片错误上报流程示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种多端口PCIe桥接芯片错误上报架构作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
如图1所示为本发明提供的多端口PCIE桥接芯片错误上报架构的总体框架示意图，主要包括错误上报接口模块，错误上报总线模块和错误上报模块，其中错误上报接口模块连接多端口PCIe桥接芯片中PCIE Virtual Switch(虚拟交换机)的上下游端口，该错误上报接口模块对从多个PCIE Virtual Switch下游端口接收到的信号进行跨时钟和缓存处理，跨时钟处理的目的是以防PCIE Virtual Switch上下游端口的时钟频率不同，因此需要将从下游端口接收到的信号从下游端口时钟域同步到需要上报的上游端口的时钟域，方便通过上游端口将ErrorMessage(错误信息)上报给RC。缓存处理的逻辑是根据端口信息、PCIE下游端口接收到的不同级别的Error Message、检测到的不同级别的PCIE错误和异步FIFO的非空信号产生Ingress FIFO的写使能信号和输入信号，再根据异步FIFO的非空信号产生Engress FIFO的读使能信号，将Engress FIFO中的ErrorMessage发送给上游端口。
错误上报总线模块中的Ingress FIFO读控制逻辑是根据异步FIFO的非空信号产生Ingress FIFO的读使能信号，将Ingress FIFO中缓存的信号发送给错误上报模块进行处理。Engress FIFO写控制逻辑根据错误上报模块中的仲裁结果产生Engress FIFO的写使能信号，将错误上报模块处理完的信号写入Engress FIFO中。
错误上报模块主要将从Ingress FIFO中读取的PCIE错误信息进行转化和仲裁处理后再写入Engress FIFO中。
图2为多端口PCIE桥接芯片中错误上报模块的设计架构图，错误上报模块根据端口配置信号和PCIE错误类型将PCIE Virtual Switch下游端口检测到的错误产生对应的ErrorMessage和错误上报请求，或将下游端口收到的Error Message产生错误上报请求，同时该错误上报模块会对多个错误上报请求进行仲裁，并根据上下游端口配置信号判断在Virtual Switch模式下ErrorMessage的来源和去向，再通过对应VS(Virtual Switch)的错误上报子模块发送给错误上报总线模块。同时根据PCIE Virtual Switch上游端口的反馈信号进行反压，在收到上游端口的反馈信号前缓存后续的Error Message请求，在收到上游端口的反馈信号后读取发送后续的Error Message请求。
图3为本发明的多端口PCIE桥接芯片错误上报流程示意图，主要包括了PCIE上下游端口检测或者接收到的PCIE错误的处理及上报流程。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (7)
1.一种多端口PCIe桥接芯片错误上报架构，其特征在于，包括错误上报接口模块、错误上报总线模块和错误上报模块，其中：
所述错误上报接口模块连接多端口PCIe桥接芯片中PCIe虚拟交换机的上下游端口，所述错误上报接口模块对从多个PCIE交换机下游端口接收到的信号进行跨时钟和缓存处理；
所述错误上报总线模块连接所述错误上报接口模块，所述错误上报模块连接所述错误上报总线模块。
2.如权利要求1所述的多端口PCIe桥接芯片错误上报架构，其特征在于，所述错误上报接口模块连接多个PCIe交换机的下游端口，在虚拟交换机模式下支持多个PCIe虚拟交换机的错误上报。
3.如权利要求1所述的多端口PCIe桥接芯片错误上报架构，其特征在于，所述错误上报接口模块将与之相连的PCIe虚拟交换机的下游端口收到的错误信息、检测到的不同级别的PCIe错误以及端口信息缓存至所述错误上报接口模块的Ingress FIFO中，同时会从所述错误上报接口模块的Egress FIFO中将错误上报请求和错误信息发送至对应PCIe虚拟交换机的上游端口；
所述错误上报接口模块同时进行跨时钟处理，使PCIe虚拟交换机下游端口时钟域的信号处理后同步到相应的上游端口的时钟域。
4.如权利要求3所述的多端口PCIe桥接芯片错误上报架构，其特征在于，所述错误上报总线模块将所述Ingress FIFO中存储的PCIe虚拟交换机下游端口的不同级别的错误信息和错误检测提示信号输出至所述错误上报模块进行处理，同时将所述错误上报模块输出的错误信息存储至所述Egress FIFO中，达到管理PCIe虚拟交换机的端口数据通路互连的目的。
5.如权利要求4所述的多端口PCIe桥接芯片错误上报架构，其特征在于，所述错误上报模块将所述Ingress FIFO中存储的错误信息和PCIe错误信号进行转换与路由处理产生相应的错误信息和错误上报请求，再对错误上报请求进行仲裁和反压处理后发送给所述错误上报总线模块。
6.如权利要求5所述的多端口PCIe桥接芯片错误上报架构，其特征在于，根据端口配置信息和PCIe错误类型将PCIe虚拟交换机下游端口检测到的PCIe错误产生对应的错误信息和错误上报请求，并将请求发送给所述错误上报总线模块，或将下游端口收到的错误信息直接路由给所述错误上报总线模块。
7.如权利要求6所述的多端口PCIe桥接芯片错误上报架构，其特征在于，根据所述Egress FIFO的非满信号对多个错误上报请求进行仲裁，同时根据PCIe虚拟交换机上游端口的反馈信号进行反压，在收到上游端口的反馈信号前缓存后续的错误上报请求，在收到上游端口的反馈信号后读取发送后续的错误上报请求。
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- 2023-10-16 CN CN202311334869.5A patent/CN117370255A/zh active Pending
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