CN117368698A - 芯片电路及其测试方法 - Google Patents
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Abstract
本发明提供一种芯片电路及其测试方法，芯片电路包括：至少两个子模块及至少两个输入级流水线模块；各子模块通过馈通连接方式进行信号输入和信号输出，其中，各子模块组成的馈通链路上，输入级子模块的各输入端口经过不同输入级流水线模块连接至芯片电路的同一顶层输入引脚，输出级子模块的各输出端口连接至芯片电路的不同顶层输出引脚，输入级流水线模块用于调节输入信号到达各子模块的时间。通过本发明解决了现有技术中通过多套测试向量对多个复用的子模块分开测试导致研发成本及研发周期增加的问题。
Description
技术领域
本发明涉及测试技术领域，特别是涉及一种芯片电路及其测试方法。
背景技术
在大型芯片中，通常把整个芯片切割成多个模块来进行工作；其中，子模块的DFT(Designfortest，可测性设计)功能会独立于顶层模块的DFT功能，可借由顶层上的输入引脚直接打到子模块上来进行ATPG(Automatic Test Pattern Generation，自动测试向量生成)的向量测试。
在大量复用同一个子模块时，为了紧凑性，各子模块通常会使用馈通(Feedthrough)连接方式，即，后端子模块穿过前端子模块到达顶层的一种连接方式；但此方案会使由顶层输入引脚输入的信号到达每个子模块的时间不等，使得ATPG的向量测试需要多个子模块多套测试向量分开进行，这大大增加了芯片的研发成本及芯片物理实现的研发周期。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种芯片电路及其测试方法，用于解决现有技术中通过多套测试向量对多个复用的子模块分开测试导致研发成本及研发周期增加的问题。
为实现上述目的及其他相关目的，本发明提供一种芯片电路，所述芯片电路包括至少两个子模块及至少两个输入级流水线模块；
各所述子模块通过馈通连接方式进行信号输入和信号输出，其中，各所述子模块组成的馈通链路上，输入级子模块的各输入端口经过不同所述输入级流水线模块连接至所述芯片电路的同一顶层输入引脚，输出级子模块的各输出端口连接至所述芯片电路的不同顶层输出引脚，所述输入级流水线模块用于调节输入信号到达各所述子模块的时间。
可选地，所述输入级子模块的数量为一个，所述输出级子模块的数量为一个，所述输入级子模块和所述输出级子模块为相同或不同所述子模块；
其中，各所述子模块中所述输入端口的数量从所述输入级子模块开始由K个递减至一个，所述输出端口的数量从所述输出级子模块开始由K个递减至一个，所述输入端口至少包括本级输入端口，所述输出端口至少包括本级输出端口，所述本级输入端口的数量为一个，所述本级输出端口的数量为一个，K为所述子模块的数量且K为大于1的整数。
可选地，所述输入级子模块的数量为两个，所述输出级子模块的数量为一个，所述输出级子模块和其中一个所述输入级子模块为相同所述子模块；
其中，各所述子模块中所述输入端口的数量均为(K+1)个，所述输出端口的数量从所述输出级子模块开始由K个递减至一个，所述输入端口至少包括本级输入端口，所述输出端口至少包括本级输出端口，所述本级输入端口的数量为两个，两个所述本级输入端口设置于所述子模块的相对两侧，通过二路选择器进行输入选择，所述本级输出端口的数量为一个，K为所述子模块的数量且K为大于1的整数。
可选地，所述输入级流水线模块包括M个第一寄存器及第一多路选择器，各所述第一寄存器级联于所述顶层输入引脚形成(M+1)个连接点，分别连接至所述第一多路选择器的(M+1)个选择端，所述第一多路选择器的控制端接收输入选控信号，输出端连接至所述输入级子模块的相应输入端口，其中，M为大于1的整数。
可选地，所述芯片电路还包括至少两个输出级流水线模块，其中，所述输出级子模块的各输出端口经过不同所述输出级流水线模块连接至所述芯片电路的不同顶层输出引脚，所述输出级流水线模块用于调节各所述子模块的输出信号到达各所述顶层输出引脚的时间。
可选地，所述输出级流水线模块包括N个第二寄存器及第二多路选择器，各所述第二寄存器级联于所述输出级子模块的相应输出端口形成(N+1)个连接点，分别连接至所述第二多路选择器的(N+1)个选择端，所述第二多路选择器的控制端接收输出选控信号，输出端连接至相应所述顶层输出引脚，其中，N为大于1的整数。
可选地，各所述子模块通过第三寄存器实现馈通连接。
本发明还提供一种如上任意一项所述芯片电路的测试方法，所述测试方法包括：
通过配置各所述输入级流水线模块中第一寄存器的数量，使所述输入信号经过相同时间到达各所述子模块。
可选地，所述测试方法还包括：
通过配置各输出级流水线模块中第二寄存器的数量，使各所述子模块的输出信号经过相同时间到达各所述顶层输出引脚。
可选地，在所述输入级子模块的数量为两个时，各所述子模块根据各自所述输入级流水线模块中所述第一寄存器的配置数量来进行输入选择。
如上所述，本发明的芯片电路及其测试方法，通过输入级流水线模块来调整输入信号到达各子模块的时间，实现对输入信号进行时序收敛，如此，可以广播方式利用同一套测试向量同时对芯片中复用的各子模块进行测试，节约测试时间，减轻测试成本。
附图说明
图1显示为本发明一种实施例汇总芯片电路的结构示意图。
图2显示为本发明另一种实施例汇总芯片电路的结构示意图。
图3显示为本发明另一种实施例汇总芯片电路的结构示意图。
图4显示为本发明再一种实施例汇总芯片电路的结构示意图。
图5显示为本发明输入级流水线模块的结构示意图。
图6显示为本发明输出级流水线模块的结构示意图。
元件标号说明
100 芯片电路
110 子模块
111 压缩单元
112 第三寄存器
113 二路选择器
120 输入级流水线模块
121 第一寄存器
122 第一多路选择器
130 输出级流水线模块
131 第二寄存器
132 第二多路选择器
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
图1至图4示出本实施例芯片电路100的不同结构示意，图中，使用EDT示意压缩单元111，使用Reg3(如Reg31-Reg35)示意第三寄存器112，使用MUX3示意二路选择器113，使用IP(如IP1-IP6)示意输入级流水线模块120，使用OP(如OP1-OP3)示意输出级流水线模块130；使用Reg1(如Reg11-Reg34)示意第一寄存器121，使用MUX1示意第一多路选择器122；使用Reg2(如Reg21-Reg24)示意第二寄存器131，使用MUX2示意第二多路选择器132。
如图1至图4所示，本实施例提供的芯片电路100包括至少两个子模块110及至少两个输入级流水线模块120；各子模块110通过馈通连接方式进行信号输入和信号输出，其中，各子模块110组成的馈通链路上，输入级子模块的各输入端口经过不同输入级流水线模块120连接至芯片电路100的同一顶层输入引脚IO/IN，输出级子模块的各输出端口连接至芯片电路100的不同顶层输出引脚IO/OUT，输入级流水线模块120用于调节输入信号到达各子模块110的时间，使输入信号经过相同时间到达各子模块110。
具体的，各子模块110用于对输入信号(如扫描链数据信号)进行压缩处理后输出，当然，各子模块110对输入信号进行其他处理也是可行的，这对本实施例没有实质影响。作为一种可选方案，各子模块110通过压缩单元111对输入信号进行压缩处理后输出，其中，压缩单元111采用嵌入式确定性测试(EDT)的扫描测试压缩方案对输入信号进行压缩处理。
馈通连接方式是指后端子模块穿过前端子模块到达顶层的一种连接方式，实际应用中，各子模块110通过第三寄存器112实现馈通连接。在各子模块110组成的馈通链路上，位于两端的子模块110，如首端子模块和尾端子模块，可以作为输入级子模块和输出级子模块。
需要注意的是，输入级子模块是指将输入信号从顶层输入引脚IO/IN引入至馈通链路的子模块110，如，图1和图2中的第一个子模块110，图3和图4中的第一个子模块110和第三个子模块110；输出级子模块是指将输出信号从馈通链路引出到顶层输出引脚IO/OUT的子模块110，如，图1和图3中的第一个子模块110，图2和图4中的第三个子模块110。
在一种可能的实现方式中，输入级子模块的数量为一个，输出级子模块的数量为一个，输入级子模块和输出级子模块为相同子模块110，如图1所示，或者，输入级子模块和输出级子模块为不同子模块110，如图2所示。
该实现方式中，各子模块110中输入端口的数量从输入级子模块开始由K个递减至一个，输出端口的数量从输出级子模块开始由K个递减至一个，输入端口至少包括本级输入端口，输出端口至少包括本级输出端口，本级输入端口的数量为一个，本级输出端口的数量为一个，K为子模块110的数量且K为大于1的整数。
以子模块110的数量是三个(即K＝3)为例，第一个子模块110既作为输入级子模块又作为输出级子模块；第一个子模块110包括一个压缩单元111、五个第三寄存器112、三个输入端口IN1-IN3、三个输出端口OUT1-OUT3和四个传输端口TR1-TR4，三个输入端口IN1-IN3包括一个本级输入端口IN1、一个二级输入端口IN2和一个三级输入端口IN3，三个输出端口OUT1-OUT3包括一个本级输出端口OUT1、一个二级输出端口OUT2和一个三级输出端口OUT3；第二个子模块110包括一个压缩单元111、三个第三寄存器112、两个输入端口IN2-IN3、两个输出端口OUT2-OUT3和两个传输端口TR1-TR2，两个输入端口IN2-IN3包括一个本级输入端口IN2和一个三级输入端口IN3，两个输出端口OUT2-OUT3包括一个本级输出端口OUT2和一个三级输出端口OUT3；第三个子模块110包括一个压缩单元111、一个第三寄存器112、一个输入端口IN3和一个输出端口OUT3，输入端口IN3和输出端口OUT3分别作为本级输入端口和本级输出端口；其中，各部分的连接以及输入信号和输出信号的馈通路径如图1所示。
当然，第三个子模块110既作为输入级子模块又作为输出级子模块，或者，第一个子模块110作为输入级子模块且第三个子模块110作为输出级子模块，甚至，第一个子模块110作为输出级子模块且第三个子模块110作为输入级子模块，这些方案均是可行的，只需适应性调整电路结构即可。
以第一个子模块110作为输入级子模块且第三个子模块110作为输出级子模块为例，第一个子模块110包括一个压缩单元111、两个第三寄存器112、三个输入端口IN1-IN3、一个输出端口OUT1和两个传输端口TR1-TR2，三个输入端口IN1-IN3包括一个本级输入端口IN1、一个二级输入端口IN2和一个三级输入端口IN3；第二个子模块110包括一个压缩单元111、两个第三寄存器112、两个输入端口IN2-IN3、两个输出端口OUT1-OUT2和两个传输端口TR1-TR2，两个输入端口IN2-IN3包括一个本级输入端口IN2和一个三级输入端口IN3，两个输出端口OUT1-OUT2包括一个本级输出端口OUT2和一个一级输出端口OUT1；第三个子模块110包括一个压缩单元111、两个第三寄存器112、一个输入端口IN3、三个输出端口OUT1-OUT3和两个传输端口TR1，输入端口IN3作为本级输入端口，三个输出端口OUT1-OUT3包括一个本级输出端口OUT3、一个一级输出端口OUT1和一个二级输出端口OUT2；其中，各部分的连接以及输入信号和输出信号的馈通路径如图2所示。
上述实现方式中，馈通链路上选择首端子模块或者尾端子模块作为输入级子模块，通常是由首端子模块和尾端子模块与顶层输入引脚IO/IN的物理距离决定，一般选择与顶层输入引脚IO/IN物理距离较近的子模块110作为输入级子模块；同理，一般选择与顶层输出引脚IO/OUT物理距离较近的子模块110作为输出级子模块。
在另一种可能的实现方式中，输入级子模块的数量为两个，输出级子模块的数量为一个，输出级子模块和其中一个输入级子模块为相同子模块110，如图3和图4所示。
该实现方式中，各子模块110中输入端口的数量均为(K+1)个，输出端口的数量从输出级子模块开始由K个递减至一个，输入端口至少包括本级输入端口，输出端口至少包括本级输出端口，本级输入端口的数量为两个，两个本级输入端口设置于子模块110的相对两侧，通过二路选择器113进行输入选择，其中，二路选择器113受控于内部选控信号(图中未示出)，本级输出端口的数量为一个，K为子模块110的数量且K为大于1的整数。
以子模块110的数量是三个(即K＝3)为例，第一个子模块110和第三个子模块110作为输入级子模块，第一个子模块110还作为输出级子模块；第一个子模块110包括一个压缩单元111、五个第三寄存器112、一个二路选择器113、四个输入端口IN11-IN13和IN31、三个输出端口OUT1-OUT3和四个传输端口TR1-TR4，四个输入端口包括两个本级输入端口IN11和IN31、一个二级输入端口IN12和一个三级输入端口IN13，三个输出端口OUT1-OUT3包括一个本级输出端口OUT1、一个二级输出端口OUT2和一个三级输出端口OUT3；第二个子模块110包括一个压缩单元111、四个第三寄存器112、一个二路选择器113、四个输入端口IN12-IN13和IN31-IN32、两个输出端口OUT2-OUT3和三个传输端口TR1-TR3，四个输入端口包括两个本级输入端口IN12和IN32、一个三级输入端口IN13和一个一级输入端口IN31，两个输出端口包括一个本级输出端口OUT2和一个三级输出端口OUT3；第三个子模块110包括一个压缩单元111、三个第三寄存器112、一个二路选择器113、四个输入端口IN13和IN31-IN33、一个输出端口OUT3和两个传输端口TR1-TR2，四个输入端口包括两个本级输入端口IN13和IN33、一个二级输入端口IN32和一个一级输入端口IN31，输出端口OUT3作为本级输出端口；其中，各部分的连接以及输入信号和输出信号的馈通路径如图3所示。
当然，第三个子模块110作为输出级子模块也是可行的，此时，第一个子模块110包括一个压缩单元111、两个第三寄存器112、一个二路选择器113、四个输入端口IN11-IN13和IN31、一个输出端口OUT1和两个传输端口TR1-TR2，四个输入端口包括两个本级输入端口IN11和N31、一个二级输入端口IN12和一个三级输入端口IN13，输出端口OUT1作为本级输出端口；第二个子模块110包括一个压缩单元111、三个第三寄存器112、一个二路选择器113、四个输入端口IN12-IN13和IN31-IN32、两个输出端口OUT2-OUT3和三个传输端口TR1-TR3，四个输入端口包括两个本级输入端口IN12和IN32、一个三级输入端口IN13和一个一级输入端口IN31，两个输出端口OUT2-OUT3包括一个本级输出端口OUT2和一个一级输出端口OUT1；第三个子模块110包括一个压缩单元111、四个第三寄存器112、一个二路选择器113、四个输入端口IN13和IN31-IN33、三个输出端口OUT1-OUT3和四个传输端口TR1-TR4，四个输入端口包括两个本级输入端口IN13和IN33、一个二级输入端口IN32和一个一级输入端口IN31，三个输出端口OUT1-OUT3包括一个本级输出端口OUT3、一个二级输出端口OUT2和一个一级输出端口OUT1；其中，各部分的连接以及输入信号和输出信号的馈通路径如图4所示。
上述实现方式中，各子模块110通过二路选择器113进行输入选择，通过选择输入方向来优化各子模块110到顶层输入引脚IO/IN的路径长度，以便于获得相对更短的输入路径；而馈通链路上选择首端子模块或者尾端子模块作为输出级子模块，通常是由首端子模块和尾端子模块与顶层输出引脚IO/OUT的物理距离决定，一般选择与顶层输出引脚IO/OUT物理距离较近的子模块110作为输出级子模块。
具体的，如图5所示，输入级流水线模块120包括M个第一寄存器121及第一多路选择器122，各第一寄存器121级联于顶层输入引脚IO/IN形成(M+1)个连接点，分别连接至第一多路选择器122的(M+1)个选择端，第一多路选择器122的控制端接收输入选控信号CTL_IN，输出端连接至输入级子模块的相应输入端口，其中，M为大于1的整数。
通过第一多路选择器122选择接入顶层输入引脚IO/IN和输入级子模块相应输入端口之间的第一寄存器121的数量，来调整输入信号到达各子模块110所经过的寄存器级数，保证输入信号经过相同时间到达各子模块110，实现对输入信号的时序收敛。
进一步的，如图1至图4所示，本实施例的芯片电路100还包括至少两个输出级流水线模块130，其中，输出级子模块的各输出端口经过不同输出级流水线模块130连接至芯片电路100的不同顶层输出引脚IO/OUT，输出级流水线模块130用于调节各子模块110的输出信号到达各顶层输出引脚IO/OUT的时间，使各输出信号经过相同时间到达各顶层输出引脚IO/OUT。
具体的，如图6所示，输出级流水线模块130包括N个第二寄存器131及第二多路选择器132，各第二寄存器131级联于输出级子模块的相应输出端口形成(N+1)个连接点，分别连接至第二多路选择器132的(N+1)个选择端，第二多路选择器132的控制端接收输出选控信号CTL_OUT，输出端连接至相应顶层输出引脚IO/OUT，其中，N为大于1的整数。
通过第二多路选择器132选择接入输出级子模块相应输出端口和相应顶层输出引脚IO/OUT之间的第二寄存器131的数量，来调整相应子模块110的输出信号到达相应顶层输出引脚IO/OUT所经过的寄存器级数，保证各子模块110的输出信号经过相同时间到达相应顶层输出引脚IO/OUT，以便于观测各子模块110的输出。
需要注意的是，图1至图4示出了子模块110数量为三个时所对应的不同结构示意，实际上，子模块110的数量大于1个的方案都是可行的，如2个、3个、4个等等，只需适应性调整电路结构即可；当然，图5和图6也仅是示例，大于1个的其他寄存器数量也都是可行的。
相应的，本实施例还提供一种芯片电路100的测试方法，包括步骤S1和步骤S2；其中，该芯片电路100采用如上记载的电路结构实现。对该芯片电路100进行测试时，各步骤如下。
步骤S1：通过配置各输入级流水线模块120中第一寄存器121的数量，使输入信号经过相同时间到达各子模块110。
针对输入级子模块数量为一个的情况，以图1和图2为例，在第一个子模块110作为输入级子模块时；
第一个子模块110中，由顶层输入引脚IO/IN引入的输入信号经过第一个输入级流水线模块120(即IP1)后到达第一个子模块110的压缩单元111；第二个子模块110中，由顶层输入引脚IO/IN引入的输入信号依次经过第二个输入级流水线模块120(即IP2)和第一个子模块110中的第一个第三寄存器112(即Reg31)后到达第二个子模块110的压缩单元111；第三个子模块110中，由顶层输入引脚IO/IN引入的输入信号依次经过第三个输入级流水线模块120(即IP3)、第一个子模块110中的第二个第三寄存器112(即Reg32)和第二个子模块110中第一个第三寄存器112(即Reg31)后到达第三个子模块110的压缩单元111；
此时，配置第一个输入级流水线模块120(即IP1)中接入顶层输入引脚IO/IN和第一个子模块110的本级输入端口IN1之间的第一寄存器121的数量为两个，使得输入信号总共经过两级寄存器到达第一个子模块110的压缩单元111；配置第二个输入级流水线模块120(即IP2)中接入顶层输入引脚IO/IN和第一个子模块110的二级输入端口IN2之间的第一寄存器121的数量为一个，使得输入信号总共经过两级寄存器到达第二个子模块110的压缩单元111；配置第三个输入级流水线模块120(即IP3)中接入顶层输入引脚IO/IN和第一个子模块110的三级输入端口IN3之间的第一寄存器121的数量为零个，使得输入信号总共经过两级寄存器到达第三个子模块110的压缩单元111；如此，输入信号可以经过相同时间到达各子模块110。
针对输入级子模块数量为两个的情况，配置各输入级流水线模块120中第一寄存器121的原理相同，只是各子模块110可进行输入选择，各子模块110可根据各自输入级流水线模块120中第一寄存器121的配置数量来进行输入选择，实现通过选择输入方向来优化各子模块110到顶层输入引脚IO/IN的路径长度，以便于获得相对更短的输入路径。
以图3和图4为例，第一个子模块110中，经二路选择器113的选择，由顶层输入引脚IO/IN引入的输入信号经过第一个输入级流水线模块120(即IP1)后到达第一个子模块110的压缩单元111；第二个子模块110中，经二路选择器113的选择，由顶层输入引脚IO/IN引入的输入信号依次经过第二个输入级流水线模块120(即IP2)和第一个子模块110中的第一个第三寄存器112(即Reg31)后到达第二个子模块110的压缩单元111；第三个子模块110中，经二路选择器113的选择，由顶层输入引脚IO/IN引入的输入信号经过第四个输入级流水线模块120(即IP4)后到达第三个子模块110的压缩单元111；
此时，配置第一个输入级流水线模块120(即IP1)中接入顶层输入引脚IO/IN和第一个子模块110的本级输入端口IN11之间的第一寄存器121的数量为一个，配置第二个输入级流水线模块120(即IP2)中接入顶层输入引脚IO/IN和第一个子模块110的二级输入端口IN12之间的第一寄存器121的数量为零个，配置第三个输入级流水线模块120(即IP3)中接入顶层输入引脚IO/IN和第三个子模块110的三级输入端口IN33之间的第一寄存器121的数量为一个，如此，使得输入信号总共经过一级寄存器到达各子模块110的压缩单元111。
当然，第二个子模块110由顶层输入引脚IO/IN引入的输入信号依次经过第五个输入级流水线模块120(即IP5)和第三个子模块110中的第一个第三寄存器112(即Reg31)后到达第二个子模块110的压缩单元111也是可行的。
步骤S2：通过配置各输出级流水线模块130中第二寄存器131的数量，使各子模块110的输出信号经过相同时间到达各顶层输出引脚IO/OUT。
其中，配置各输出级流水线模块130中第二寄存器131与上述配置输入级流水线模块120中第一寄存器121的原理相同，此处不再赘述。
需要注意的是，对输入级流水线模块120中第一寄存器121的配置，是通过输入选控信号CTL_IN来控制第一多路选择器122实现；对输出级流水线模块130中第二寄存器131的配置，是通过输出选控信号CTL_OUT来控制第二多路选择器132实现；当然，对各子模块110进行输入选择时，是通过内部选控信号来控制二路选择器131实现。
以输入级子模块的数量是两个为例，对芯片电路100中复用的各子模块110进行DFT测试时，使芯片电路100进入测试模式，输入信号(如扫描链数据信号)通过顶层输入引脚IO/IN输入并通过广播方式传输；
各子模块110通过各自的二路选择器113选择左侧输入还是右侧输入，来获得一条相对较短的输入路径，之后，通过相应第一多路选择器122配置相应输入级流水线模块120来调整寄存器级数，使输入信号经过相同级数的寄存器到达各子模块110的压缩单元111，最后，通过相应第二多路选择器132配置相应输出级流水线模块130来调整寄存器级数，使各子模块110的输出信号经过相同级数的寄存器到达各顶层输出引脚IO/OUT；
如此，各子模块110可以在测试模式下利用同一套测试向量，通过一次测试即可完成对所有子模块110的DFT测试，并根据各顶层输出引脚IO/OUT的输出来观测各子模块110的测试结果，节约测试时间，减轻测试成本。
实际应用中，对芯片电路100中复用的各子模块110进行DFT测试时，二路选择器113、第一多路选择器122、第二多路选择器132的选控信号可与测试向量一起生成并传输至芯片电路100中。
综上所述，本发明的一种芯片电路及其测试方法，通过输入级流水线模块来调整输入信号到达各子模块的时间，实现对输入信号进行时序收敛，如此，可以广播方式利用同一套测试向量同时对芯片中复用的各子模块进行测试，节约测试时间，减轻测试成本。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种芯片电路，其特征在于，所述芯片电路包括至少两个子模块及至少两个输入级流水线模块；
各所述子模块通过馈通连接方式进行信号输入和信号输出，其中，各所述子模块组成的馈通链路上，输入级子模块的各输入端口经过不同所述输入级流水线模块连接至所述芯片电路的同一顶层输入引脚，输出级子模块的各输出端口连接至所述芯片电路的不同顶层输出引脚，所述输入级流水线模块用于调节输入信号到达各所述子模块的时间。
2.根据权利要求1所述的芯片电路，其特征在于，所述输入级子模块的数量为一个，所述输出级子模块的数量为一个，所述输入级子模块和所述输出级子模块为相同或不同所述子模块；
其中，各所述子模块中所述输入端口的数量从所述输入级子模块开始由K个递减至一个，所述输出端口的数量从所述输出级子模块开始由K个递减至一个，所述输入端口至少包括本级输入端口，所述输出端口至少包括本级输出端口，所述本级输入端口的数量为一个，所述本级输出端口的数量为一个，K为所述子模块的数量且K为大于1的整数。
3.根据权利要求1所述的芯片电路，其特征在于，所述输入级子模块的数量为两个，所述输出级子模块的数量为一个，所述输出级子模块和其中一个所述输入级子模块为相同所述子模块；
其中，各所述子模块中所述输入端口的数量均为(K+1)个，所述输出端口的数量从所述输出级子模块开始由K个递减至一个，所述输入端口至少包括本级输入端口，所述输出端口至少包括本级输出端口，所述本级输入端口的数量为两个，两个所述本级输入端口设置于所述子模块的相对两侧，通过二路选择器进行输入选择，所述本级输出端口的数量为一个，K为所述子模块的数量且K为大于1的整数。
4.根据权利要求1所述的芯片电路，其特征在于，所述输入级流水线模块包括M个第一寄存器及第一多路选择器，各所述第一寄存器级联于所述顶层输入引脚形成(M+1)个连接点，分别连接至所述第一多路选择器的(M+1)个选择端，所述第一多路选择器的控制端接收输入选控信号，输出端连接至所述输入级子模块的相应输入端口，其中，M为大于1的整数。
5.根据权利要求1-4任意一项所述的芯片电路，其特征在于，所述芯片电路还包括至少两个输出级流水线模块，其中，所述输出级子模块的各输出端口经过不同所述输出级流水线模块连接至所述芯片电路的不同顶层输出引脚，所述输出级流水线模块用于调节各所述子模块的输出信号到达各所述顶层输出引脚的时间。
6.根据权利要求5所述的芯片电路，其特征在于，所述输出级流水线模块包括N个第二寄存器及第二多路选择器，各所述第二寄存器级联于所述输出级子模块的相应输出端口形成(N+1)个连接点，分别连接至所述第二多路选择器的(N+1)个选择端，所述第二多路选择器的控制端接收输出选控信号，输出端连接至相应所述顶层输出引脚，其中，N为大于1的整数。
7.根据权利要求1所述的芯片电路，其特征在于，各所述子模块通过第三寄存器实现馈通连接。
8.一种如权利要求1-7任意一项所述芯片电路的测试方法，其特征在于，所述测试方法包括：
通过配置各所述输入级流水线模块中第一寄存器的数量，使所述输入信号经过相同时间到达各所述子模块。
9.根据权利要求8所述的芯片电路的测试方法，其特征在于，所述测试方法还包括：
通过配置各输出级流水线模块中第二寄存器的数量，使各所述子模块的输出信号经过相同时间到达各所述顶层输出引脚。
10.根据权利要求8所述的芯片电路的测试方法，其特征在于，在所述输入级子模块的数量为两个时，各所述子模块根据各自所述输入级流水线模块中所述第一寄存器的配置数量来进行输入选择。
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