CN117322159A - 显示面板及制造方法、显示装置 - Google Patents

Abstract

一种显示面板及其制造方法、显示装置，该显示面板包括：驱动背板(BM)、转接层(TR)、第二平坦层(PLN2)和发光层(EE)；驱动背板(BM)包括的像素电路层(DR)包括多个数据转接线(DL3)，一个数据转接线(DL3)的一端与一个数据走线(DL)连接，另一端延伸至绑定区(B1)；转接层(TR)包括的第一转接线(TR1)的两端分别与第一像素电路(PDCA1)对应的第一过孔(PLN11)、第二过孔(PLN21)连接。本公开实施方式中，数据转接线(DL3)的设置能够避免增大显示装置的边框的问题；第一转接线(TR1)的设置能够保证第一发光单元(EL1)的平坦化。

Description

显示面板及制造方法、显示装置 技术领域

本公开涉及显示技术领域，具体而言，涉及一种显示面板及制造方法、显示装置。

背景技术

随着显示技术的迅速发展，显示装置进入了全面屏以及窄边框时代，而为了给用户带来更优的使用体验，全面屏化、窄边框化等必将成为未来重要的发展方向。在全面屏化、窄边框化的研究过程中，将位于靠近边框(下边框)的数据走线放置于显示区的想法被广泛的提出，若下边框的数据走线放置在显示区，则可大幅度的减小下边框的宽度，从而进一步实现显示装置的全面屏化、窄边框化。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种显示面板及制造方法、显示装置。

根据本公开的一个方面，提供一种显示面板，所述显示面板包括显示区、位于所述显示区外的***区，所述***区包括沿列方向位于所述显示区一侧的绑定区，所述显示面板包括：

驱动背板，包括依次层叠的衬底、像素电路层和第一平坦层；

所述像素电路层包括多个像素电路、多个数据走线和多个数据转接线，一列所述像素电路与一个所述数据走线连接，位于所述显示区的至少部分所述像素电路组成阵列分布的多个像素电路岛，多个所述数据转接线位于所述显示区且与所述像素电路岛不交叠，一个所述数据转接线的一端在所述显示区内与一所述数据走线连接，另一端延伸至所述绑定区；

所述第一平坦层设有与多个所述像素电路一一对应连接的多个第一过孔；

转接层，位于所述第一平坦层背离所述衬底的一侧，且包括第一转接线；

第二平坦层，位于所述转接层背离所述衬底的一侧，且设有与多个所述第一过孔一一对应的多个第二过孔，多个所述像素电路岛中包括第一像素电路， 所述第一转接线的两端分别与所述第一像素电路对应的第一过孔、第二过孔连接；

发光层，位于所述第二平坦层背离所述衬底的一侧，且包括与多个所述第二过孔一一对应连接的多个发光单元，所述发光单元的发光区与所述第二过孔不交叠，多个所述发光单元中包括第一发光单元，所述第一发光单元的发光区与所述第一像素电路对应的第一过孔存在交叠部分。

根据本公开任一所述的显示面板，多个所述像素电路岛中包括第二像素电路；

多个所述发光单元的发光区与所述第二像素电路对应的第一过孔均不交叠，所述第二像素电路对应的第一过孔与对应的第二过孔存在交叠部分。

根据本公开任一所述的显示面板，多个所述像素电路岛中包括第二像素电路，所述转接层还包括第二转接线；

多个所述发光单元的发光区与所述第二像素电路对应的第一过孔均不交叠，所述第二像素电路对应的第一过孔与对应的第二过孔不交叠，所述第二转接线的两端分别与所述第二像素电路对应的第一过孔、第二过孔连接。

根据本公开任一所述的显示面板，所述转接层包括多层子转接层和位于任意相邻两层子转接层之间的层间绝缘层；

多层所述子转接层均具有第一子转接线，所述层间绝缘层均具有过孔，所述过孔分别与位于两侧的子转接层所具有的第一子转接线连接，多个所述第一子转接线依次连接后形成所述第一转接线。

根据本公开任一所述的显示面板，所述像素电路层包括沿背离所述衬底的方向依次层叠的晶体管层、第一源漏金属层、第三平坦层和第二源漏金属层；

所述第二源漏金属层包括沿所述行方向分布且沿所述列方向延伸的多对电源走线，每对所述电源走线围成有多个避让区，所述第二源漏金属层还包括位于所述避让区且沿所述列方向延伸的一对转接电极，多个所述转接电极中包括与所述第一像素电路对应的第一转接电极，所述第一转接电极分别与所述第一源漏金属层、所述第一转接线的第一端连接；

所述发光层还包括设于所述第一平坦层背离所述衬底的表面的像素定义层，所述像素定义层设有与多个所述发光单元一一对应的像素开口，所述发光单元包括沿背离所述第二平坦层的方向一侧依次层叠的第一电极、有机发光层和第 二电极，所述第一电极包括在对应的像素开口处裸露的裸露区和被所述像素定义层覆盖的覆盖区，所述第一电极的裸露区形成相应发光单元的发光区，所述第一转接线的第二端与一个发光单元的覆盖区连接。

根据本公开任一所述的显示面板，所述第一转接线沿所述行方向延伸，所述第一转接线的第一端与所述第一转接电极的至少部分、所述第一像素电路对应的第一过孔、所述第一发光单元的裸露区均存在交叠部分，所述第一转接线的第二端与所述第一像素电路对应的第二过孔、所述第一发光单元的覆盖区均存在交叠部分。

根据本公开任一所述的显示面板，所述第一转接线沿所述行方向延伸，所述第一转接线的第一端与所述第一转接电极的至少部分、所述第一像素电路对应的第一过孔、所述第一发光单元的裸露区均存在交叠部分，所述第一转接线的第二端与所述第一像素电路对应的第二过孔、多个所述发光单元中的第二发光单元的覆盖区均存在交叠部分，所述第二发光单元与所述第一发光单元相邻。

根据本公开任一所述的显示面板，所述转接层还包括第二转接线，多个所述转接电极中包括与第二像素电路对应的第二转接电极；

所述第二转接电极的至少部分与所述第二像素电路对应的第一过孔存在交叠部分，且与多个所述发光单元的裸露区均不交叠；

所述第二转接线沿所述行方向延伸，所述第二转接线的第一端与所述第二转接电极的至少部分存在交叠部分，所述第二转接线的第二端与所述第二像素电路对应的第二过孔、多个所述发光单元中的第三发光单元的覆盖区均存在交叠部分。

根据本公开任一所述的显示面板，所述数据转接线包括第一段走线和第二段走线；

所述第一段走线沿所述行方向延伸，所述第二段走线沿所述列方向延伸，所述第一段走线的一端与一数据走线连接，另一端与所述第二段走线的一端连接，所述第二段走线的另一端延伸至所述绑定区；

多个所述数据转接线的第一段走线和部分第二段走线均位于所述第一源漏金属层，多个所述数据转接线的剩余第二段走线均位于所述第二源漏金属层。

根据本公开任一所述的显示面板，所述像素电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和存 储电容；

所述第一晶体管的控制极用于加载电容复位控制信号，所述第一晶体管的第一极用于加载初始电压信号，所述第一晶体管的第二极与所述第二晶体管的第一极、所述第三晶体管的控制极、所述存储电容的一端连接；

所述第二晶体管的控制极用于加载第一扫描信号，所述第二晶体管的第二极与所述第三晶体管的第一极、所述第六晶体管的第一极连接；

所述第三晶体管的第二极与所述第四晶体管的第一极、所述第五晶体管的第一极连接，所述第四晶体管的控制极用于加载第二扫描信号，所述第四晶体管的第二极用于加载驱动数据信号，所述第五晶体管的控制极用于加载使能信号，所述第五晶体管的第二极与所述存储电容的另一端连接，且用于加载电源电压信号；

所述第六晶体管的控制极用于加载使能信号，所述第六晶体管的第二极与所述第七晶体管的第一极连接，且用于与对应的发光单元连接，所述第七晶体管的控制极用于加载电极复位控制信号，所述第七晶体管的第二极用于加载初始电压信号。

根据本公开任一所述的显示面板，所述像素电路层包括第一半导体层、第一栅极金属层、第二栅极金属层、第二半导体层、第三栅极金属层和源漏金属层；

所述第一半导体层包括所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管中各晶体管的有源层，所述第二半导体层设置有所述第一晶体管和所述第二晶体管的有源层；

所述第一栅极金属层设置有沿所述行方向延伸且沿列方向依次排布的第一扫描走线和使能信号线，以及位于所述第一扫描走线和所述使能信号线之间且沿所述行方向间隔分布的第一极板，所述第一扫描走线用于加载所述第一扫描信号，所述使能信号线用于加载所述使能信号；

所述第二栅极金属层设置有沿所述行方向延伸且沿所述列方向依次排布的初始电压走线、第一复位控制线和第二扫描走线，以及位于所述第二扫描走线远离所述第一复位控制线一侧且沿所述行方向间隔分布的第二极板，所述初始电压走线用于加载所述初始电压信号，所述第一复位控制线用于加载所述电容复位控制信号，所述第二扫描走线用于加载所述第二扫描信号；

所述第三栅极金属层设置有沿所述行方向延伸且沿所述列方向依次排布的第二复位控制线和第三扫描走线，所述第二复位控制线用于加载所述电极复位控制信号，所述第三扫描走线用于加载所述第二扫描信号；

所述初始电压走线、所述第一复位控制线位于所述第一扫描走线远离所述使能信号线的一侧，所述第二扫描走线、所述第二极板位于所述第一扫描走线和所述使能信号线之间，且所述第二极板与所述第一极板存在交叠部分，所述第二复位控制线位于所述初始电压走线与所述第一扫描线之间，且与所述第一复位控制线存在交叠部分，所述第三扫描线位于所述第一扫描线与所述第二电极之间，且与所述第二扫描走线存在交叠部分；

所述转接层包括沿所述行方向延伸的转接线，所述像素电路岛中相邻两行像素电路中上一行像素电路对应的转接线位于所述使能信号线靠近所述第二极板的一侧且与所述第二极板存在交叠部分，下一行像素电路对应的转接线位于所述使能信号线远离所述第二极板的一侧。

根据本公开任一所述的显示面板，所述显示区包括透明显示区和位于所述透明显示区***的正常显示区；

所述透明显示区的像素电路的分布密度小于所述正常显示区的像素电路的分布密度，多个所述像素电路中包括位于所述正常显示区的第三像素电路，所述转接层还包括第三转接线，所述第三转接线的两端分别与所述第三像素电路、所述透明显示区的一个所述发光单元连接。

根据本公开任一所述的显示面板，所述显示区包括主显示区和沿行方向位于所述主显示区一侧或两侧的副显示区；

多个所述像素电路岛、多个所述数据转接线均位于所述主显示区，且一个所述数据转接线的一端延伸至所述副显示区内与一所述数据走线连接，另一端延伸至所述绑定区。

根据本公开任一所述的显示面板，所述第一转接线的材料为透明导电材料。

根据本公开的第二方面，提供一种显示面板的制造方法，包括：

制作一驱动背板，所述驱动背板包括依次层叠的衬底、像素电路层和第一平坦层，

所述显示面板包括显示区、位于所述显示区外的***区，所述***区包括沿列方向位于所述显示区一侧的绑定区，所述像素电路层包括多个像素电路、 多个数据走线和多个数据转接线，一列所述像素电路与一个所述数据走线连接，位于所述显示区的至少部分所述像素电路组成阵列分布的多个像素电路岛，多个所述数据转接线位于所述显示区且与所述像素电路岛不交叠，一个所述数据转接线的一端在所述显示区内与一所述数据走线连接，另一端延伸至所述绑定区，所述第一平坦层设有与多个所述像素电路一一对应连接的多个第一过孔；

在所述第一平坦层背离所述衬底的一侧制作转接层，所述转接层包括第一转接线；

在所述转接层背离所述衬底的一侧制作第二平坦层，所述第二平坦层设有与多个所述第一过孔一一对应的多个第二过孔，多个所述像素电路岛中包括第一像素电路，所述第一转接线的两端分别与所述第一像素电路对应的第一过孔、第二过孔连接；

在所述第二平坦层背离所述衬底的一侧制作发光层，所述发光层包括与多个所述第二过孔一一对应连接的多个发光单元，所述发光单元的发光区与所述第二过孔不交叠，多个所述发光单元包括第一发光单元，所述第一发光单元的发光区与所述第一像素电路对应的第一过孔存在交叠部分。

根据本公开的第三方面，提供一种显示装置，包括上述第一方面所述的显示面板。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开实施方式提供的一种显示面板的剖面结构示意图。

图2为本公开实施方式提供的一种显示面板的结构示意图。

图3为本公开实施方式提供的一种数据转接走线的布置示意图。

图4为本公开实施方式提供的一种第一源漏金属层的走线示意图。

图5为本公开实施方式提供的一种第二源漏金属层的走线示意图。

图6为本公开实施方式提供的一种像素电路与发光单元的层叠结构示意图。

图7为本公开实施方式提供的另一种显示面板的剖面结构示意图。

图8为本公开实施方式提供的又一种显示面板的剖面结构示意图。

图9为本公开实施方式提供的另一种第二源漏金属层的走线示意图。

图10为本公开实施方式提供的另一种第二源漏金属层的走线示意图。

图11为本公开实施方式提供的一种第二源漏金属层与发光单元层叠的结构示意图。

图12为本公开实施方式提供的另一种第二源漏金属层与发光单元层叠的结构示意图。

图13为本公开实施方式提供的一种像素电路的示意图。

图14为本公开实施方式提供的一种显示面板的透视结构示意图。

图15为本公开实施方式提供的一种第一半导体层的局部结构示意图。

图16为本公开实施方式提供的一种第一半导体层在像素电路区的结构示意图。

图17为本公开实施方式提供的一种第一栅极金属层的局部结构示意图。

图18为本公开实施方式提供的一种第二栅极金属层的局部结构示意图。

图19为本公开实施方式提供的一种第二半导体层的局部结构示意图。

图20为本公开实施方式提供的一种第二半导体层在像素电路区的结构示意图。

图21为本公开实施方式提供的一种第三栅极金属层的局部结构示意图。

图22为本公开实施方式提供的一种像素电路层与转接层的层叠结构示意图。

图23为本公开实施方式提供的一种转接层的局部结构示意图。

图24为本公开实施方式提供的另一种显示面板的结构示意图。

图25为本公开实施方式提供的一种显示面板制造方法的流程示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以 多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。

本公开实施方式提供了一种显示装置，该显示装置包括显示面板。该显示面板能够实现显示装置的全面屏化、窄边框化，同时保证发光单元的发光区的平坦化，从而避免该显示面板在显示画面时出现色偏的问题。如此，包括有该显示面板的显示装置能够在实现全面屏化、窄边框化的同时保证画面的显示效果。

接下来通过如下实施方式对该显示面板进行详细解释。

本公开实施方式提供了一种显示面板。如图1所示，该显示面板包括驱动背板BM和发光层EE，驱动背板BM包括依次层叠的衬底BP、像素电路层DR和第一平坦层PLN1。

其中，像素电路层DR包括多个像素电路PDCA，第一平坦层PLN1设有多个第一过孔PLN11，发光层EE包括阵列分布的多个发光单元EL，多个像素电路PDCA、多个第一过孔PLN11、多个发光单元EL一一对应，每个第一过孔PLN11分别与对应的像素电路PDCA和发光单元EL连接，如此能够在 像素电路PDCA的驱动下控制对应的发光单元EL发光。

本公开实施方式中，衬底BP可以为无机材料的衬底，也可以为有机发光的衬底。举例而言，在一些实施方式中，衬底BP的材料可以为钠钙玻璃(soda-lime glass)、石英玻璃、蓝宝石玻璃等玻璃材料，或者可以为不锈钢、铝、镍等金属材料。在另一些实施方式中，衬底BP的材料可以为聚甲基丙烯酸甲酯(Polymethyl methacrylate，PMMA)、聚乙烯醇(Polyvinyl alcohol，PVA)、聚乙烯基苯酚(Polyvinyl phenol，PVP)、聚醚砜(Polyether sulfone，PES)、聚酰亚胺、聚酰胺、聚缩醛、聚碳酸酯(Poly carbonate，PC)、聚对苯二甲酸乙二酯(Polyethylene terephthalate，PET)、聚萘二甲酸乙二酯(Polyethylene naphthalate，PEN)或其组合。

可选地，衬底BP除了可以为单层材料外，还可以为多层材料的复合。举例而言，在一些实施方式中，衬底BP包括依次层叠设置的底膜层、压敏胶层、第一聚酰亚胺层和第二聚酰亚胺层。

本公开实施方式中，任意一个像素电路PDCA可以包括有多个晶体管和存储电容。进一步地，晶体管可以为薄膜晶体管，薄膜晶体管可以选自顶栅型薄膜晶体管、底栅型薄膜晶体管或者双栅型薄膜晶体管；薄膜晶体管的有源层的材料可以为非晶硅半导体材料、低温多晶硅半导体材料、金属氧化物半导体材料、有机半导体材料或者其他类型的半导体材料；薄膜晶体管可以为N型薄膜晶体管或者P型薄膜晶体管。

可以理解的是，一个像素电路PDCA包括的多个晶体管中，任意两个晶体管之间的类型可以相同或者不相同。示例性地，在一些实施方式中，一个像素电路PDCA中的部分晶体管可以为N型晶体管且部分晶体管可以为P型晶体管。再示例性地，在另一些实施方式中，一个像素电路PDCA中的部分晶体管的有源层的材料可以为低温多晶硅半导体材料，且部分晶体管的有源层的材料可以为金属氧化物半导体材料。

本公开实施方式中，像素电路层DR包括依次层叠于衬底BP的晶体管层、层间电解质层ILD和源漏金属层。

可选地，晶体管层可以包括层叠于衬底BP和层间电解质层ILD之间的半导体层、栅极绝缘层、栅极金属层。其中，各个膜层的位置关系可以根据薄膜晶体管的膜层结构确定。

在一些实施方式中，晶体管层可以包括依次层叠设置的半导体层、栅极绝 缘层和栅极金属层，如此所形成的薄膜晶体管为顶栅型薄膜晶体管。在另一些实施方式中，晶体管层可以包括依次层叠设置的栅极金属层、栅极绝缘层和半导体层，如此所形成的薄膜晶体管为底栅型薄膜晶体管。

在一些实施方式中，半导体层可以用于形成晶体管的有源层，半导体的有源层包括沟道区和位于沟道区两侧的源极、漏极；其中，沟道区可以保持半导体特性，源极和漏极的半导体材料被局部或者全部导体化。栅极金属层可以用于形成扫描走线、使能信号线EML、复位控制线等栅极金属层走线，也可以用于形成存储电容的部分或者全部电极板。源漏金属层可以用于形成数据走线DL、电源走线VDDL、导电结构等源漏金属层走线。

在一些实施方式中，半导体层可以为一层半导体层，也可以为两层半导体层。示例性地，在一些实施方式中，半导体层可以包括低温多晶硅半导体层和金属氧化物半导体层。栅极金属层可以为一层栅极金属层，也可以两层或者三层栅极金属层。示例性地，在一些实施方式中，栅极金属层可以包括第一栅极金属层LG1、第二栅极金属层LG2和第三栅极金属层LG3。

可以理解的是，当栅极金属层或者半导体层等具有多层结构时，晶体管层中的绝缘层可以进行适应性地增减。示例性地，在一些实施方式中，如图1所示，像素电路层DR包括的晶体管层可以包括依次层叠设置于衬底BP的第一半导体层LPoly(低温多晶硅半导体层)、第一栅极绝缘层GI1、第一栅极金属层LG1、第二栅极绝缘层GI2(例如氮化硅、氧化硅等无机层)、第二栅极金属层LG2、第三栅极绝缘层GI3、第二半导体层LOxide(金属氧化物半导体层)、第四栅极绝缘层GI4、第三栅极金属层LG3等。

可选地，源漏金属层可以为一层源漏金属层，也可以为两层或者三层源漏金属层。示例性地，在一些实施方式中，如图1所示，像素电路层DR包括的源漏金属层可以包括第一源漏金属层LSD1和第二源漏金属层LSD2，第一源漏金属层LSD1和第二源漏金属层LSD2之间可以设置有第三平坦层PLN3，或者设置有钝化层PVX和第三平坦层PLN3。第一源漏金属层LSD1可用于设置导电结构，第二源漏金属层LSD2可用于设置电源走线VDDL和数据走线DL。

可选地，如图1所示，像素电路层DR还可以包括设于衬底BP与半导体层之间的绝缘缓冲层Buff，且半导体层、栅极金属层等均位于绝缘缓冲层Buff远离衬底BP的一侧。绝缘缓冲层Buff的材料可以为氧化硅、氮化硅等无机绝 缘材料。绝缘缓冲层Buff可以为一层无机材料层，也可以为多层层叠的无机材料层。

可选地，在绝缘缓冲层Buff与衬底BP之间，还可以设置有遮光层，遮光层可以与至少部分晶体管的沟道区交叠，以遮蔽照射向晶体管的光线，使得晶体管的电学特性稳定。

本公开实施方式中，发光单元EL可以为有机电致发光二极管、微发光二极管、量子点-有机电致发光二极管、量子点发光二极管或者其他类型的发光单元EL。示例性地，在一些实施方式中，发光单元EL为有机电致发光二极管，则该显示面板为OLED显示面板。如下，以发光单元EL为有机电致发光二极管为例，对发光层EE的一种可行结构进行示例性的介绍。

可选地，如图1所示，发光层EE还包括设于第一平坦层PLN1背离衬底BP的表面的像素定义层PDL，像素定义层PDL设有与多个发光单元EL一一对应的像素开口，发光单元EL包括沿背离第二平坦层PLN2的方向一侧依次层叠的第一电极LAn1、有机发光层LEL和第二电极LCOM1，第一电极LAn1包括在对应的像素开口处裸露的裸露区LAn2和被像素定义层PDL覆盖的覆盖区LAn3，第一电极LAn1的裸露区LAn2形成相应发光单元EL的发光区。

其中，有机发光层LEL可以包括有机电致发光材料层，以及可以包括有空穴注入层、空穴传输层、电子阻挡层、空穴阻挡层、电子传输层和电子注入层中的一种或者多种。

在一些实施方式中，如图1所示，显示面板还可以包括薄膜封装层TEF。薄膜封装层TEF设于发光层EE远离衬底BP的表面，可以包括交替层叠设置的无机封装层和有机封装层。无机封装层可以有效的阻隔外界的水分和氧气，避免水氧入侵有机发光功能层而导致材料降解。有机封装层位于相邻的两层无机封装层之间，以便实现平坦化和减弱无机封装层之间的应力。

其中，无机封装层的边缘可以位于***区BB。有机封装层的边缘可以位于显示区的边缘和无机封装层的边缘之间。示例性地，薄膜封装层包括依次层叠于发光层EE远离衬底BP一侧的第一无机封装层、有机封装层和第二无机封装层。

在一些实施方式中，显示面板还可以包括触控功能层，触控功能层设于薄膜封装层远离衬底BP的一侧，用于实现显示面板的触控操作。

在一些实施方式中，显示面板还可以包括降反层，降反层可以设置于薄膜 封装层远离发光层EE的一侧，进一步地，降反层可以设置于触控功能层远离衬底BP的一侧。降反层用于降低显示面板对环境光线的反射，进而降低环境光线对显示效果的影响。

可选地，降反层可以包括层叠设置的彩膜层和黑矩阵层，如此可以在实现降低环境光线干扰的同时，可以避免降低显示面板的透光率。或者，降反层可以为偏光片，例如可以为图案化的涂布型圆偏光片。

本公开实施方式提供了一种显示面板。如图2所示，该显示面板包括显示区AA、位于显示区AA外的***区BB，***区BB包括沿列方向H2位于显示区AA一侧的绑定区B1。

像素电路层DR还包括多个数据走线DL，多个像素电路PDCA形成多列，一列像素电路PDCA与一个数据走线DL连接。

如图2所示，显示区AA包括主显示区AA1和沿行方向H1位于主显示区AA1一侧或两侧的副显示区AA2，多个数据走线DL包括位于主显示区AA1的第一数据走线DL1和位于副显示区AA2的第二数据走线DL2。位于主显示区AA1的第一数据走线DL1直接延伸至绑定区B1与外接电路进行绑定，位于副显示区AA2的第二数据走线DL2若直接延伸至绑定区B1时，不可避免的会增大显示装置的边框宽度，而为了实现显示装置的全面屏化、窄边框化，则需要数据转接线DL3对副显示区AA2的第二数据走线DL2进行转接，以从主显示区AA1延伸至绑定区B1。

如此，像素电路层DR还包括多个数据转接线DL3，多个数据转接线DL3位于显示区AA，且一个数据转接线DL3的一端在显示区AA内与一个数据走线DL连接，另一端延伸至绑定区B1。结合上述所述的显示区AA包括主显示区AA1和副显示区AA2的情况，如图2所示，多个数据转接线DL3位于主显示区AA1，且一个数据转接线DL3的一端与一个第二数据走线DL2连接(也即是一个数据转接线DL3的一端在副显示区AA2内与一个数据走线DL连接)，另一端延伸至绑定区B1。由此在数据转接线DL3的转接作用下，将第二数据走线DL2(副显示区AA2的数据走线DL)调整至由主显示区AA1延伸至绑定区B1，从而避免了第二数据走线DL2直接延伸至绑定区B1而增大显示装置的边框的技术问题。

为了便于在显示面板中设置多个数据转接线DL3，同时避免与像素电路PDCA发生位置冲突，可以对像素电路PDCA进行压缩(即对像素电路PDCA的线宽和线间距进行压缩)，以在两个像素电路PDCA之间形成布置数据转接线DL3的间隙。也即是对显示区AA的至少部分像素电路PDCA进行压缩，以得到阵列分布的多个像素电路岛PDCC。

结合上述所述的多个数据转接线DL3的分布情况(位于主显示区AA1)，如图3所示，位于主显示区AA1的至少部分像素电路PDCA组成阵列分布的多个像素电路岛PDCC，此时多个数据转接线DL3与像素电路岛PDCC不交叠。示例地，数据转接线DL3位于相邻像素电路岛PDCC之间的间隙。当然，由于多个数据转接线DL3需要与多个第二数据走线DL连接，因此，还可以对副显示区AA2的至少部分像素电路PDCA进行压缩，得到多个像素电路岛PDCC。

其中，可以以1个像素电路PDCA为一组进行压缩，得到包括一个像素电路PDCA的像素电路岛PDCC，也可以以4个像素电路PDCA为一组进行压缩，得到包括四个像素电路PDCA的像素电路岛PDCC，或者如图3所示，以8个像素电路PDCA为一组进行压缩，得到包括八个像素电路PDCA的像素电路岛PDCC。当然，也可以以其他个数的像素电路PDCA为一组进行压缩，本公开实施方式对此不做限定。

在一些实施方式中，如图2或图3所示，数据转接线DL3包括沿行方向H1延伸的第一段走线DL31和沿列方向H2延伸的第二段走线DL32，第一段走线DL31的一端与一数据走线DL(副显示区AA2的一第二数据走线DL2)连接，另一端与第二段走线DL32的一端连接，第二段走线DL32的另一端延伸至绑定区B1。

结合上述所述，如图3所示，像素电路岛PDCC的间隙包括沿行方向H1的行间隙和沿列方向H2的列间隙，第一段走线DL31位于像素电路岛PDCC的行间隙，第二段走线DL32位于像素电路岛PDCC的列间隙。结合上述所述，在源漏金属层包括第一源漏金属层LSD1和第二源漏金属层LSD2的情况下，如图4和图5所示，多个数据转接线DL3包括的多个第一段走线DL31均位于第一源漏金属层LSD1，多个数据转接线DL3包括的部分第二段走线DL32位于第一源漏金属层LSD1，且剩余部分的第二段走线DL32位于第二源漏金属层LSD2。第二源漏金属层LSD2的第二段走线DL32与第一源漏金属层LSD1对 应的第一段走线DL31通过贯穿第三平坦层PLN3的过孔，或者贯穿钝化层PVX和第三平坦层PLN3的过孔连接。

其中，如图4所示，第一源漏金属层LSD1还包括补偿金属走线LDummy，补偿金属走线LDummy位于相邻两个像素电路岛PDCC之间的间隙。通过补偿金属走线LDummy的设置，可避免第一源漏金属层LSD1的金属走线分布不均匀的问题。补偿金属走线LDummy可通过过孔与第二源漏金属层LSD2的电源走线VDDL连接。

本公开实施方式中，在对像素电路PDCA进行压缩时，部分像素电路PDCA对应的第一过孔PLN11会偏移至发光单元EL的发光区(第一电极LAn1的裸露区LAn2)的正下方，也即是，如图6所示，多个像素电路岛PDCC中包括第一像素电路PDCA1，多个发光单元EL包括第一发光单元EL1，第一发光单元EL1的发光区与第一像素电路PDCA1对应的第一过孔PLN11存在交叠部分。如此，若直接在第一平坦层PLN1背离衬底BP的一侧制作发光层EE，则第一发光单元EL1的发光区会在第一像素电路PDCA1对应的第一过孔PLN11处出现不平坦的问题，从而造成显示面板显示画面时出现色偏的问题。

如此，为了保证第一发光单元EL1的平坦化，如图1所示，显示面板还包括位于第一平坦层PLN1和发光层EE之间的转接层TR和第二平坦层PLN2，转接层TR位于靠近第一平坦层PLN1的一侧。

本公开中所涉及的交叠部分是指两者在衬底BP上的正投影至少部分重合，示例地，第一发光单元EL1的发光区与第一像素电路PDCA1对应的第一过孔PLN11存在交叠部分，是指第一发光单元EL1的发光区在衬底BP上的正投影与第一像素电路PDCA1对应的第一过孔PLN11在衬底BP上的正投影至少部分重合。

其中，第二平坦层PLN2设有与多个第一过孔PLN11一一对应的多个第二过孔PLN21，多个第二过孔PLN21与多个发光单元EL一一对应连接，且发光单元EL的发光区与第二过孔PLN21不交叠；如图1和图6所示，转接层TR包括第一转接线TR1，第一转接线TR1的一端与第一像素电路PDCA1对应的第一过孔PLN11连接，第一转接线TR1的另一端与第一像素电路PDCA1对应的第二过孔PLN21连接，以实现第一像素电路PDCA1与对应的发光单元EL连 接。

其中，第一转接线TR1可以为透明导电材料，当然也可以为非透明导电材料，本公开实施方式对此不做限定。

本公开所涉及的不交叠是指一者在衬底BP上的正投影位于另一者在衬底BP上的正投影之外。示例地，发光单元EL的发光区与第二过孔PLN21不交叠，是指发光单元EL的发光区在衬底BP上的正投影位于第二过孔PLN21在衬底BP上的正投影之外。

如此，通过第一转接线TR1的设置，使得第一发光单元EL1的连接点由第一过孔PLN11转移至第二过孔PLN21的位置，从而在后续制作发光层EE时，能够保证第一发光单元EL1的平坦化，进而避免制作得到的显示面板在显示画面出现色偏的问题。结合上述所述的发光层EE和发光单元EL的结构，在第一转接线TR1的作用下，能够保证后续制作的第一电极LAn1的平坦化，进而避免制作得到的显示面板在显示画面出现色偏的问题。

其中，第一发光单元EL1可以是与第一像素电路PDCA1对应连接的发光单元EL，也可以不是与第一像素电路PDCA1对应连接的发光单元EL相邻的发光单元EL，具体参见如下所述的第一转接线TR1与第一发光单元EL1的相对位置的解释。

当然，在对像素电路PDCA进行压缩时，多个像素电路岛PDCC中另外部分像素电路PDCA对应的第一过孔PLN11不会偏移至发光单元EL的正下方，也即是多个像素电路岛PDCC中包括第二像素电路PDCA2，多个发光单元EL的发光区与第二像素电路PDCA2对应的第一过孔PLN11均不交叠。

如此在连接第二像素电路PDCA2与对应的发光单元EL时，第二像素电路PDCA2对应的第一过孔PLN11和对应的第二过孔PLN21可直接连接，当然也可通过第二转接线TR2连接。

示例地，第二像素电路PDCA2对应的第一过孔PLN11与对应的第二过孔PLN21存在交叠部分。如此，第二像素电路PDCA2对应的第一过孔PLN11与对应的第二过孔PLN21直接连接，以此实现第二像素电路PDCA2与对应的发光单元EL的连接。或者，第二像素电路PDCA2对应的第一过孔PLN11与对应的第二过孔PLN21不交叠，也即是第二像素电路PDCA2对应的第一过孔PLN11与对应的第二过孔PLN21存在错位，此时如图6和图7所示，转接层 TR包括第二转接线TR2，第二转接线TR2的两端分别与第二像素电路PDCA2对应的第一过孔PLN11、对应的第二过孔PLN21连接，以实现第二像素电路PDCA2与对应的发光单元EL的连接。

其中，第二转接线TR2可以为透明导电材料，当然也可以为非透明导电材料，本公开实施方式对此不做限定

需要说明的是，上述两种连接方式中通过第二转接线TR2连接的方式，相较于上述直接连接的方式而言，能够避免在第二平坦层PLN2设置第二过孔PLN21时，因保证第二像素电路PDCA2对应的第二过孔PLN21与对应的第一过孔PLN11准确对位，而增加制作难度的问题。

本公开实施方式中，转接层TR可以为单层结构层，即转接层TR为包括第一转接线TR1、第二转接线TR2的单层走线层，当然转接层TR也可以为多层结构，即转接层TR可以包括多层子转接层TR和位于任意相邻两层子转接层TR之间的层间绝缘层。由于层间绝缘层的厚度较薄，多层走线层层叠后，能够增大走线层的厚度，从而减小传输电阻。示例地，如图8所示，转接层TR包括三层子转接层TRa和两层层间绝缘层，三层子转接层TRa和两层层间绝缘层交替层叠。

其中，多层子转接层TRa均具有第一子转接线，层间绝缘层均具有过孔，过孔分别与位于相应层间绝缘层两侧的子转接层TRa所具有的第一子转接线连接，如此多个第一子转接线连接后能够形成第一转接线TR1，从而实现第一像素电路PDCA1对应的第一过孔PLN11与对应的第二过孔PLN21的连接。相似的，多层子转接层TRa均具有第二子转接线，多个第二子转接线通过层间绝缘层所具有的的过孔连接后能够形成第二转接线TR2，从而实现第二像素电路PDCA2对应的第一过孔PLN11与对应的第二过孔PLN21的连接。

其中，多个第一子转接线在衬底BP基板上的正投影可以完全重合，也可以局部重合，只要能够保证多个第一子转接线通过层间绝缘层上的过孔连接即可，本公开实施方式对此不做限定。

本公开实施方式中，结合上述所述的源漏金属层包括第二源漏金属层LSD2的情况，以及发光单元EL的第一电极LAn1包括裸露区LAn2和覆盖区LAn3的情况，如图5、图9或图10所示，第二源漏金属层LSD2包括沿行方 向H1分布且沿列方向H2延伸的多对电源走线VDDL，每对电源走线VDDL围成有多个避让区；第二源漏金属层LSD2还包括位于避让区的一对转接电极PA。

其中，每对电源走线VDDL包括的两条电源走线VDDL可以相互交叠(如图9所示)，或者一体化设置(如图10所示)。当然，两条电源走线VDDL之间也可以存在一定间隙，本公开实施方式对此不做限定。多个转接电极PA中包括与第一像素电路PDCA1对应的第一转接电极PA，第一转接电极PA1分别与第一源漏金属层LSD1、第一转接线TR1的第一端连接，第一转接线TR1的第二端与一个发光单元EL的覆盖区LAn3连接。转接电极PA可以沿列方向H2延伸，也可以沿行方向H1延伸，本公开实施方式对此不做限定。

在一些实施方式中，如图11所示，第一转接线TR1沿行方向H1延伸，第一转接线TR1的第一端与第一转接电极PA1的至少部分、第一像素电路PDCA1对应的第一过孔PLN11、第一发光单元EL1的裸露区LAn2均存在交叠部分，第一转接线TR1的第二端与第一像素电路PDCA1对应的第二过孔PLN21、第一发光单元EL1的覆盖区LAn3均存在交叠部分。

其中，第一发光单元EL1是指多个发光单元EL中与第一像素电路PDCA1对应连接的发光单元EL。为了实现第一像素电路PDCA1与第一发光单元EL1的连接，同时保证第一发光单元EL1的裸露区LAn2的平坦化，可通过第一转接线TR1将与第一发光单元EL1连接的过孔(第二过孔PLN21)转移至第一发光单元EL1的覆盖区LAn3，即第一转接线TR1的第二端与第一发光单元EL1的覆盖区LAn3存在交叠部分。

在一些实施方式中，如图12所示，第一转接线TR1沿行方向H1延伸，第一转接线TR1的第一端与第一转接电极PA1的至少部分、第一像素电路PDCA1对应的第一过孔PLN11、第一发光单元EL1的裸露区LAn2均存在交叠部分，第一转接线TR1的第二端与第一像素电路PDCA1对应的第二过孔PLN21、多个发光单元EL中的第二发光单元EL2的覆盖区LAn3均存在交叠部分，第二发光单元EL2与第一发光单元EL1相邻。

其中，第二发光单元EL2是指多个发光单元EL中与第一像素电路PDCA1对应连接的发光单元EL，第一发光单元EL1与第二发光单元EL2相邻。为了实现第一像素电路PDCA1与第二发光单元EL2的连接，同时保证第一发光单元 EL1的裸露区LAn2的平坦化，可通过第一转接线TR1将与第一发光单元EL1正下方的过孔(第一过孔PLN11)转移至第二发光单元EL2的覆盖区LAn3，即第一转接线TR1的第二端与第二发光单元EL2的覆盖区LAn3存在交叠部分。

在一些实施方式中，如图11所示，转接层TR还包括第二转接线TR2，多个转接电极PA中包括与第二像素电路PDCA2对应的第二转接电极PA2；第二转接电极PA2的至少部分与第二像素电路PDCA2对应的第一过孔PLN11存在交叠部分，且与多个发光单元EL的裸露区LAn2均不交叠；第二转接线TR2沿行方向H1延伸，第二转接线TR2的第一端与第二转接电极PA2的至少部分存在交叠部分，第二转接线TR2的第二端与第二像素电路PDCA2对应的第二过孔PLN21、多个发光单元EL中的第三发光单元EL3的覆盖区LAn3均存在交叠部分。

其中，第二像素电路PDCA2对应的第一过孔PLN11的正上方不存在任何发光单元EL，如此并不会影响发光单元EL的设置。然而，为了避免需要保证第二像素电路PDCA2对应的第一过孔PLN11、对应的第二过孔PLN21对位准确而增加的技术难度，可通过第二转接线TR2的设置，降低技术难度，从而便于显示面板的制作。

本公开实施方式中，像素电路层DR包括的像素电路PDCA可以是6T1C、7T1C等电路，只要能驱动发光器件发光即可。接下来以7T1C为例对像素电路层DR的结构能够详细解释。

如图13所示，像素电路PDCA包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和存储电容C。

可选地，第一晶体管T1、第二晶体管T2为N型薄膜晶体管，如金属氧化物薄膜晶体管；其余晶体管为P型薄膜晶体管，如低温多晶硅薄膜晶体管。

如图13所示，第一晶体管T1的控制极用于加载电容复位控制信号Re1，第一晶体管T1的第一极用于加载初始电压信号Vinit，第一晶体管T1的第二极与第二晶体管T2的第一极、第三晶体管T3的控制极、存储电容C的一端连接；第二晶体管T2的控制极用于加载第一扫描信号G1，第二晶体管T2的第二极与第三晶体管T3的第一极、第六晶体管T6的第一极连接；第三晶体管T3的第二 极与第四晶体管T4的第一极、第五晶体管T5的第一极连接，第四晶体管T4的控制极用于加载第二扫描信号G2，第四晶体管T4的第二极用于加载驱动数据信号Da，第五晶体管T5的控制极用于加载使能信号EM，第五晶体管T5的第二极与存储电容C的另一端连接，且用于加载电源电压信号VDD；第六晶体管T6的控制极用于加载使能信号EM，第六晶体管T6的第二极与第七晶体管T7的第一极连接，且用于与对应的发光单元EL连接，第七晶体管T7的控制极用于加载电极复位控制信号Re2，第七晶体管T7的第二极用于加载初始电压信号Vinit。

其中，晶体管的第一极可以为源极、漏极中的一者，晶体管的第二级为源极、漏极中的另一者，在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源极”及“漏极”的功能有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。

如图1所示，该示例的像素电路层DR包括层叠的第一半导体层LPoly、第一栅极金属层LG1、第二栅极金属层LG2、第二半导体层LOxide、第三栅极金属层LG3、第一源漏金属层LSD1和第二源漏金属层LSD2。第一半导体层LPoly为低温多晶硅半导体层，第二半导体层LOxide为金属氧化物半导体层。

接下来以至少一个像素电路PDCA、至少一个像素电路岛PDCC所对应的区域对各膜层的结构进行详细解释。

如图14～图23所示，一个像素电路岛PDCC包括呈两行四列排列的八个像素电路PDCA，八个像素电路PDCA排列成多个像素电路组，每个像素电路组包括第一方向相邻的两个像素电路PDCA，且这两个像素电路PDCA镜像设置。

如图14、图15和图16所示，第一半导体层LPoly包括第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7中各晶体管的有源层，该有源层包括各晶体管的控制极(沟道区)、第一极(源极、漏极中的一者)和第二极(源极、漏极中的另一者)。

其中，第四晶体管T4的沟道区和第五晶体管T5的沟道区沿列方向H2排列，第五晶体管T5的沟道区和第六晶体管T6的沟道区沿行方向H1排列。沿行方向H1，第三晶体管T3的沟道区和第七晶体管T7的沟道区位于第五晶体管T5的沟道区和第六晶体管T6的沟道区之间；沿列方向H2，第七晶体管T7的沟道区和第三晶体管T3的沟道区位于第五晶体管T5的沟道区的两侧。第四晶 体管T4的第一极、第五晶体管T5的第一极、第三晶体管T3的第二级之间连接，第三晶体管T3的第一极和第六晶体管T6的第二级之间连接，第七晶体管T7的第一极和第六晶体管T6的第一极之间连接。在相邻两行像素电路PDCA中，上一行像素电路PDCA的第七晶体管T7的沟道区与下一行像素电路PDCA的第四晶体管T4的沟道区相邻设置。

如图14和图17所示，第一栅极金属层LG1设置有沿行方向H1延伸且沿列方向H2依次排布的第一扫描走线GL1和使能信号线EML，以及位于第一扫描走线GL1和使能信号线EML之间且沿行方向H1间隔分布的第一极板CP1。

其中，第一扫描走线GL1可以用于加载第一扫描信号G1。第一扫描走线GL1可以与第四晶体管T4的沟道区交叠，交叠部分复用为第四晶体管T4的控制极。第一扫描走线GL1也可以与上一行像素电路PDCA的第七晶体管T7的沟道区交叠，交叠部分复用为上一行像素电路PDCA中的第七晶体管T7的控制极。如此，上一行像素电路PDCA所连接的第二复位控制线RL2与下一行像素电路PDCA所连接的第一扫描走线GL1，为同一走线。这样，上一行像素电路PDCA的电极复位控制信号Re2与下一行像素电路PDCA的第一扫描信号G1，可以为同一信号。

其中，使能信号线EML依次与第五晶体管T5的沟道区和第六晶体管T6的沟道区交叠，两个交叠部分分别复用为第五晶体管T5的控制极和第六晶体管T6的控制极。使能信号线EML可以用于加载使能信号EM。存储电容C的第一极板CP1与第三晶体管T3的沟道区交叠，以复用为第三晶体管T3的控制极。

如图14和图18所示，第二栅极金属层LG2设置有沿行方向H1延伸且沿列方向H2依次排布的初始电压走线VinitL、第一复位控制线RL1和第二扫描走线GL2，以及位于第二扫描走线GL2远离第一复位控制线RL1一侧且沿行方向H1间隔分布的第二极板CP2。

其中，初始电压走线VinitL用于加载初始电压信号Vinit，且与第一晶体管T1的第一极、第七晶体管T7的第二极存在交叠部分；第一复位控制线RL1用于加载电容复位控制信号Re1，第二扫描走线GL2用于加载第二扫描信号G2。

如图14、图19和图20所示，第二半导体层LOxide设置有第一晶体管T1和第二晶体管T2的源极、漏极、沟道区。

其中，第一晶体管T1的第二级与第二晶体管T2的第一极相互连接。沿列方向H2，第一晶体管T1的沟道区位于第二晶体管T2的沟道区远离第三晶体管 T3的沟道区的一侧，第二晶体管T2的沟道区与第五晶体管T5的沟道区位于第三晶体管T3的沟道区的两侧。沿行方向H1，下一行像素电路PDCA的第四晶体管T4的沟道区和第一晶体管T1的沟道区位于上一行像素电路PDCA的第四晶体管T4的沟道区的两侧。

其中，第一晶体管T1的沟道区与第一复位控制线RL1交叠，以使得第一复位控制线RL1与第一晶体管T1的沟道区的交叠部分的至少部分区域可以复用为第一晶体管T1的第一控制极。第二扫描走线GL2与第二晶体管T2的沟道区交叠，以使得第二扫描走线GL2与第二晶体管T2的沟道区的交叠部分的至少部分区域可以复用为第二晶体管T2的第二控制极。

如图14和图21所示，第三栅极金属层LG3设置有沿行方向H1延伸且沿列方向H2依次排布的第二复位控制线RL2和第三扫描走线GL3。

其中，第二复位控制线RL2用于加载电极复位控制信号Re2，第三扫描走线GL3用于加载第二扫描信号G2，第二复位控制线RL2与第一晶体管T1的沟道区交叠，两者交叠的部分复用为第一晶体管T1的第二控制极。第三扫描走线GL3与第二晶体管T2的沟道区交叠，两者交叠的部分复用为第二晶体管T2的第二控制极。如此，第一晶体管T1包括第一、第二两个控制极；第二晶体管T2包括第一、第二两个控制极。

如图22所示，初始电压走线VinitL、第一复位控制线RL1位于第一扫描走线GL1远离使能信号线EML的一侧，第二扫描走线GL2、第二电极板位于第一扫描走线GL1和使能信号线EML之间，且第二电极板与第一电极LAn1板存在交叠部分，第二电极板设置暴露第一电极LAn1板部分区域的避让孔。第二复位控制线RL2位于初始电压走线VinitL与第一扫描线之间，且与第一复位控制线RL1存在交叠部分，第三扫描线位于第一扫描线与第二电极之间，且与第二扫描走线GL2存在交叠部分。

如图14和图23所示，转接层TR包括沿行方向H1延伸的转接线，在行方向H1上相邻两个转接线的长度不同。该转接线可以为第一转接线TR1，也可以为第二转接线TR2。

如图22所示，像素电路岛PDCC中相邻两行像素电路PDCA中上一行像素电路PDCA对应的转接线位于使能信号线EML靠近第二极板CP2的一侧，且与第二极板CP2存在交叠部分，下一行像素电路PDCA对应的转接线位于使能信号线EML远离第二极板CP2的一侧。

本公开实施方式中，如图24所示，显示区包括透明显示区AA3和位于透明显示区AA3***的正常显示区AA4。

其中，结合上述所述的主显示区AA1和副显示区AA2，透明显示区AA3可以位于主显示区AA1，此时副显示区AA2和主显示区AA1的其他区域为正常显示区AA4；或者透明显示区AA3位于副显示区AA2，此时主显示区AA1和副显示区AA2的其他区域为正常显示区AA4。

其中，透明显示区AA3的像素电路PDCA的分布密度小于正常显示区AA4的像素电路PDCA的分布密度(示例地，透明显示区AA3的像素电路PDCA的个数为0，即显示面板包括的多个像素电路PDCA均位于正常显示区AA4)，以保证透明显示区AA3具有一定的透光率，进而保证屏下摄像的效果。

本公开实施方式中，发光层EE包括的多个发光单元EL中的部分位于正常显示区AA4，剩余部分位于透明显示区AA3，在实现屏下摄像功能的同时，为了保证透明显示区AA3画面的正常显示，多个所述像素电路PDCA中包括位于所述正常显示区AA4的第三像素电路PDCA，第三像素电路PDCA与透明显示区AA3的一个发光单元EL连接。

而为了实现第三像素电路PDCA与透明显示区AA3的发光单元EL连接，由于第三像素电路PDCA与所要连接的发光单元EL存在错位，此时可复用上述所述的转接层TR，以通过转接层TR实现第三像素电路PDCA与透明显示区AA3的发光单元EL连接。即转接层TR还包括第三转接线，第三转接线的一端与第三像素电路PDCA电连接，第三转接线的另一端与透明显示区AA3的一个发光单元EL连接。

其中，透明显示区AA3包括的像素电路PDCA的个数越少，则第三像素电路PDCA的个数越多，此时第三转接线的个数也会越多，如此为了便于数量较多的第三转接线的布置，转接层TR可为上述所述的多层结构层，即通过多个子转接层TR设置多个第三转接线。

本公开实施方式中提供了一种显示面板的制造方法，该方法可用于制造上述实施方式所述的显示面板。如图25所示，该方法包括如下步骤2510～步骤2540。

步骤2510、制作一驱动背板BM，驱动背板BM包括依次层叠的衬底BP、 像素电路层DR和第一平坦层PLN1。

其中，显示面板包括显示区、位于显示区外的***区BB，显示区包括主显示区AA1和沿行方向H1位于主显示区AA1一侧或两侧的副显示区AA2，***区BB包括沿列方向H2位于显示区一侧的绑定区B1，像素电路层DR包括多个像素电路PDCA、多个数据走线DL和多个数据转接线DL3，一列像素电路PDCA与一个数据走线DL连接，位于主显示区AA1的至少部分像素电路PDCA组成阵列分布的多个像素电路岛PDCC，多个数据转接线DL3位于主显示区AA1且与像素电路岛PDCC不交叠，一个数据转接线DL3的一端与副显示区AA2的一数据走线DL连接，另一端延伸至绑定区B1，第一平坦层PLN1设有与多个像素电路PDCA一一对应连接的多个第一过孔PLN11。

步骤2520、在第一平坦层PLN1背离衬底BP的一侧制作转接层TR，转接层TR包括第一转接线TR1。

步骤2530、在转接层TR背离衬底BP的一侧制作第二平坦层PLN2，第二平坦层PLN2设有与多个第一过孔PLN11一一对应的多个第二过孔PLN21，多个像素电路岛PDCC中包括第一像素电路PDCA1，第一转接线TR1的两端分别与第一像素电路PDCA1对应的第一过孔PLN11、第二过孔PLN21连接。

步骤2540、在第二平坦层PLN2背离衬底BP的一侧制作发光层EE，发光层EE包括与多个第二过孔PLN21一一对应连接的多个发光单元EL，发光单元EL的发光区与第二过孔PLN21不交叠，多个发光单元EL包括第一发光单元EL1，第一发光单元EL1的发光区与第一像素电路PDCA1对应的第一过孔PLN11存在交叠部分。

本公开实施方式中，通过上述制造方法制造的显示面板的结构可参考上述实施方式所述的显示面板，本公开实施方式对此不再赘述。该显示面板在数据转接线DL3的转接作用下，将副显示区AA2的数据走线DL调整至由主显示区AA1延伸至绑定区B1，从而避免了有副显示区AA2直接延伸至绑定区B1而增大显示装置的边框的技术问题；另外，在对像素电路PDCA压缩之后，通过第一转接线TR1的设置，使得第一发光单元EL1的连接点由第一过孔PLN11转移至第二过孔PLN21的位置，从而在后续制作发光层EE时，能够保证第一发光单元EL1的平坦化，进而避免制作得到的显示面板在显示画面出现色偏的问题。

需要说明的是，尽管在附图中以特定顺序描述了本公开中显示面板的制造方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (16)

1. 一种显示面板，其中，所述显示面板包括显示区、位于所述显示区外的***区，所述***区包括沿列方向位于所述显示区一侧的绑定区，所述显示面板包括：

   驱动背板，包括依次层叠的衬底、像素电路层和第一平坦层；

   所述像素电路层包括多个像素电路、多个数据走线和多个数据转接线，一列所述像素电路与一个所述数据走线连接，位于所述显示区的至少部分所述像素电路组成阵列分布的多个像素电路岛，多个所述数据转接线位于所述显示区且与所述像素电路岛不交叠，一个所述数据转接线的一端在所述显示区内与一所述数据走线连接，另一端延伸至所述绑定区；

   所述第一平坦层设有与多个所述像素电路一一对应连接的多个第一过孔；

   转接层，位于所述第一平坦层背离所述衬底的一侧，且包括第一转接线；

   第二平坦层，位于所述转接层背离所述衬底的一侧，且设有与多个所述第一过孔一一对应的多个第二过孔，多个所述像素电路岛中包括第一像素电路，所述第一转接线的两端分别与所述第一像素电路对应的第一过孔、第二过孔连接；

   发光层，位于所述第二平坦层背离所述衬底的一侧，且包括与多个所述第二过孔一一对应连接的多个发光单元，所述发光单元的发光区与所述第二过孔不交叠，多个所述发光单元中包括第一发光单元，所述第一发光单元的发光区与所述第一像素电路对应的第一过孔存在交叠部分。
2. 如权利要求1所述的显示面板，其中，多个所述像素电路岛中包括第二像素电路；

   多个所述发光单元的发光区与所述第二像素电路对应的第一过孔均不交叠，所述第二像素电路对应的第一过孔与对应的第二过孔存在交叠部分。
3. 如权利要求1所述的显示面板，其中，多个所述像素电路岛中包括第二像素电路，所述转接层还包括第二转接线；

   多个所述发光单元的发光区与所述第二像素电路对应的第一过孔均不交叠，所述第二像素电路对应的第一过孔与对应的第二过孔不交叠，所述第二转 接线的两端分别与所述第二像素电路对应的第一过孔、第二过孔连接。
4. 如权利要求1-3任一所述的显示面板，其中，所述转接层包括多层子转接层和位于任意相邻两层子转接层之间的层间绝缘层；

   多层所述子转接层均具有第一子转接线，所述层间绝缘层均具有过孔，所述过孔分别与位于两侧的子转接层所具有的第一子转接线连接，多个所述第一子转接线依次连接后形成所述第一转接线。
5. 如权利要求1-3任一所述的显示面板，其中，所述像素电路层包括沿背离所述衬底的方向依次层叠的晶体管层、第一源漏金属层、第三平坦层和第二源漏金属层；

   所述第二源漏金属层包括沿所述行方向分布且沿所述列方向延伸的多对电源走线，每对所述电源走线围成有多个避让区，所述第二源漏金属层还包括位于所述避让区且沿所述列方向延伸的一对转接电极，多个所述转接电极中包括与所述第一像素电路对应的第一转接电极，所述第一转接电极分别与所述第一源漏金属层、所述第一转接线的第一端连接；

   所述发光层还包括设于所述第一平坦层背离所述衬底的表面的像素定义层，所述像素定义层设有与多个所述发光单元一一对应的像素开口，所述发光单元包括沿背离所述第二平坦层的方向一侧依次层叠的第一电极、有机发光层和第二电极，所述第一电极包括在对应的像素开口处裸露的裸露区和被所述像素定义层覆盖的覆盖区，所述第一电极的裸露区形成相应发光单元的发光区，所述第一转接线的第二端与一个发光单元的覆盖区连接。
6. 如权利要求5所述的显示面板，其中，所述第一转接线沿所述行方向延伸，所述第一转接线的第一端与所述第一转接电极的至少部分、所述第一像素电路对应的第一过孔、所述第一发光单元的裸露区均存在交叠部分，所述第一转接线的第二端与所述第一像素电路对应的第二过孔、所述第一发光单元的覆盖区均存在交叠部分。
7. 如权利要求5所述的显示面板，其中，所述第一转接线沿所述行方向延 伸，所述第一转接线的第一端与所述第一转接电极的至少部分、所述第一像素电路对应的第一过孔、所述第一发光单元的裸露区均存在交叠部分，所述第一转接线的第二端与所述第一像素电路对应的第二过孔、多个所述发光单元中的第二发光单元的覆盖区均存在交叠部分，所述第二发光单元与所述第一发光单元相邻。
8. 如权利要求5所述的显示面板，其中，所述转接层还包括第二转接线，多个所述转接电极中包括与第二像素电路对应的第二转接电极；

   所述第二转接电极的至少部分与所述第二像素电路对应的第一过孔存在交叠部分，且与多个所述发光单元的裸露区均不交叠；

   所述第二转接线沿所述行方向延伸，所述第二转接线的第一端与所述第二转接电极的至少部分存在交叠部分，所述第二转接线的第二端与所述第二像素电路对应的第二过孔、多个所述发光单元中的第三发光单元的覆盖区均存在交叠部分。
9. 如权利要求5所述的显示面板，其中，所述数据转接线包括第一段走线和第二段走线；

   所述第一段走线沿所述行方向延伸，所述第二段走线沿所述列方向延伸，所述第一段走线的一端与一数据走线连接，另一端与所述第二段走线的一端连接，所述第二段走线的另一端延伸至所述绑定区；

   多个所述数据转接线的第一段走线和部分第二段走线均位于所述第一源漏金属层，多个所述数据转接线的剩余第二段走线均位于所述第二源漏金属层。
10. 如权利要求1-3任一所述的显示面板，其中，所述像素电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和存储电容；

    所述第一晶体管的控制极用于加载电容复位控制信号，所述第一晶体管的第一极用于加载初始电压信号，所述第一晶体管的第二极与所述第二晶体管的第一极、所述第三晶体管的控制极、所述存储电容的一端连接；

    所述第二晶体管的控制极用于加载第一扫描信号，所述第二晶体管的第二 极与所述第三晶体管的第一极、所述第六晶体管的第一极连接；

    所述第三晶体管的第二极与所述第四晶体管的第一极、所述第五晶体管的第一极连接，所述第四晶体管的控制极用于加载第二扫描信号，所述第四晶体管的第二极用于加载驱动数据信号，所述第五晶体管的控制极用于加载使能信号，所述第五晶体管的第二极与所述存储电容的另一端连接，且用于加载电源电压信号；

    所述第六晶体管的控制极用于加载使能信号，所述第六晶体管的第二极与所述第七晶体管的第一极连接，且用于与对应的发光单元连接，所述第七晶体管的控制极用于加载电极复位控制信号，所述第七晶体管的第二极用于加载初始电压信号。
11. 如权利要求10所述的显示面板，其中，所述像素电路层包括第一半导体层、第一栅极金属层、第二栅极金属层、第二半导体层、第三栅极金属层和源漏金属层；

    所述第一半导体层包括所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管中各晶体管的有源层，所述第二半导体层设置有所述第一晶体管和所述第二晶体管的有源层；

    所述第一栅极金属层设置有沿所述行方向延伸且沿列方向依次排布的第一扫描走线和使能信号线，以及位于所述第一扫描走线和所述使能信号线之间且沿所述行方向间隔分布的第一极板，所述第一扫描走线用于加载所述第一扫描信号，所述使能信号线用于加载所述使能信号；

    所述第二栅极金属层设置有沿所述行方向延伸且沿所述列方向依次排布的初始电压走线、第一复位控制线和第二扫描走线，以及位于所述第二扫描走线远离所述第一复位控制线一侧且沿所述行方向间隔分布的第二极板，所述初始电压走线用于加载所述初始电压信号，所述第一复位控制线用于加载所述电容复位控制信号，所述第二扫描走线用于加载所述第二扫描信号；

    所述第三栅极金属层设置有沿所述行方向延伸且沿所述列方向依次排布的第二复位控制线和第三扫描走线，所述第二复位控制线用于加载所述电极复位控制信号，所述第三扫描走线用于加载所述第二扫描信号；

    所述初始电压走线、所述第一复位控制线位于所述第一扫描走线远离所述 使能信号线的一侧，所述第二扫描走线、所述第二极板位于所述第一扫描走线和所述使能信号线之间，且所述第二极板与所述第一极板存在交叠部分，所述第二复位控制线位于所述初始电压走线与所述第一扫描线之间，且与所述第一复位控制线存在交叠部分，所述第三扫描线位于所述第一扫描线与所述第二电极之间，且与所述第二扫描走线存在交叠部分；

    所述转接层包括沿所述行方向延伸的转接线，所述像素电路岛中相邻两行像素电路中上一行像素电路对应的转接线位于所述使能信号线靠近所述第二极板的一侧且与所述第二极板存在交叠部分，下一行像素电路对应的转接线位于所述使能信号线远离所述第二极板的一侧。
12. 如权利要求1-3任一所述的显示面板，其中，所述显示区包括透明显示区和位于所述透明显示区***的正常显示区；

    所述透明显示区的像素电路的分布密度小于所述正常显示区的像素电路的分布密度，多个所述像素电路中包括位于所述正常显示区的第三像素电路，所述转接层还包括第三转接线，所述第三转接线的两端分别与所述第三像素电路、所述透明显示区的一个所述发光单元连接。
13. 如权利要求1-3任一所述的显示面板，其中，所述显示区包括主显示区和沿行方向位于所述主显示区一侧或两侧的副显示区；

    多个所述像素电路岛、多个所述数据转接线均位于所述主显示区，且一个所述数据转接线的一端延伸至所述副显示区内与一所述数据走线连接，另一端延伸至所述绑定区。
14. 如权利要求1-3任一所述的显示面板，其中，所述第一转接线的材料为透明导电材料。
15. 一种显示面板的制造方法，其中，包括：

    制作一驱动背板，所述驱动背板包括依次层叠的衬底、像素电路层和第一平坦层，

    所述显示面板包括显示区、位于所述显示区外的***区，所述***区包括 沿列方向位于所述显示区一侧的绑定区，所述像素电路层包括多个像素电路、多个数据走线和多个数据转接线，一列所述像素电路与一个所述数据走线连接，位于所述显示区的至少部分所述像素电路组成阵列分布的多个像素电路岛，多个所述数据转接线位于所述显示区且与所述像素电路岛不交叠，一个所述数据转接线的一端在所述显示区内与一所述数据走线连接，另一端延伸至所述绑定区，所述第一平坦层设有与多个所述像素电路一一对应连接的多个第一过孔；

    在所述第一平坦层背离所述衬底的一侧制作转接层，所述转接层包括第一转接线；

    在所述转接层背离所述衬底的一侧制作第二平坦层，所述第二平坦层设有与多个所述第一过孔一一对应的多个第二过孔，多个所述像素电路岛中包括第一像素电路，所述第一转接线的两端分别与所述第一像素电路对应的第一过孔、第二过孔连接；

    在所述第二平坦层背离所述衬底的一侧制作发光层，所述发光层包括与多个所述第二过孔一一对应连接的多个发光单元，所述发光单元的发光区与所述第二过孔不交叠，多个所述发光单元包括第一发光单元，所述第一发光单元的发光区与所述第一像素电路对应的第一过孔存在交叠部分。
16. 一种显示装置，其中，包括上述权利要求1-14任一所述的显示面板。