CN117316253B - 一种芯片测试方法、测试***、处理器和内存介质 - Google Patents
一种芯片测试方法、测试***、处理器和内存介质 Download PDFInfo
- Publication number
- CN117316253B CN117316253B CN202311605964.4A CN202311605964A CN117316253B CN 117316253 B CN117316253 B CN 117316253B CN 202311605964 A CN202311605964 A CN 202311605964A CN 117316253 B CN117316253 B CN 117316253B
- Authority
- CN
- China
- Prior art keywords
- test
- chip
- testing
- result
- temperature
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 214
- 238000012544 monitoring process Methods 0.000 claims abstract description 73
- 238000000034 method Methods 0.000 claims abstract description 35
- 238000004458 analytical method Methods 0.000 claims abstract description 22
- 230000008569 process Effects 0.000 claims abstract description 18
- 238000010998 test method Methods 0.000 claims abstract description 11
- 230000008859 change Effects 0.000 claims description 15
- 238000012545 processing Methods 0.000 claims description 6
- 238000013101 initial test Methods 0.000 claims description 4
- 230000002159 abnormal effect Effects 0.000 claims description 3
- 238000013100 final test Methods 0.000 claims description 3
- 238000001514 detection method Methods 0.000 abstract description 5
- 238000012423 maintenance Methods 0.000 abstract description 4
- 238000005192 partition Methods 0.000 abstract description 4
- 238000007405 data analysis Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007418 data mining Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000010801 machine learning Methods 0.000 description 1
- 238000013102 re-test Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
本发明公开了一种芯片测试方法、测试***、处理器和内存介质,包括向芯片的内存单元中写入第一测试数据,在测试过程中以第一规则调整写入和读取的寄存器指数,将芯片分成多个单元区域,分别进行测试,生成第一测试结果;实时监测芯片的温度,生成第一监测结果;对目标区域输入第二测试数据,生成第二监测结果;综合分析获得最终分析结果;本测试方法通过实时监测每个分区的温度,并采用二次测试对目标区域能进行重新确认,不仅可以更精确地定位和识别问题区域能,便于定点维护,其通过设置两个阈值,使得问题定位更具有灵敏性和准确性,大大增强了测试的可靠性,更全面和准确地测试芯片性能,提高检测结果的准确性。
Description
技术领域
本发明涉及芯片测试技术领域,尤其涉及一种芯片测试方法、测试***、处理器和内存介质。
背景技术
芯片,又称微电路(microcircuit)、微芯片(microchip)、集成电路(integratedcircuit),是指内含集成电路的硅片,体积很小,芯片是计算机硬件中不可或缺的组成部分,对设备的整体性能和功能起着重要作用。为了确保芯片质量,通常会对芯片进行性能测试。
现有技术中的芯片的测试方法是需要对每个内存单元进行逐个测试,包括写入时间、读取时间、通信时间和编程时间,遍历每个内存单元并且满足各种不同操作的时间需求,尤其在量产测试的情况下,这会导致大量的时间耗费,难以满足快速生产的需求;一种方法是采用并行测试,同时对多个内存单元进行操作,这对计算机的运算和处理能力要求较高;这两种方式的缺点都在于无法准确定位到每个单元的测试信息,影响测试精度,准确度较低,不便于定点维护的问题。
鉴于此,需要对现有技术中的芯片测试方法加以改进,以解决测试准确度较低的技术问题。
发明内容
本发明的目的在于提供一种芯片测试方法、测试***、处理器和内存介质,解决以上的技术问题。
为达此目的,本发明采用以下技术方案:
一种芯片测试方法,包括:
向芯片的内存单元中写入第一测试数据,在测试过程中以第一规则调整写入和读取的寄存器指数;所述第一规则为从最小逐步增大延迟指标,直到所述寄存器指数达到标准寄存器指数;
将所述芯片分成多个单元区域,分别进行测试,生成第一测试结果;其中,每个区域分别采用不同的二进制序列进行测试;
在测试过程中,实时监测芯片的温度,生成第一监测结果;若任一单元区域的温度升高至第一阈值时,标记对应的单元区域为目标区域;
对所述目标区域输入第二测试数据,生成第二监测结果;若所述目标区域的温度升高至第二阈值时,确定对应的单位区域为问题区域;若所述目标区域的温度处于第一阈值至第二阈值之间时,则进行下一单元区域的测试;
根据所述第一测试结果和所述第一监测结果、第二监测结果,进行综合分析,以确定芯片的最终分析结果。
可选的,向芯片的内存单元中写入第一测试数据,在测试过程中以第一规则调整写入和读取的寄存器指数;具体包括:
对芯片的每一个内存单元写入预设的第一测试数据;
测试过程中,按照定义的第一规则来调整写入和读取的寄存器指数;
调整寄存器指数后,从内存单元读取测试数据,并且将读取的第一测试数据进行验证;
继续进行下一轮的记录和测试,逐步调整寄存器指数,进行新一轮的写入和读取测试,直到寄存器指数达到预设的标准寄存器指数。
可选的,所述将所述芯片分成多个单元区域,分别进行测试,生成第一测试结果;具体包括:
将芯片划分为多个单元区域;
对每一个标识的单元区域写入特定第一测试数据,然后再读取和验证第一测试数据;
执行每个单元区域测试后,生成对应的一组关联测试结果;
设定第二规则来对每组关联测试结果进行记录并分类整理,形成第一测试结果。
可选的,在测试过程中,实时监测芯片的温度,生成第一监测结果;具体包括:
在测试过程中,使用温度感应器对所述芯片进行实时的温度监测;其中,所述温度感应器覆盖于所述芯片的整个表面;
将实时监测到的每个内存单元区域的温度信息记录成第一监测结果;
当任何单元区域的温度上升到预设的第一阈值时,将这个区域标记为目标区域。
可选的,对所述目标区域输入第二测试数据,生成第二监测结果;具体包括:
对目标区域输入特定的第二测试数据,其中,所述第二测试数据包括故障和异常测试数据;
当第二测试数据被输入后,持续实时监测目标区域的温度变化;
记录目标区域在输入第二测试数据后的实时温度信息,形成第二监测结果;
若目标区域的温度介于第一阈值与第二阈值之间,进行下一单元区域的测试;若监测到目标区域的温度上升至第二阈值时,将其确定为问题区域;
对问题区域进一步的分析、测试或修复;并继续对下一单元区域进行测试。
可选的,所述根据所述第一测试结果和所述第一监测结果、第二监测结果,进行综合分析,以确定芯片的最终分析结果,具体包括:
将第一测试数据、第一监测结果和第二监测结果集合为一数据集;
分析第一测试数据,得出芯片在初始测试阶段的基本性能和工作状况;
结合第一监测结果和第二监测结果,对比目标区域在进行第一次测试和第二次测试时的温度变化。
可选的,所述结合第一监测结果和第二监测结果,对比目标区域在进行第一次测试和第二次测试时的温度变化;之后还包括:
根据所述数据,找出芯片的单元区域的变化趋势;
结合第一测试数据、所述第一监测结果、所述第二监测结果和所述变化趋势进行综合分析,找出芯片的总体性能表现,预测存在的问题;
基于所述综合分析,得出芯片的最终测试结果;
将所述最终分析结果整理成预定的数据图标。
本发明还提供了一种测试***,应用于如上所述的芯片测试方法,所述测试***包括:
温度传感器,用于检测芯片每个单元区域的温度;
数据处理模块,用于对第一测试结果和所述第一监测结果、第二监测结果进行分析;
内存模块,用于内存所述第一测试数据和第二测试数据;
控制模块,用于控制所述测试***运行。
本发明还提供了一种处理器,包括内存器和至少一个处理器,所述内存器中内存有指令;
所述处理器调用所述内存器中的所述指令,以使得所述处理器执行如上所述的芯片测试方法。
本发明还提供了一种内存介质,所述内存介质上内存有指令,所述指令用于实现如上所述的芯片测试方法。
与现有技术相比,本发明具有以下有益效果:将第一测试数据写入芯片的内存单元中,并按照第一规则进行延迟指标从最小值逐步增大,直到寄存器指数达到标准寄存器指数;将芯片分成多个单元区域,并且每一个单元区域使用不同的二进制序列进行独立测试,生成第一测试结果;将芯片分成多个单元区域,并且每一个区域使用不同的二进制序列进行独立测试,生成第一测试结果,之后通过对于单元区域的温度检测和第一测试数据的调整,获得第一监测结果、第二监测结果,进行综合分析以确定最终的芯片测试结果;本测试方法通过实时监测每个分区的温度,并采用二次测试对目标区域能进行重新确认,不仅可以更精确地定位和识别问题区域能,而且也使得具有问题的单元区域便于定点维护,其通过设置两个阈值,使得问题定位更具有灵敏性和准确性,大大增强了测试的可靠性,同时通过动态调整寄存器指数和分区测试,可以更全面和准确地测试芯片性能,提高检测结果的准确性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其它的附图。
本说明书附图所绘示的结构、比例、大小等,均仅用以配合说明书所揭示的内容,以供熟悉此技术的人士了解与阅读,并非用以限定本发明可实施的限定条件,故不具技术上的实质意义,任何结构的修饰、比例关系的改变或大小的调整,在不影响本发明所能产生的功效及所能达成的目的下,均应仍落在本发明所揭示的技术内容得能涵盖的范围内。
图1为本实施例一的芯片测试方法的流程示意图之一;
图2为本实施例一的芯片测试方法的流程示意图之二;
图3为本实施例一的芯片测试方法的流程示意图之三。
具体实施方式
为使得本发明的发明目的、特征、优点能够更加的明显和易懂,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,下面所描述的实施例仅仅是本发明一部分实施例,而非全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例,都属于本发明保护的范围。
在本发明的描述中,需要理解的是,术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。需要说明的是,当一个组件被认为是“连接”另一个组件,它可以是直接连接到另一个组件或者可能同时存在居中设置的组件。
下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。
实施例一:
结合图1至图3所示,本发明实施例提供了一种芯片测试方法,包括:
S1,向芯片的内存单元中写入第一测试数据,在测试过程中以第一规则调整写入和读取的寄存器指数;第一规则为从最小逐步增大延迟指标,直到寄存器指数达到标准寄存器指数;
S2,将芯片分成多个单元区域,分别进行测试,生成第一测试结果;其中,每个区域分别采用不同的二进制序列进行测试;
S3,在测试过程中,实时监测芯片的温度,生成第一监测结果;若任一单元区域的温度升高至第一阈值时,标记对应的单元区域为目标区域;
S4,对目标区域输入第二测试数据,生成第二监测结果;若目标区域的温度升高至第二阈值时,确定对应的单位区域为问题区域;若目标区域的温度处于第一阈值至第二阈值之间时,则进行下一单元区域的测试;
S5,根据第一测试结果和第一监测结果、第二监测结果,进行综合分析,以确定芯片的最终分析结果。
本发明的工作原理为:将第一测试数据写入芯片的内存单元中,并按照第一规则进行延迟指标从最小值逐步增大,直到寄存器指数达到标准寄存器指数;将芯片分成多个单元区域,并且每一个单元区域使用不同的二进制序列进行独立测试,生成第一测试结果;将芯片分成多个单元区域,并且每一个区域使用不同的二进制序列进行独立测试,生成第一测试结果,之后通过对于单元区域的温度检测和第一测试数据的调整,获得第一监测结果、第二监测结果,进行综合分析以确定最终的芯片测试结果;相较于现有技术中的芯片测试方法,本测试方法通过实时监测每个分区的温度,并采用二次测试对目标区域能进行重新确认,不仅可以更精确地定位和识别问题区域能,而且也使得具有问题的单元区域便于定点维护,其通过设置两个阈值,使得问题定位更具有灵敏性和准确性,大大增强了测试的可靠性,同时通过动态调整寄存器指数和分区测试,可以更全面和准确地测试芯片性能,提高检测结果的准确性。
在本实施例中,步骤S1具体包括:
S11,对芯片的每一个内存单元写入预设的第一测试数据;
在初始化阶段,先对芯片的每一个内存单元写入预设的第一测试数据;这些数据有可能是特定的、预设的或者随机生成的,用于在后续的读取和测试过程中与预期的结果进行比较。
S12,测试过程中,按照定义的第一规则来调整写入和读取的寄存器指数;
一旦第一测试数据被写入芯片的内存单元,测试过程就开始了;在这个过程中,按照定义的“第一规则”调整写入和读取的寄存器指数;这个规则指导如何更改和设置寄存器的指数值,以控制数据访问的和传输的时序;规则定义从最小开始,逐步增大寄存器的延迟指标,直到寄存器指数达到预先设定的“标准寄存器指数”。这种方法可以进行一系列的测试,检测芯片在不同延迟条件下的性能。
S13,调整寄存器指数后,从内存单元读取测试数据,并且将读取的第一测试数据进行验证;
验证内容可以是数据一致性,比如是否数据是否与写入的第一测试数据相符,或者验证时间性能,比如读取数据所需的时间是否在预设的可接受范围内。所有测试结果将被记录,用于后续的综合分析。
S14,继续进行下一轮的记录和测试,逐步调整寄存器指数,进行新一轮的写入和读取测试,直到寄存器指数达到预设的标准寄存器指数。在整个过程中,不断监测和记录测试情况,为后续的分析和评估提供数据。
在本实施例中,步骤S2具体包括:
S21,将芯片划分为多个单元区域;
这些单元区域可以基于芯片的物理结构,或者基于数据访问/读取模式等来进行划分。具体划分的依据可以根据实际应用和芯片特性来确定。
S22,对每一个标识的单元区域写入特定第一测试数据,然后再读取和验证第一测试数据;
第一测试数据还可以包括对内存单元的访问时间、稳定性进行评估;这些测试可以根据所需区域的特性和预定的测试目标来定制。
S23,执行每个单元区域测试后,生成对应的一组关联测试结果;
关联测试结果数据可以包括每个测试的具体结果(例如,读写速度、数据完整性等),也可以包括测试所发生的任何异常或错误;所有的这些数据统称为第一测试结果。
S24,设定第二规则来对每组关联测试结果进行记录并分类整理,形成第一测试结果。
可以便于对各个单元区域的测试结果进行比较,并有助于在整体测试完成后进行数据分析。
在本实施例中,步骤S3具体包括:
S31,在测试过程中,使用温度感应器对芯片进行实时的温度监测;其中,温度感应器覆盖于芯片的整个表面;
在不同的区域和环境下,芯片的温度存在显著的差距,因此实时和细致的监测是非常关键的。
S32,将实时监测到的每个内存单元区域的温度信息记录成第一监测结果;
第一监测结果可以分析每个内存单元在不同测试条件下的工作状态,同时也用于后续阈值判断和数据分析。
S33,当任何单元区域的温度上升到预设的第一阈值时,将这个区域标记为目标区域。
第一阈值是事先设定的,基于芯片能接受的最高工作温度限值和安全,一旦温度达到这个阈值,则该区域可能出现了问题或者过度热。
当目标区域被标记后,可以用于后续的再次测试或者详细分析,确保这些目标区域的问题被进一步分析;这样可以保证产品的质量,防止因温度过高导致的内存单元失效。
在本实施例中,步骤S4具体包括:
S41,对目标区域输入特定的第二测试数据,其中,第二测试数据包括故障和异常测试数据;
在确认某单元区域为目标区域后,对其输入特定的第二测试数据。这组数据可能与初次测试使用的数据不同,为了进一步挑战该单元区域的性能,或者针对特定的问题进行更深入的检测。
S42,当第二测试数据被输入后,持续实时监测目标区域的温度变化;
S43,记录目标区域在输入第二测试数据后的实时温度信息,形成第二监测结果;
S44,若目标区域的温度介于第一阈值与第二阈值之间,进行下一单元区域的测试;若监测到目标区域的温度上升至第二阈值时,将其确定为问题区域;
S45,对问题区域进一步的分析、测试或修复;并继续对下一单元区域进行测试。
在本实施例中,步骤S5具体包括:
S51,将第一测试数据、第一监测结果和第二监测结果集合为一数据集;确保所有数据都完整无误并且按照其产生的顺序进行排序。
S52,分析第一测试数据,得出芯片在初始测试阶段的基本性能和工作状况;这包括但不限于数据的读写速度、稳定性。
S53,结合第一监测结果和第二监测结果,对比目标区域在进行第一次测试和第二次测试时的温度变化;
S54,根据数据,找出芯片的单元区域的变化趋势;例如,某个单元区域的温度是否总是在某种特定操作下上升;是否有特定的数据模式导致温度升高;
S55,结合第一测试数据、第一监测结果、第二监测结果和变化趋势进行综合分析,找出芯片的总体性能表现,预测存在的问题;
S56,基于综合分析,得出芯片的最终测试结果。这个结果可以是一个评级、一个性能指标或一个简单的合格,不合格判断。
S57,将最终分析结果整理成预定的数据图标。供相关人员或部门进行进一步的决策或行动。
实施例二:
本发明还提供了一种测试***,应用于如实施例一的芯片测试方法,测试***包括:
温度传感器,用于检测芯片每个单元区域的温度;在测试过程中,传感器实时监控和记录芯片上每个区域的温度变化,为后续分析和判断提供关键数据。
数据处理模块,用于对第一测试结果和第一监测结果、第二监测结果进行分析;以找出可能存在的问题或不足;这个模块采用预设算法的技术,示例入机器学习或数据挖掘,从而更准确地找出可能的趋势和模式。
内存模块,用于内存第一测试数据和第二测试数据;
控制模块,用于控制测试***运行;负责整个***的运行,指导温度传感器、数据处理模块、内存模块进行相应的操作;基于预设的测试计划和实时收集的数据,控制模块可根据需要调整测试的步骤和参数;
需要说明的是,该***能够精确监控每个单元区域的温度,并生成相应的测试数据,有助于准确识别和定位可能存在的问题;通过数据处理模块的复杂分析,可以发现潜在的问题趋势或结构性问题;通过控制模块,该***可以自动运行,还可以根据实时数据和分析结果调整测试计划,从而提高效率和准确性,并且能够及时发现和处理问题,可以有效地确保芯片的工作性能和稳定性,最终提高芯片的整体质量和可靠性。
实施例三:
本发明还提供了一种处理器,包括内存器和至少一个处理器,内存器中内存有指令;
处理器调用内存器中的指令,以使得处理器执行如实施例一的芯片测试方法。
实施例四:
本发明还提供了一种内存介质,内存介质上内存有指令,指令用于实现如实施例一的芯片测试方法。
以上所述,以上实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (9)
1.一种芯片测试方法,其特征在于,包括:
向芯片的内存单元中写入第一测试数据,在测试过程中以第一规则调整写入和读取的寄存器指数;所述第一规则为从最小逐步增大延迟指标,直到所述寄存器指数达到标准寄存器指数;
将所述芯片分成多个单元区域,分别进行测试,生成第一测试结果;其中,每个区域分别采用不同的二进制序列进行测试;
在测试过程中,实时监测芯片的温度,生成第一监测结果;若任一单元区域的温度升高至第一阈值时,标记对应的单元区域为目标区域;
对所述目标区域输入第二测试数据,生成第二监测结果;若所述目标区域的温度升高至第二阈值时,确定对应的单位区域为问题区域;若所述目标区域的温度处于第一阈值至第二阈值之间时,则进行下一单元区域的测试;
根据所述第一测试结果和所述第一监测结果、第二监测结果,进行综合分析,以确定芯片的最终分析结果;
在测试过程中,实时监测芯片的温度,生成第一监测结果;具体包括:
在测试过程中,使用温度感应器对所述芯片进行实时的温度监测;其中,所述温度感应器覆盖于所述芯片的整个表面;
将实时监测到的每个内存单元区域的温度信息记录成第一监测结果;
当任何单元区域的温度上升到预设的第一阈值时,将这个区域标记为目标区域。
2.根据权利要求1所述的芯片测试方法,其特征在于,向芯片的内存单元中写入第一测试数据,在测试过程中以第一规则调整写入和读取的寄存器指数;具体包括:
对芯片的每一个内存单元写入预设的第一测试数据;
测试过程中,按照定义的第一规则来调整写入和读取的寄存器指数;
调整寄存器指数后,从内存单元读取测试数据,并且将读取的第一测试数据进行验证;
继续进行下一轮的记录和测试,逐步调整寄存器指数,进行新一轮的写入和读取测试,直到寄存器指数达到预设的标准寄存器指数。
3.根据权利要求1所述的芯片测试方法,其特征在于,所述将所述芯片分成多个单元区域,分别进行测试,生成第一测试结果;具体包括:
将芯片划分为多个单元区域;
对每一个标识的单元区域写入特定第一测试数据,然后再读取和验证第一测试数据;
执行每个单元区域测试后,生成对应的一组关联测试结果;
设定第二规则来对每组关联测试结果进行记录并分类整理,形成第一测试结果。
4.根据权利要求1所述的芯片测试方法,其特征在于,对所述目标区域输入第二测试数据,生成第二监测结果;具体包括:
对目标区域输入特定的第二测试数据,其中,所述第二测试数据包括故障和异常测试数据;
当第二测试数据被输入后,持续实时监测目标区域的温度变化;
记录目标区域在输入第二测试数据后的实时温度信息,形成第二监测结果;
若目标区域的温度介于第一阈值与第二阈值之间,进行下一单元区域的测试;若监测到目标区域的温度上升至第二阈值时,将其确定为问题区域;
对问题区域进一步的分析、测试或修复;并继续对下一单元区域进行测试。
5.根据权利要求1所述的芯片测试方法,其特征在于,所述根据所述第一测试结果和所述第一监测结果、第二监测结果,进行综合分析,以确定芯片的最终分析结果,具体包括:
将第一测试数据、第一监测结果和第二监测结果集合为一数据集;
分析第一测试数据,得出芯片在初始测试阶段的基本性能和工作状况;
结合第一监测结果和第二监测结果,对比目标区域在进行第一次测试和第二次测试时的温度变化。
6.根据权利要求5所述的芯片测试方法,其特征在于,所述结合第一监测结果和第二监测结果,对比目标区域在进行第一次测试和第二次测试时的温度变化;之后还包括:
根据所述数据,找出芯片的单元区域的变化趋势;
结合第一测试数据、所述第一监测结果、所述第二监测结果和所述变化趋势进行综合分析,找出芯片的总体性能表现,预测存在的问题;
基于所述综合分析,得出芯片的最终测试结果;
将所述最终分析结果整理成预定的数据图标。
7.一种测试***,其特征在于,应用于如权利要求1至6任一项所述的芯片测试方法,所述测试***包括:
温度传感器,用于检测芯片每个单元区域的温度;
数据处理模块,用于对第一测试结果和所述第一监测结果、第二监测结果进行分析;
内存模块,用于内存所述第一测试数据和第二测试数据;
控制模块,用于控制所述测试***运行。
8.一种处理器,其特征在于,包括内存器和至少一个处理器,所述内存器中内存有指令;
所述处理器调用所述内存器中的所述指令,以使得所述处理器执行如权利要求1至6中任一项所述的芯片测试方法。
9.一种内存介质,其特征在于,所述内存介质上内存有指令,所述指令用于实现如权利要求1至6中任一项所述的芯片测试方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202311605964.4A CN117316253B (zh) | 2023-11-29 | 2023-11-29 | 一种芯片测试方法、测试***、处理器和内存介质 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202311605964.4A CN117316253B (zh) | 2023-11-29 | 2023-11-29 | 一种芯片测试方法、测试***、处理器和内存介质 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN117316253A CN117316253A (zh) | 2023-12-29 |
CN117316253B true CN117316253B (zh) | 2024-01-26 |
Family
ID=89286952
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202311605964.4A Active CN117316253B (zh) | 2023-11-29 | 2023-11-29 | 一种芯片测试方法、测试***、处理器和内存介质 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN117316253B (zh) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6230290B1 (en) * | 1997-07-02 | 2001-05-08 | International Business Machines Corporation | Method of self programmed built in self test |
CN106017727A (zh) * | 2016-05-16 | 2016-10-12 | 合肥市芯海电子科技有限公司 | 一种多芯片温度测试及标定***及方法 |
CN114203253A (zh) * | 2021-11-30 | 2022-03-18 | 青岛信芯微电子科技股份有限公司 | 芯片的存储器故障修复装置和芯片 |
CN116256621A (zh) * | 2023-05-15 | 2023-06-13 | 中诚华隆计算机技术有限公司 | 芯粒的测试方法、装置、电子设备及存储介质 |
CN116955027A (zh) * | 2023-06-28 | 2023-10-27 | 上海格州微电子技术有限公司 | 一种mcu芯片测试***及其测试方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102477268B1 (ko) * | 2018-01-26 | 2022-12-13 | 삼성전자주식회사 | 메모리 모듈의 정보를 실시간으로 모니터링하는 방법 및 시스템 |
-
2023
- 2023-11-29 CN CN202311605964.4A patent/CN117316253B/zh active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6230290B1 (en) * | 1997-07-02 | 2001-05-08 | International Business Machines Corporation | Method of self programmed built in self test |
CN106017727A (zh) * | 2016-05-16 | 2016-10-12 | 合肥市芯海电子科技有限公司 | 一种多芯片温度测试及标定***及方法 |
CN114203253A (zh) * | 2021-11-30 | 2022-03-18 | 青岛信芯微电子科技股份有限公司 | 芯片的存储器故障修复装置和芯片 |
CN116256621A (zh) * | 2023-05-15 | 2023-06-13 | 中诚华隆计算机技术有限公司 | 芯粒的测试方法、装置、电子设备及存储介质 |
CN116955027A (zh) * | 2023-06-28 | 2023-10-27 | 上海格州微电子技术有限公司 | 一种mcu芯片测试***及其测试方法 |
Also Published As
Publication number | Publication date |
---|---|
CN117316253A (zh) | 2023-12-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP3306475B1 (en) | System and method for predicting disk failure | |
DeOrio et al. | Machine learning-based anomaly detection for post-silicon bug diagnosis | |
CN101706749B (zh) | 基于软件安全缺陷检测的综合处理方法 | |
US20210042585A1 (en) | Abnormality detection device, abnormality detection method and computer readable medium | |
CN112433928A (zh) | 一种存储设备的故障预测方法、装置、设备及存储介质 | |
Zhao et al. | Storage availability of one-shot system under periodic inspection considering inspection error | |
Cheng et al. | An in-depth correlative study between DRAM errors and server failures in production data centers | |
KR102042936B1 (ko) | 자동 테스트 장비의 비정상 테스트 신호 채널을 검출하는 방법 | |
CN117316253B (zh) | 一种芯片测试方法、测试***、处理器和内存介质 | |
Pinciroli et al. | The life and death of SSDs and HDDs: Similarities, differences, and prediction models | |
US7676769B2 (en) | Adaptive threshold wafer testing device and method thereof | |
Appello et al. | Understanding yield losses in logic circuits | |
CN116682479A (zh) | 一种企业级固态硬盘时延指标的测试方法及测试*** | |
CN108446213A (zh) | 一种静态代码质量分析方法和装置 | |
CN116665748A (zh) | 一种用于闪存芯片的自动化测试设备及其测试方法 | |
US20230366927A1 (en) | Dice testing method | |
WO2023050671A1 (zh) | 服务器故障定位方法、装置、电子设备及存储介质 | |
CN115659271A (zh) | 传感器异常检测方法、模型训练方法、***、设备及介质 | |
JP2000298998A (ja) | 不良解析システム、致命不良抽出方法及び記録媒体 | |
Ye et al. | Self-learning and adaptive board-level functional fault diagnosis | |
JP2021047139A (ja) | 試験装置 | |
Chen et al. | SSD drive failure prediction on Alibaba data center using machine learning | |
JP2016157361A (ja) | プラント診断装置 | |
CN117250942B (zh) | 故障预测方法、模型的确定方法、装置、设备及存储介质 | |
JP7385147B2 (ja) | 検査スケジュール作成装置及び検査スケジュール作成用プログラム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |