CN117234744B - 一种多芯片***性能优化方法、***、电子设备及介质 - Google Patents

一种多芯片***性能优化方法、***、电子设备及介质 Download PDF

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Abstract

本发明属于高性能计算技术领域，其目的在于提供一种多芯片***性能优化方法、***、电子设备及介质。本发明在实施过程中，通过获取多芯片***中每颗芯片的最佳工作频率，再根据每颗芯片的最佳工作频率，获取多芯片***中每个电压域中所有芯片的平均工作频率，随后根据每个电压域中所有芯片的平均工作频率，得到所有电压域中的最低平均工作频率，最后根据所有电压域中的最低平均工作频率对多芯片***中每颗芯片进行工作频率调节，由此实现对多芯片***性能的自适应优化，可使得多芯片***在保持运行稳定的情况下达到整体最佳性能，具备推广应用的价值。

Description

一种多芯片***性能优化方法、***、电子设备及介质
技术领域
本发明属于高性能计算技术领域，具体涉及一种多芯片***性能优化方法、***、电子设备及介质。
背景技术
多芯片***是将多个专用功能芯片（或小芯片）封装为完整一体的电子设备，其可以实现功耗的优化，进而降低电子设备成本。目前，如加密计算服务器等多芯片***通常由100~1000颗加密计算芯片组成，多颗加密计算芯片集成设置在算力板上，目前普遍采用串联供电的方式对多颗加密计算芯片进行供电，此种方式不仅可以降低生产成本，而且可以提高电源能量转化效率。但是，在使用现有技术过程中，发明人发现现有技术中至少存在如下问题：
在目前的芯片代工技术条件下，由于芯片生产制造工艺以及芯片封装等原因，计算芯片之间存在个体性能差异，如多颗芯片在特定电压下可运行的最高工作频率存在一定差异。在现有技术条件下，多芯片***会为所有芯片配置同一频率，以避免破坏串联供电中各电压域的平衡，而这样并不利于发挥所有加密计算芯片的最大总体性能，导致多芯片***的整体性能无法达到最优。
因此，如何在串联供电方式下提高加密计算芯片的整体算力，成为了一个技术人员特别需要关注的问题。
发明内容
本发明旨在至少在一定程度上解决上述技术问题，本发明提供了一种多芯片***性能优化方法、***、电子设备及介质。
为了实现上述目的，本发明采用以下技术方案：
第一方面，本发明提供了一种多芯片***性能优化方法，包括：
获取多芯片***中每颗芯片的最佳工作频率；其中，所述多芯片***分为多个电压域，每个电压域中包括多颗并联连接的芯片；
根据每颗芯片的最佳工作频率，获取所述多芯片***中每个电压域中所有芯片的平均工作频率；
根据每个电压域中所有芯片的平均工作频率，得到所有电压域中的最低平均工作频率；
根据所有电压域中的最低平均工作频率对所述多芯片***中每颗芯片进行工作频率调节。
本发明可在保证各电压域供电平衡的情况下，使多芯片***中的所有芯片的达到最佳工作性能，实现了对多芯片***性能的自适应优化，可适用于大多数的多芯片***的性能调整。具体地，本发明在实施过程中，通过获取多芯片***中每颗芯片的最佳工作频率，再根据每颗芯片的最佳工作频率，获取所述多芯片***中每个电压域中所有芯片的平均工作频率，随后根据每个电压域中所有芯片的平均工作频率，得到所有电压域中的最低平均工作频率，最后根据所有电压域中的最低平均工作频率对所述多芯片***中每颗芯片进行工作频率调节，由此实现对多芯片***性能的自适应优化，可使得多芯片***在保持运行稳定的情况下达到整体最佳性能，具备推广应用的价值。
在一个可能的设计中，获取多芯片***中任一颗芯片的最佳工作频率，包括：
在测试电压和测试频率下对当前所述芯片进行工作状态测试，得到所述芯片中可以正常工作的计算内核的数量；
根据所述芯片中可以正常工作的计算内核的数量判断所述芯片中的所有计算内核是否均可正常工作，如是，则提高测试频率，得到提高后测试频率，并将提高后测试频率作为测试频率，然后重新在测试电压和测试频率下对当前所述芯片进行工作状态测试；如否，则进入下一步；
判断所述芯片中可以正常工作的计算内核的数量是否大于预设门限值，如是，则停止工作状态测试，并将当前所述测试频率作为所述芯片的最佳工作频率；如否，则降低测试频率，得到降低后测试频率，并将降低后测试频率作为测试频率，然后重新在测试电压和测试频率下对当前所述芯片进行工作状态测试。
在一个可能的设计中，所述多芯片***中任一个电压域中所有芯片的平均工作频率为当前所述电压域中所有芯片的最佳工作频率的平均值。
在一个可能的设计中，所有电压域中的最低平均工作频率为：
C=min{B电压域1，B电压域2，……，B电压域j，……，B电压域n}；
式中，B电压域j为所述多芯片***中第j个电压域中所有芯片的平均工作频率；n为所述多芯片***中电压域的总数，n为大于1的自然数。
在一个可能的设计中，根据所有电压域中的最低平均工作频率对所述多芯片***中每颗芯片进行工作频率调节，包括：
根据所有电压域中的最低平均工作频率，得到所述多芯片***中每颗芯片的调整频率；
根据所述多芯片***中每颗芯片的调整频率，对所述多芯片***中每颗芯片的工作频率进行调整，得到所述多芯片***中每颗芯片的最终工作频率；其中，所述多芯片***中每个电压域中所有芯片的平均最终工作频率与所述最低平均工作频率相同。
在一个可能的设计中，所述多芯片***中第i颗芯片的调整频率为：
D芯片i=(B电压域i’-C)/n；
式中，B电压域i’为芯片i所在的电压域中所有芯片的平均工作频率，i’∈{1,2,……，n}，n为所述多芯片***中电压域的总数，n为大于1的自然数；C为所有电压域中的最低平均工作频率；
对应地，所述多芯片***中第i颗芯片的最终工作频率为：
E芯片i=A芯片i-D芯片i；
式中，A芯片i为第i颗芯片的最佳工作频率。
在一个可能的设计中，得到所述多芯片***中每颗芯片的最终工作频率后，所述方法还包括：
在每次重启所述多芯片***后，根据所述多芯片***中每颗芯片的最终工作频率，对所述多芯片***中每颗芯片进行工作频率的配置。
第二方面，本发明提供了一种多芯片***性能优化***，用于实现如上述任一项所述的多芯片***性能优化方法；所述多芯片***性能优化***包括：
芯片测试模块，应用获取多芯片***中每颗芯片的最佳工作频率；其中，所述多芯片***分为多个电压域，每个电压域中包括多颗并联连接的芯片；
第一计算模块，与所述芯片测试模块通信连接，用于根据每颗芯片的最佳工作频率，获取所述多芯片***中每个电压域中所有芯片的平均工作频率；
第二计算模块，与所述第一计算模块通信连接，用于根据每个电压域中所有芯片的平均工作频率，得到所有电压域中的最低平均工作频率；
性能优化模块，与所述第二计算模块通信连接，用于根据所有电压域中的最低平均工作频率对所述多芯片***中每颗芯片进行工作频率调节。
第三方面，本发明提供了一种电子设备，包括：
存储器，用于存储计算机程序指令；以及，
处理器，用于执行所述计算机程序指令从而完成如上述任一项所述的多芯片***性能优化方法的操作。
第四方面，本发明提供了一种计算机可读存储介质，用于存储计算机可读取的计算机程序指令，所述计算机程序指令被配置为运行时执行如上述任一项所述的多芯片***性能优化方法的操作。
附图说明
图1是实施例1中多芯片***性能优化方法的流程图；
图2是实施例1中获取多芯片***中任一颗芯片的最佳工作频率的流程图；
图3是实施例2多芯片***性能优化***的模块框图；
图4是实施例3中电子设备的模块框图。
具体实施方式
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将结合附图和实施例或现有技术的描述对本发明作简单地介绍，显而易见地，下面关于附图结构的描述仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在此需要说明的是，对于这些实施例方式的说明用于帮助理解本发明，但并不构成对本发明的限定。
实施例1：
本实施例公开了一种多芯片***性能优化方法，可以但不限于由具有一定计算资源的计算机设备或虚拟机执行，例如由个人计算机、智能手机、个人数字助理或可穿戴设备等电子设备执行，或者由虚拟机执行。
如图1所示，一种多芯片***性能优化方法，可以但不限于包括有如下步骤：
S1.获取多芯片***中每颗芯片的最佳工作频率；其中，所述多芯片***分为多个电压域，每个电压域中包括多颗并联连接的芯片，将所述多芯片***中第i颗芯片的最佳工作频率记为A芯片i；应当理解的是，多芯片***包括算力板及多颗集成设置在所述算力板上的芯片，芯片在最佳工作频率下运行时方可发挥出最大算力。具体地，以多芯片***中包括108颗芯片为例，该多芯片***分为18个电压域，每个电压域中包括6颗芯片，单个电压域内的所有芯片并联连接，多个电压域之间的芯片组串联连接。
本实施例中，如图2所示，获取多芯片***中任一颗芯片的最佳工作频率，包括：
在测试电压和测试频率下对当前所述芯片进行工作状态测试，得到所述芯片中可以正常工作的计算内核的数量；需要说明的是，单颗芯片中一般会设置几十个计算内核，计算内核也可表示为core，多个计算内核可并行执行该芯片的计算任务。在对所述芯片进行工作状态测试时，如任一计算内核可以就预设的测试任务计算得到正确结果，则认定该内核在测试电压和测试频率下可以正常工作。
根据所述芯片中可以正常工作的计算内核的数量判断所述芯片中的所有计算内核是否均可正常工作，也即判断所述芯片中可以正常工作的计算内核的数量与所述芯片中的计算内核的总数是否相同，如是，则提高测试频率，得到提高后测试频率，并将提高后测试频率作为测试频率，然后重新在测试电压和测试频率下对当前所述芯片进行工作状态测试；如否，则进入下一步；
判断所述芯片中可以正常工作的计算内核的数量是否大于预设门限值，如是，则停止工作状态测试，并将当前所述测试频率作为所述芯片的最佳工作频率；如否，则降低测试频率，得到降低后测试频率，并将降低后测试频率作为测试频率，然后重新在测试电压和测试频率下对当前所述芯片进行工作状态测试。
需要说明的是，本实施例中，上述步骤提供了判别单芯片计算能力的依据，基于此可得到多芯片***中每颗芯片的最佳工作频率，芯片在最佳工作频率下可具备最佳工作性能，通过上述步骤可在多芯片***生产完成后实现对单个芯片的性能测试，进而可实现对多芯片***的性能优化。
S2.根据每颗芯片的最佳工作频率，获取所述多芯片***中每个电压域中所有芯片的平均工作频率；其中，第j个电压域中所有芯片的平均工作频率记为B电压域j。
具体地，本实施例中，所述多芯片***中任一个电压域中所有芯片的平均工作频率为当前所述电压域中所有芯片的最佳工作频率的平均值。
S3.根据每个电压域中所有芯片的平均工作频率，得到所有电压域中的最低平均工作频率。
其中，所有电压域中的最低平均工作频率为：C=min{B电压域1，B电压域2，……，B电压域j，……，B电压域n}。
式中，B电压域j为所述多芯片***中第j个电压域中所有芯片的平均工作频率；n为所述多芯片***中电压域的总数，n为大于1的自然数。
S4.根据所有电压域中的最低平均工作频率对所述多芯片***中每颗芯片进行工作频率调节。
本实施例中，根据所有电压域中的最低平均工作频率对所述多芯片***中每颗芯片进行工作频率调节，包括：
S401.根据所有电压域中的最低平均工作频率，得到所述多芯片***中每颗芯片的调整频率。
S402.根据所述多芯片***中每颗芯片的调整频率，对所述多芯片***中每颗芯片的工作频率进行调整，得到所述多芯片***中每颗芯片的最终工作频率；其中，所述多芯片***中每个电压域中所有芯片的平均最终工作频率与所述最低平均工作频率相同。
具体地，本实施例中，所述多芯片***中第i颗芯片的调整频率为：
D芯片i=(B电压域i’-C)/n；
式中，B电压域i’为芯片i所在的电压域中所有芯片的平均工作频率，i’∈{1,2,……，n}，n为所述多芯片***中电压域的总数，n为大于1的自然数；C为所有电压域中的最低平均工作频率；
对应地，所述多芯片***中第i颗芯片的最终工作频率为：
E芯片i=A芯片i-D芯片i；
式中，A芯片i为第i颗芯片的最佳工作频率。
本实施例中，得到所述多芯片***中每颗芯片的最终工作频率后，所述方法还包括：
在每次重启所述多芯片***后，根据所述多芯片***中每颗芯片的最终工作频率，对所述多芯片***中每颗芯片进行工作频率的配置。
从本实施例的实际使用效果来看，本实施例对多芯片***的性能可以有5%~10%的提升，同时不牺牲多芯片***的整体稳定性。从整体性能与功率来看，本实施例可很好地解决功率在多芯片之间的分配，计算能力越好的芯片可分配得到越多的工作频率，使得本实施例中多芯片***在同等功率下整体性能更好。从生产成本上来看，本实施例可避免投入极大的成本来进行芯片的分级，进而可使具有一定性能差异的芯片可以在同一个多芯片***中使用。
本实施例可在保证各电压域供电平衡的情况下，使多芯片***中的所有芯片的达到最佳工作性能（也即最佳工作频率），实现了对多芯片***性能的自适应优化，可适用于大多数的多芯片***的性能调整。具体地，本实施例在实施过程中，通过获取多芯片***中每颗芯片的最佳工作频率，再根据每颗芯片的最佳工作频率，获取所述多芯片***中每个电压域中所有芯片的平均工作频率，随后根据每个电压域中所有芯片的平均工作频率，得到所有电压域中的最低平均工作频率，最后根据所有电压域中的最低平均工作频率对所述多芯片***中每颗芯片进行工作频率调节，由此实现对多芯片***性能的自适应优化，可使得多芯片***在保持运行稳定的情况下达到整体最佳性能，具备推广应用的价值。
本实施例的替代方案如下：根据性能将芯片分为5档，或者投入更大的成本将芯片分为10档，在多芯片***的装配过程中，使用同档次的芯片进行组装，由此可使得多芯片***中的芯片可以获得一致的性能。由此显然可知，相对该替代方案，本实施例可应用于装配完成的多芯片***，同时应用成本更低。
实施例2：
本实施例公开了一种多芯片***性能优化***，用于实现实施例1中多芯片***性能优化方法；如图3所示，所述多芯片***性能优化***包括：
芯片测试模块，应用获取多芯片***中每颗芯片的最佳工作频率；其中，所述多芯片***分为多个电压域，每个电压域中包括多颗并联连接的芯片；
第一计算模块，与所述芯片测试模块通信连接，用于根据每颗芯片的最佳工作频率，获取所述多芯片***中每个电压域中所有芯片的平均工作频率；
第二计算模块，与所述第一计算模块通信连接，用于根据每个电压域中所有芯片的平均工作频率，得到所有电压域中的最低平均工作频率；
性能优化模块，与所述第二计算模块通信连接，用于根据所有电压域中的最低平均工作频率对所述多芯片***中每颗芯片进行工作频率调节。
实施例3：
在实施例1或2的基础上，本实施例公开了一种电子设备，该设备可以是智能手机、平板电脑、笔记本电脑或者台式电脑等。电子设备可能被称为用于终端、便携式终端、台式终端等，如图4所示，电子设备包括：
存储器，用于存储计算机程序指令；以及，
处理器，用于执行所述计算机程序指令从而完成如实施例1中任一所述的多芯片***性能优化方法的操作。
具体地，处理器301可以包括一个或多个处理核心，比如4核心处理器、8核心处理器等。处理器301可以采用DSP(Digital Signal Processing，数字信号处理)、FPGA(Field－Programmable Gate Array，现场可编程门阵列)、PLA(Programmable LogicArray，可编程逻辑阵列)中的至少一种硬件形式来实现。处理器301也可以包括主处理器和协处理器，主处理器是用于对在唤醒状态下的数据进行处理的处理器，也称CPU(CentralProcessing Unit，中央处理器)；协处理器是用于对在待机状态下的数据进行处理的低功耗处理器。在一些实施例中，处理器301可以在集成有GPU(Graphics Processing Unit，图像处理器)，GPU用于负责显示屏所需要显示的内容的渲染和绘制。
存储器302可以包括一个或多个计算机可读存储介质，该计算机可读存储介质可以是非暂态的。存储器302还可包括高速随机存取存储器，以及非易失性存储器，比如一个或多个磁盘存储设备、闪存存储设备。在一些实施例中，存储器302中的非暂态的计算机可读存储介质用于存储至少一个指令，该至少一个指令用于被处理器301所执行以实现本申请中实施例1提供的多芯片***性能优化方法。
在一些实施例中，终端还可选包括有：通信接口303和至少一个***设备。处理器301、存储器302和通信接口303之间可以通过总线或信号线相连。各个***设备可以通过总线、信号线或电路板与通信接口303相连。具体地，***设备包括：射频电路304、显示屏305和电源306中的至少一种。
通信接口303可被用于将I/O(Input/ Output，输入/输出)相关的至少一个***设备连接到处理器301和存储器302。在一些实施例中，处理器301、存储器302和通信接口303被集成在同一芯片或电路板上；在一些其他实施例中，处理器301、存储器302和通信接口303中的任意一个或两个可以在单独的芯片或电路板上实现，本实施例对此不加以限定。
射频电路304用于接收和发射RF(Radio Frequency，射频)信号，也称电磁信号。射频电路304通过电磁信号与通信网络以及其他通信设备进行通信。
显示屏305用于显示UI(User Interface，用户界面)。该UI可以包括图形、文本、图标、视频及其它们的任意组合。
电源306用于为电子设备中的各个组件进行供电。
实施例4：
在实施例1至3任一项实施例的基础上，本实施例公开了一种计算机可读存储介质，用于存储计算机可读取的计算机程序指令，所述计算机程序指令被配置为运行时执行如实施例1所述的多芯片***性能优化方法的操作。
显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。
最后应说明的是，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (8)

1.一种多芯片***性能优化方法，其特征在于：包括：
获取多芯片***中每颗芯片的最佳工作频率；其中，所述多芯片***分为多个电压域，每个电压域中包括多颗并联连接的芯片，多个电压域之间的芯片组串联连接；
根据每颗芯片的最佳工作频率，获取所述多芯片***中每个电压域中所有芯片的平均工作频率；
根据每个电压域中所有芯片的平均工作频率，得到所有电压域中的最低平均工作频率；
根据所有电压域中的最低平均工作频率对所述多芯片***中每颗芯片进行工作频率调节；
根据所有电压域中的最低平均工作频率对所述多芯片***中每颗芯片进行工作频率调节，包括：
根据所有电压域中的最低平均工作频率，得到所述多芯片***中每颗芯片的调整频率；
根据所述多芯片***中每颗芯片的调整频率，对所述多芯片***中每颗芯片的工作频率进行调整，得到所述多芯片***中每颗芯片的最终工作频率；其中，所述多芯片***中每个电压域中所有芯片的平均最终工作频率与所述最低平均工作频率相同；
所述多芯片***中第i颗芯片的调整频率为：
D芯片i=(B电压域i’-C)/n；
式中，B电压域i’为芯片i所在的电压域中所有芯片的平均工作频率，i’∈{1,2,……，n}，n为所述多芯片***中电压域的总数，n为大于1的自然数；C为所有电压域中的最低平均工作频率；
对应地，所述多芯片***中第i颗芯片的最终工作频率为：
E芯片i=A芯片i-D芯片i；
式中，A芯片i为第i颗芯片的最佳工作频率。
2.根据权利要求1所述的一种多芯片***性能优化方法，其特征在于：获取多芯片***中任一颗芯片的最佳工作频率，包括：
在测试电压和测试频率下对当前所述芯片进行工作状态测试，得到所述芯片中可以正常工作的计算内核的数量；
根据所述芯片中可以正常工作的计算内核的数量判断所述芯片中的所有计算内核是否均可正常工作，如是，则提高测试频率，得到提高后测试频率，并将提高后测试频率作为测试频率，然后重新在测试电压和测试频率下对当前所述芯片进行工作状态测试；如否，则进入下一步；
判断所述芯片中可以正常工作的计算内核的数量是否大于预设门限值，如是，则停止工作状态测试，并将当前所述测试频率作为所述芯片的最佳工作频率；如否，则降低测试频率，得到降低后测试频率，并将降低后测试频率作为测试频率，然后重新在测试电压和测试频率下对当前所述芯片进行工作状态测试。
3.根据权利要求1所述的一种多芯片***性能优化方法，其特征在于：所述多芯片***中任一个电压域中所有芯片的平均工作频率为当前所述电压域中所有芯片的最佳工作频率的平均值。
4.根据权利要求1所述的一种多芯片***性能优化方法，其特征在于：所有电压域中的最低平均工作频率为：
C=min{B电压域1，B电压域2，……，B电压域j，……，B电压域n}；
式中，B电压域j为所述多芯片***中第j个电压域中所有芯片的平均工作频率；n为所述多芯片***中电压域的总数，n为大于1的自然数。
5.根据权利要求4所述的一种多芯片***性能优化方法，其特征在于：得到所述多芯片***中每颗芯片的最终工作频率后，所述方法还包括：
在每次重启所述多芯片***后，根据所述多芯片***中每颗芯片的最终工作频率，对所述多芯片***中每颗芯片进行工作频率的配置。
6.一种多芯片***性能优化***，其特征在于：用于实现如权利要求1至5中任一项所述的多芯片***性能优化方法；所述多芯片***性能优化***包括：
芯片测试模块，应用获取多芯片***中每颗芯片的最佳工作频率；其中，所述多芯片***分为多个电压域，每个电压域中包括多颗并联连接的芯片，多个电压域之间的芯片组串联连接；
第一计算模块，与所述芯片测试模块通信连接，用于根据每颗芯片的最佳工作频率，获取所述多芯片***中每个电压域中所有芯片的平均工作频率；
第二计算模块，与所述第一计算模块通信连接，用于根据每个电压域中所有芯片的平均工作频率，得到所有电压域中的最低平均工作频率；
性能优化模块，与所述第二计算模块通信连接，用于根据所有电压域中的最低平均工作频率对所述多芯片***中每颗芯片进行工作频率调节。
7.一种电子设备，其特征在于：包括：
存储器，用于存储计算机程序指令；以及，
处理器，用于执行所述计算机程序指令从而完成如权利要求1至5中任一项所述的多芯片***性能优化方法的操作。
8.一种计算机可读存储介质，用于存储计算机可读取的计算机程序指令，其特征在于：所述计算机程序指令被配置为运行时执行如权利要求1至5中任一项所述的多芯片***性能优化方法的操作。
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