CN117219572A - 高级光刻和自组装装置 - Google Patents

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R.E.申克
R.L.布里斯托尔
K.L.林
F.格施泰因
J.M.布拉克韦尔
M.克里萨克
M.钱多克
P.A.尼胡斯
C.H.***
C.W.沃德
S.西瓦库马
E.N.谭
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Abstract

本申请涉及高级光刻和自组装装置。描述包括亚10nm节距图案化的高级光刻技术以及从其中所产生的结构。描述自组装装置及其制作方法。

Description

高级光刻和自组装装置
技术领域
本公开的实施例处于半导体装置以及处理并且具体来说是亚10nm节距图案化和自组装装置的领域。
背景技术
在过去数十年，集成电路的特征的定标一直是日益增长的半导体工业背后的推动力。对越来越小特征的定标实现半导体芯片的有限固定面积上的功能单元的增加密度。例如，缩小晶体管尺寸允许在芯片上结合增加数量的存储器或逻辑装置，从而为产品的制作提供增加的容量。但是，越来越大容量的推动并非没有问题。优化每个装置的性能的必要性变得越来越重要。
常规和当前已知制作过程中的可变性可限制将它们进一步扩展为亚10nm范围的可能性。因此，未来技术节点所需的功能组件的制作可要求在当前制作过程中引入新方法或者集成新技术或者代替当前制作过程。
附图说明
图1A示出层间介电(ILD)层上形成的硬掩模材料层在沉积之后但在图案化之前的起始结构的截面图。
图1B示出通过节距二等分对硬掩模层的图案化之后的图1A的结构的截面图。
图2示出涉及6倍节距分割的基于隔离物的六倍图案化(SBSP)处理方案的截面图。
图3示出涉及9倍节距分割的基于隔离物的九倍图案化(SBNP)处理方案的截面图。
图4A-4N示出按照本公开的实施例、制作非平面半导体装置的方法中的各种操作的截面图，其中：
图5示出按照本公开的实施例、多个鳍的上部分的暴露之后的图4N的结构。
图6A示出按照本公开的实施例的非平面半导体装置的截面图。
图6B示出按照本公开的实施例、沿图6A的半导体装置的a-a’轴所截取的平面图。
图7A和图7B示出按照本公开的实施例、用于实现半导体层的极紧密节距最终图案的目标基础结构的截面图。
图8A-8H示出按照本公开的实施例、表示制作用于实现半导体层的极紧密节距最终图案的目标基础结构的方法中的各种操作的截面图。
图8H’和图8H”示出按照本公开的实施例、通孔和插塞图案化之后的示范结构的截面图。
图9A-9L示出按照本公开的实施例、表示涉及采用后道工艺(BEOL)互连制作的增加覆盖余量的节距分割图案的方法中的各种操作的集成电路层的部分的角截面图。
图10A-10M示出按照本公开的实施例、表示自对齐通孔和金属图案化的方法中的各种操作的集成电路层的部分。
图11A-11M示出按照本公开的实施例、表示自对齐通孔和金属图案化的方法中的各种操作的集成电路层的部分。
图12A-12C示出按照本公开的实施例、表示将三嵌段共聚物用于形成后道工艺(BEOL)互连的自对齐通孔或接触部的方法中的各种操作的角截面图。
图12D示出按照本公开的实施例、表示将三嵌段共聚物用于形成后道工艺(BEOL)互连的自对齐通孔或接触部的方法中的操作的角截面图。
图12E示出按照本公开的另一个实施例、表示将三嵌段共聚物用于形成后道工艺(BEOL)互连的自对齐通孔或接触部的另一种方法中的操作的角截面图。
图12F示出按照本公开的实施例、用于形成后道工艺(BEOL)互连的自对齐通孔或接触部的三嵌段共聚物。
图12G和图12H示出按照本公开的实施例、表示将三嵌段共聚物用于形成后道工艺(BEOL)互连的自对齐通孔或接触部的方法中的各种操作的平面图和对应截面图。
图12I-12L示出按照本公开的实施例、表示将三嵌段共聚物用于形成后道工艺(BEOL)互连的自对齐通孔或接触部的方法中的各种操作的平面图和对应截面图。
图13示出按照本公开的实施例、金属线、通孔和插塞形成之后的自对齐通孔结构的平面图和对应截面图。
图14A-14N示出按照本公开的实施例、表示减法自对齐通孔和插塞图案化的方法中的各种操作的集成电路层的部分。
图15A-15D示出按照本公开的另一个实施例、表示减法自对齐插塞图案化的方法中的各种操作的集成电路层的部分。
图16A-16D示出按照本公开的实施例、表示涉及后道工艺(BEOL)互连制作的介电盔形成的方法中的各种操作的集成电路层的部分的截面图。
图16E-16P示出按照本公开的实施例、表示涉及后道工艺(BEOL)互连制作的介电盔形成的另一种方法中的各种操作的集成电路层的部分的截面图。
图17A-17J示出按照本公开的实施例、表示涉及后道工艺(BEOL)互连制作的介电盔形成的另一种方法中的各种操作的集成电路层的部分的截面图。
图18A-18W示出按照本公开的实施例、表示后道工艺(BEOL)互连的金属通孔处理方案中的各种操作的平面图和对应角截面图。
图19A-19L示出按照本公开的实施例、表示后道工艺(BEOL)互连的网格自对齐金属通孔处理方案中的各种操作的平面图和对应角截面图。
图20A-20G示出按照本公开的实施例、表示制作后道工艺(BEOL)互连的特征端形成的基于栅格的插塞和切口的方法中的各种操作的平面图和对应截面图。
图21A示出当前已知半导体装置的金属化层的平面图以及沿平面图的a-a’轴所截取的对应截面图。
图21B示出使用当前已知处理方案所制作的线端或插塞的截面图。
图21C示出使用当前已知处理方案所制作的线端或插塞的另一个截面图。
图21D-21J示出按照本公开的实施例、表示用于图案化后道工艺(BEOL)互连的金属线端的过程中的各种操作的截面图。
图21K示出按照本公开的实施例、包括其中具有接缝的介电线端或插塞的半导体管芯的互连结构的金属化层的截面图。
图21L示出按照本公开的实施例、包括不是与导电通孔直接相邻的介电线端或插塞的半导体管芯的互连结构的金属化层的截面图。
图22A-22G示出按照本公开的实施例、表示涉及预先形成通孔或插塞位置的自对齐各向同性蚀刻的方法中的各种操作的集成电路层的部分。
图22H-22J示出了显示按照本公开的实施例、表示涉及预先形成通孔位置的自对齐各向同性蚀刻的方法中的各种操作的集成电路层的部分的角截面图。
图23A-23L示出按照本公开的实施例、表示减法自对齐通孔和插塞图案化的方法中的各种操作的集成电路层的部分。
图23M-23S示出按照本公开的实施例、表示减法自对齐通孔图案化的方法中的各种操作的集成电路层的部分。
图24A-24I示出按照本公开的实施例、表示减法自对齐通孔和插塞图案化的方法中的各种操作的集成电路层的部分。
图25A-25H示出按照本公开的实施例、表示使用多色光桶(photobucket)的减法自对齐通孔图案化的方法中的各种操作的集成电路层的部分。
图25I示出按照本公开的实施例、用于一种光桶类型的示范双色调抗蚀剂以及用于另一种光桶类型的示范单色调抗蚀剂。
图26A示出常规后道工艺(BEOL)金属化层的平面图。
图26B示出按照本公开的实施例、具有耦合金属化层的金属线的导电片的后道工艺(BEOL)金属化层的平面图。
图27A-27K示出按照本公开的实施例、表示制作具有耦合金属化层的金属线的导电片的后道工艺(BEOL)金属化层的方法中的各种操作的角截面图。
图28A-28T示出按照本公开的实施例、表示制作具有耦合金属化层的金属线的导电片的后道工艺(BEOL)金属化层的方法中的各种操作的角截面图。
图29A-29C示出按照本公开的实施例、使用包括二级烘焙光致抗蚀剂的光桶进行图案化的方法中的各种操作的截面图和对应平面图。
图29D示出接着未对齐暴露之后的光桶显影的常规抗蚀剂光桶结构的截面图。
图30A-30E示出按照本公开的实施例、使用包括二级烘焙光致抗蚀剂的光桶进行图案化的方法中的各种操作的示意图。
图30A’示出按照本公开的实施例、使用光桶进行图案化的另一种方法中的操作的示意图。
图30A”示出按照本公开的实施例、使用光桶进行图案化的另一种方法中的操作的示意图。
图31示出按照本公开的实施例、层间介电(ILD)线以及具有抗蚀剂线之一中形成的孔的抗蚀剂线的交替图案的角视图。
图32A-32H示出按照本公开的实施例、涉及使用倒置交联、采用电介质的图像色调反转的制作过程中的截面图。
图33A示出按照本公开的实施例的三硅环己烷分子。
图33B示出按照本公开的实施例、形成交联材料的两个交联(XL)三硅环己烷分子。
图33C示出按照本公开的实施例的链接三硅环己烷结构的理想化表示。
图34A-34X示出按照本公开的实施例、表示使用对角线硬掩模进行自对齐通孔和插塞图案化的方法中的各种操作的集成电路层的部分。
图35A-35D示出按照本公开的实施例、表示使用预先图案化硬掩模的图案化处理方案中的各种操作的截面图和对应俯视图。
图36A示出按照本公开的实施例、当前层覆盖于底层(underlying)预先图案化硬掩模网格上的覆盖情形的俯视图。
图36B示出按照本公开的实施例、当前层相对底层预先图案化硬掩模网格具有四分之一节距的正覆盖的覆盖情形的俯视图。
图36C示出按照本公开的实施例、当前层相对底层预先图案化硬掩模网格具有一半节距的正覆盖的覆盖情形的俯视图。
图36D示出按照本公开的实施例、当前层相对底层预先图案化硬掩模网格具有任意值Δ的正覆盖的覆盖情形的俯视图。
图36E示出按照本公开的实施例、当前层相对底层预先图案化硬掩模网格具有任意值Δ的正覆盖的覆盖情形的俯视图，其中通过改变s抗蚀剂灵敏度和/或所绘制特征大小使可测量Δ如所需一样小。
图36F示出按照本公开的实施例、适合于以上与图36A-36E关联描述的方式的示范度量结构。
图37A示出按照本公开的实施例、当前层覆盖于底层预先图案化硬掩模上的覆盖情形的俯视图。
图37B示出按照本公开的实施例、当前层在X方向相对底层预先图案化硬掩模网格具有四分之一节距的正覆盖的覆盖情形的俯视图。
图37C示出按照本公开的实施例、当前层在X方向相对底层预先图案化硬掩模网格具有四分之一节距的负覆盖的覆盖情形的俯视图。
图37D示出按照本公开的实施例、当前层在Y方向相对底层预先图案化硬掩模网格具有四分之一节距的正覆盖的覆盖情形的俯视图。
图37E示出按照本公开的实施例、当前层在X方向相对底层预先图案化硬掩模网格具有四分之一节距的正覆盖并且在Y方向相对底层预先图案化硬掩模网格具有四分之一节距的正覆盖的覆盖情形的俯视图。
图38示出按照本公开的实施例的光刻掩模结构的截面图。
图39是电子束光刻设备的电子束柱的截面示意表示。
图40示出相对于将要切割或者在孔径下扫描线路的同时使通孔放置在目标位置中的线路(右)的消隐孔径阵列(BAA)的孔径(左)。
图41示出相对于将要切割或者在孔径下扫描线路的同时使通孔放置在目标位置中的两个线路(右)的BAA的两个非交错孔径(左)。
图42示出按照本公开的实施例、相对于将要切割或者在孔径下扫描线路的同时使通孔放置在目标位置中的多个线路(右)的BAA的交错孔径(左)的两列，其中通过箭头示出扫描方向。
图43A示出按照本公开的实施例、相对于使切口(水平线路中的断线)或通孔(填充框)使用交错BAA来图案化的多个线路(右)的BAA的交错孔径(左)的两列，其中通过箭头示出扫描方向。
图43B示出按照本公开的实施例、基于图21A所示类型的金属线布局的集成电路中的金属化层的堆叠的截面图。
图44示出按照本公开的一个实现的计算装置。
图45示出包括本公开的一个或多个实施例的***物。
具体实施方式
描述高级节距图案化和自组装装置，具体来说是生成亚10纳米(nm)装置和结构的高级节距图案化技术和自组装装置制作方法。在以下描述中，提出许多具体细节(例如特定集成和材料体系)，以提供对本公开的实施例的透彻了解。本领域的技术人员将会清楚地知道，即使没有这些具体细节也可实施本公开的实施例。在其他情况下，没有详细描述众所周知的特征(例如集成电路设计布局)，以免不必要地模糊本公开的实施例。此外要理解，图中所示的各种实施例是说明性表示，而不一定按比例绘制。
以下详细描述实际上只是说明性的，而不是意在限制本主题或本申请的实施例或者这类实施例的使用。如本文所使用的词语“示范”表示“用作示例、实例或说明”。本文中描述为示范的任何实现不一定被理解为对其他实现是优选或有利的。此外，并不是意在通过前面的技术领域、背景、概述或者以下详细描述中提供的任何明确表达或暗示的理论进行限制。
本说明书包括对“一个实施例”或“实施例”的提及。词语“在一个实施例中”或“在实施例中”的出现不一定表示同一个实施例。特定特征、结构或特性可按照与本公开一致的任何适当方式相结合。
术语。以下段落提供本公开(包括所附权利要求书)中找到的术语的定义和/或上下文：
“包括”。这个术语是开放式的。如所附权利要求书中所使用，这个术语并不排除附加结构或步骤。
“配置成”。各种单元或组件可描述或声称为“配置成”执行一个或多个任务。在这类上下文中，“配置成”用来通过指示单元/组件包括在操作期间执行那个任务或那些任务的结构来隐含结构。因此，单元/组件能够被说成是配置成执行该任务，甚至当所指定单元/组件当前不是可操作的(例如不是接通/活动的)时。叙述单元/电路/组件“配置成”执行一个或多个任务明确地不是意在对那个单元/组件援引35U.S.C.§112第六段。
“第一”、“第二”等。如本文所使用，这些术语用作它们所前导的名词的标签，而没有暗示任何类型的排序(例如空间、时间、逻辑等)。例如，提到“第一”太阳能电池不一定暗示这个太阳能电池是序列中的第一个太阳能电池；与之不同，术语“第一”用来区分这个太阳能电池与另一个太阳能电池(例如“第二”太阳能电池)。
“耦合”—以下描述表示元件或节点或特征被“耦合”在一起。如本文所使用，除非另加明确说明，否则“耦合”意味着一个元件/节点/特征直接或间接地接合到另一个元件/节点/特征(或者直接或间接地与其通信)，而不一定以机械方式。
另外，某个术语也可仅为了便于参考而在以下描述中使用，并且因而不是意在进行限制。例如，诸如“上”、“下”、“上方”和“下方”之类的术语表示附图中所参考的方向。诸如“正面”、“背面”、“后面”、“侧面”、“板外”和“板内”之类的术语描述一致但任意的参考系内的组件的部分的取向和/或位置，其通过参照描述所述组件的正文及关联附图来阐明。这种术语可包括以上具体提到的词语、其派生以及相似含义的词语。
“抑制”—如本文所使用的“抑制”用来描述减少或最小化效果。当组件或特征被描述为抑制动作、运动或条件时，它可完全阻止结果或成果或将来状态。另外，“抑制”还能够表示原本可能发生的成果、性能和/或效果的减少或减小。相应地，当组件、元件或特征称作抑制结果或状态时，它无需完全阻止或消除该结果或状态。
本文所述的实施例可针对前道工艺(FEOL)半导体处理和结构。FEOL是集成电路(IC)制作的第一部分，其中单独装置(例如晶体管、电容器、电阻器等)在半导体衬底或层中图案化。FEOL一般涵盖一直到(但是不包括)金属互连层的沉积的每一个方面。在最后一个FEOL操作之后，结果通常是具有隔离晶体管(例如没有任何导线)的晶圆。
本文所述的实施例可针对后道工艺(BEOL)半导体处理和结构。BEOL是IC制作的第二部分，其中单独装置(例如晶体管、电容器、电阻器等)与晶圆上的布线(例如一个或多个金属化层)互连。BEOL包括接触部、绝缘层(电介质)、金属水平以及用于芯片-封装连接的接合部位。在制作阶段的BEOL部分中，形成接触部(焊盘)、互连导线、通孔和介电结构。对于现代IC过程，在BEOL中可添加多于10个金属层。以下描述的实施例可以可适用于FEOL处理和结构、BEOL处理和结构、或者FEOL和BEOL处理和结构两者。具体来说，虽然示范处理方案可使用FEOL处理情形示出，但是这类方式也可以可适用于BEOL处理。同样，虽然示范处理方案可使用BEOL处理情形示出，但是这类方式也可以可适用于FEOL处理。
节距分割处理和图案化方案可被实现以实现本文所述的实施例，或者可作为本文所述实施例的部分来包含。节距分割图案化通常表示节距二等分、节距四等分等。节距分割方案可以可适用于FEOL处理、BEOL处理、或者FEOL(装置)和BEOL(金属化)处理两者。按照本文所述的一个或多个实施例，首先实现光学光刻，以便在预定义节距中印制单向线路(例如严格地单向或者主要单向)。节距分割处理然后实现为增加线路密度的技术。
在实施例中，术语用于金属线、ILD线或硬掩模线的“栅格结构”在本文中用来表示紧密节距栅格结构。在一个这种实施例中，紧密节距不是直接经过常规光刻可取得的。例如，可首先形成基于常规光刻的图案，但是节距可通过使用隔离物掩模图案化来二等分，如本领域已知的。更进一步，原始节距可通过第二轮隔离物掩模图案化来四等分。相应地，本文所述的栅格状图案可使金属线、ILD线或硬掩模线以基本上恒定的节距来间隔并且具有基本上恒定的宽度。例如，在一些实施例中，节距变化将处于10％之内，以及宽度变化将处于10％之内，而在一些实施例中，节距变化将处于5％之内，以及宽度变化将处于5％之内。图案可通过节距二等分或节距四等分或者其他节距分割方式来制作。在实施例中，栅格不一定是单节距。
在第一示例中，节距二等分能够被实现，以使所制作栅格结构的线路密度翻倍。图1A示出层间介电(ILD)层上形成的硬掩模材料层在沉积之后但在图案化之前的起始结构的截面图。图1B示出通过节距二等分对硬掩模层的图案化之后的图1A的结构的截面图。
参照图1A，起始结构100具有硬掩模材料层104，其在层间介电(ILD)层102上形成。图案化掩模106设置在硬掩模材料层104上方。图案化掩模106具有隔离物108，其在硬掩模材料层104上沿其特征(线路)的侧壁所形成。
参照图1B，硬掩模材料层104按照节距二等分方式来图案化。具体来说，首先去除图案化掩模106。隔离物108的结果图案具有双倍密度或者掩模106的节距或特征的一半。隔离物108的图案例如通过蚀刻过程来转移到硬掩模材料层104，以形成图案化硬掩模110，如图1B所示。在一个这种实施例中，图案化硬掩模110采用具有单向线路的栅格图案来形成。图案化硬掩模110的栅格图案可以是紧密节距栅格结构。例如，紧密节距可能不是直接经过常规光刻技术可取得的。更进一步，虽然未示出，但是原始节距可通过第二轮隔离物掩模图案化来四等分。相应地，图1B的图案化硬掩模110的栅格状图案可使硬掩模线以恒定节距来间隔并且相互之间具有恒定宽度。所取得的尺寸可比所采用的光刻技术的关键尺寸要小许多。
相应地，对于前道工艺(FEOL)或后道工艺(BEOL)或者两种集成方案，覆盖膜可使用光刻和蚀刻处理来图案化，其可涉及例如基于隔离物的双倍图案化(SBDP)或节距二等分或者基于隔离物的四倍图案化(SBQP)或节距四等分。要理解，也可实现其他节距分割方式。
例如，图2示出涉及6倍节距分割的基于隔离物的六倍图案化(SBSP)处理方案的截面图。参照图2，在操作(a)，牺牲图案X示为接着光刻、变细和蚀刻处理。在操作(b)，隔离物A和B示为接着沉积和蚀刻。在操作(c)，操作(b)的图案示为接着隔离物A去除。在操作(d)，操作(c)的图案示为接着隔离物C沉积。在操作(e)，操作(d)的图案示为接着隔离物C蚀刻。在操作(f)，节距/6图案在牺牲图案X去除和隔离物B去除之后取得。
在另一个示例中，图3示出涉及9倍节距分割的基于隔离物的九倍图案化(SBNP)处理方案的截面图。参照图3，在操作(a)，牺牲图案X示为接着光刻、变细和蚀刻处理。在操作(b)，隔离物A和B示为接着沉积和蚀刻。在操作(c)，操作(b)的图案示为接着隔离物A去除。在操作(d)，操作(c)的图案示为接着隔离物C和D沉积以及蚀刻。在操作(e)，节距/9图案在隔离物C去除之后取得。
在任何情况下，在实施例中，栅格化的布局可通过常规或现有技术光刻(例如193nm浸没光刻(193i))来制作。节距分割可被实现，以便将栅格化的布局中的线路密度增加到n倍。采用193i光刻加上n倍节距分割的栅格化的布局形成能够指定为193i+P/n节距分割。在一个这种实施例中，193nm浸没缩放能够采用成本有效节距分割对许多代扩展。
在集成电路装置的制造中，随着装置尺寸继续缩小，多栅晶体管(例如三栅晶体管)变得更加普遍。在常规过程中，三栅晶体管一般在块体硅衬底或者绝缘体上硅衬底上制作。在一些实例中，块体硅衬底因其更低成本以及与现有高产率块体硅衬底基础设施的兼容性而是优选的。
但是缩放多栅晶体管不是没有结果的。随着微电子电路的这些基本构建块的尺寸减小并且随着在给定区域中制作的基本构建块的绝对数量增加，对用来制作这些构建块的半导体过程的限制变得突出。
在实施例中，实现定向自组装(DSA)以用于硬掩模分化(例如形成具有不同蚀刻性质的硬掩模)。在一些实施例中，分化硬掩模又可称作“着色”硬掩模，其中具有同一颜色的硬掩模具有相同或相似蚀刻选择性，并且其中具有不同颜色的硬掩模具有不同蚀刻选择性。应当注意，在实际实践中，术语“颜色”没有表示硬掩模材料的实际颜色。硬掩模分化(或着色)可用于图案化或者有选择地去除多个栅格化半导体鳍之中的半导体鳍。本文所述的一个或多个实施例针对基于和产生于用于边缘放置误差(EPE)矫正的对齐节距四等分(或其他)图案化方式的过程和结构。一个或多个实施例可描述为用于半导体鳍图案化的分化或“着色”交替硬掩模方式。实施例可包括DSA、半导体材料图案化、节距分割(例如节距四等分)、分化硬掩模选择性、用于鳍图案化的自对齐中的一个或多个。一个或多个实施例特别适合于非平面半导体装置制作。
按照本发明的实施例，容许边缘放置误差的加倍以及用于以紧密节距的切割小特征的切割大小的加倍对超细鳍图案化来实现。在一个实施例中，全部特征(例如鳍线)以关键尺寸(CD)变化的单个群体来转移到半导体衬底中。这种方式与现有技术方式形成对照，现有技术方式依靠基于隔离物的节距四等分，其通常具有线宽度的三个离散群体(例如主干(backbone)或心轴、补充和隔离物尺寸)。
为了提供上下文，可期望将体硅用于鳍或基于三栅的半导体装置。在实施例中，实现定向自组装(DSA)，以实现预期图案中的每一个另一特征的节距分割和“着色”。在一个这种实施例中，图案化方式特别适合在三栅过渡图案化流程中图案化硅鳍。在实施例中，实现本文所述方式的优点可包括下列一个或多个：(1)实现特征宽度的单群体，(2)使特征切割的边缘放置误差要求加倍，(3)使切割单个特征所要求的孔或开口的尺寸加倍(例如放宽对开口的大小的限制)，或者(4)降低图案化过程的成本。在实施例中，产生于该过程的结构伪影包括在包围芯片的管芯的保护环从一个节距到另一个和/或从一个网格到另一个的过渡的关键尺寸的单个群体。实施例可实现紧密节距线路的切割，而无需缩放边缘放置误差要求。
在示范处理方案中，图4A-4N示出按照本公开的实施例、制作非平面半导体装置的方法中的各种操作的截面图。
图4A示出其上形成第一图案化硬掩模404的块体半导体衬底402。在实施例中，块体半导体衬底402是其中蚀刻了鳍402的块体单晶硅衬底。在一个实施例中，块体半导体衬底402在这个阶段未掺杂或者轻掺杂。例如，在具体实施例中，块体半导体衬底402具有小于硼掺杂剂杂质原子的大约1E17 atoms/cm3的浓度。
在实施例中，第一图案化硬掩模404包括具有节距406的特征。在一个实施例中，第一图案化硬掩模404表示衬底402中最终形成的鳍的可能数量的一半。即，节距406有效地放宽以加倍形成的鳍的最终图案的节距。在一个实施例中，第一硬掩模404直接使用光刻过程来图案化。但是，在其他实施例中，节距分割被应用(例如节距二等分)，并且用来为图案化硬掩模404提供节距406。要理解，在实施例中，第一导引图案能够使用常规图案化(光刻/蚀刻)、仅光刻、基于隔离物的双倍图案化或者其他节距分割方法来形成。在一个实施例中，导引图案经过两个或更多硬掩模的使用与DSA图案分离，使得CD从单个群体(例如一次蚀刻)来形成。
图4B示出第一图案化硬掩模404之间的第二硬掩模层408的形成之后的图4A的结构。在实施例中，通过在衬底402和第一图案化硬掩模404之上形成覆盖硬掩模层，并且然后平面化覆盖硬掩模层以形成第二硬掩模层408(例如通过化学机械平面化(CMP))，来形成第二硬掩模层408。在另一个实施例中，ALD或CVD技术将跟随晶圆的表面的轮廓，并且由于鳍切割用作示例，所以晶圆在该过程的这个点是基本上平坦的。
在实施例中，第二硬掩模层408具有与第一图案化硬掩模404的蚀刻特性不同的蚀刻特性。在一个实施例中，第二硬掩模层408或者第一图案化硬掩模404其中之一或两者是硅的氮化物(例如氮化硅)层或者硅的氧化物层或两者或者其组合。其他适当材料可包括基于碳的材料，例如碳化硅。在另一个实施例中，硬掩模材料包括金属种类。例如，硬掩模或其他覆盖材料可包括钛的氮化物(例如氮化钛)或者另一金属的氮化物的层。潜在更少量的其他材料(例如氧)可包含在这些层的一个或多个中。硬掩模层可通过CVD、PVD或者通过其他沉积方法来形成。
图4C示出选择性刷材料层410的施加之后的图4B的结构。选择性刷材料410是在一些实施例中可通过刷子来施加的选择性材料。应当注意，“刷材料”常常用作DSA过程中的领域术语，而没有暗示选择性材料410用作刷子。在实施例中，选择性刷材料层410仅附于第一图案化硬掩模404，如图4C所示。但是在另一个实施例中，与之不同，选择性刷材料施加到第二硬掩模层408。在又一个实施例中，选择性刷材料层410仅附于第一图案化硬掩模404，以及第二不同选择性刷材料在第二硬掩模层408上形成。
在实施例中，选择性刷材料层410包括分子种类，其包括具有从-SH、-PO3H2、-CO2H、-NRH、-NRR’和-Si(OR)3所组成的组中选取的官能团的聚苯乙烯。在另一个实施例中，选择性刷材料层410包括分子种类，其包括具有从-SH、-PO3H2、-CO2H、-NRH、-NRR’和-Si(OR)3所组成的组中选取的官能团的聚甲基丙烯酸酯。在实施例中，选择性刷材料层410被吸引到DSA嵌段共聚物(例如聚苯乙烯或聚甲基丙烯酸甲酯)的一个组分。在其他实施例中，选择性材料层410可包括其他适当材料。
图4D示出直接自组装(DSA)嵌段共聚物414/416(A/B)和聚合物组装过程的应用之后的图4C的结构。在实施例中，DSA嵌段共聚物涂敷在表面上，并且经退火以便将聚合物隔离为第一聚合物嵌段414和第二聚合物嵌段416(图4D中标识为416A和416B)。在一个实施例中，聚合物嵌段416优先在退火过程期间附连到选择性刷材料层410。聚合物嵌段414粘附于第二硬掩模层408。但是在具体实施例中，组合件的节距是第一图案化硬掩模404的节距的一半。在这种情况下，聚合物嵌段416的部分416A粘附于第一硬掩模404上的选择性刷材料层410，而聚合物嵌段416的部分416B在第二硬掩模层408上、在聚合物嵌段414之间形成。
在实施例中，嵌段共聚物分子414/416(A/B)是由共价键合单体链所形成的聚合分子。在二嵌段共聚物中，存在两种不同类型的单体，并且这些不同类型的单体主要包含在单体的两个不同嵌段或毗连序列内。所示嵌段共聚物分子包括聚合物嵌段414和聚合物嵌段416(A/B)。在实施例中，聚合物嵌段414主要包括共价链接单体A的链(例如A-A-A-A-A…)，而聚合物嵌段416(A/B)主要包括共价链接单体B的链(例如B-B-B-B-B…)。单体A和B可表示本领域已知的嵌段共聚物中使用的不同类型的单体的任一种。作为举例，单体A可表示形成聚苯乙烯的单体，以及单体B可表示形成聚甲基丙烯酸甲酯(PMMA)的单体，反过来也是一样，但是本公开的范围并不局限于此。在其他实施例中，可存在多于两个嵌段。此外，在其他实施例中，嵌段的每个可包括不同类型的单体(例如每个嵌段本身可以是共聚物)。在一个实施例中，聚合物嵌段414和聚合物嵌段416(A/B)共价键合在一起。聚合物嵌段414和聚合物嵌段416(A/B)可具有大致相等的长度，或者一个嵌段可比另一个明显要长。
通常，嵌段共聚物的嵌段(例如聚合物嵌段414和聚合物嵌段416(A/B))各自可具有不同化学性质。作为一个示例，嵌段之一可以是相对更疏水的(例如防水)，而另一个可以是相对更亲水的(例如吸水)。至少在概念上，嵌段之一可与油相对更为相似，而另一嵌段可与水相对更为相似。不同聚合物嵌段之间的化学性质的这类差异(无论是亲水-疏水差异还是其他)可使嵌段共聚物分子是自组装的。例如，自组装可基于聚合物嵌段的微相分离。在概念上，这可与油和水(其一般是不可混合的)的相分离相似。类似地，聚合物嵌段之间的亲水性的差异(例如一个嵌段是相对疏水的，而另一嵌段是相对亲水的)可引起大致类似微相分离，其中不同聚合物嵌段因对另一个的化学厌恶而设法相互“分离”。
但是，在实施例中，由于聚合物嵌段相互共价键合，所以它们在宏观级不能完全分离。相反，给定类型的聚合物嵌段可趋向于在极小(例如纳米尺寸)区域或相中与相同类型的其他分子的聚合物嵌段隔离或聚结。区域或微相的具体大小和形状一般至少部分取决于聚合物嵌段的相对长度。在实施例中，作为举例，在两个嵌段共聚物中，如果嵌段为大致相同长度，则生成交替聚合物414线和聚合物416(A/B)线的网格状图案。
在实施例中，聚合物414/聚合物416(A/B)栅格首先作为未组装嵌段共聚物层部分来施加，其包括例如通过刷或另一涂敷过程所施加的嵌段共聚物材料。未组装方面表示下列情形：在沉积时，嵌段共聚物尚未完全相分离和/或自组装以形成纳米结构。在这种未组装形式，嵌段聚合物分子是相对较高随机化的，其中不同聚合物嵌段相对较高随机地定向和定位。未组装嵌段共聚物层部分可按照多种不同方式来施加。作为举例，嵌段共聚物可在溶剂中溶解，并且然后在表面之上旋涂。备选地，未组装嵌段共聚物可在表面之上被喷涂、浸涂、浸没涂敷或者以其他方式涂敷或施加。潜在地可使用施加嵌段共聚物的其他方式以及本领域已知的用于施加类似有机涂层的其他方式。然后，未组装层可例如通过未组装嵌段共聚物层部分的微相分离和/或自组装来形成组装嵌段共聚物层部分。微相分离和/或自组装经过嵌段共聚物分子的重新布置和/或重新定位以及具体来说经过嵌段共聚物分子的不同聚合物嵌段的重新布置和/或重新定位而发生。
在一个这种实施例中，退火处理可应用于未组装嵌段共聚物，以便发起、加速或者以其他方式促进微相分离和/或自组装或者增加微相分离和/或自组装的质量。在一些实施例中，退火处理可包括可操作以增加嵌段共聚物的温度的处理。这种处理的一个示例是烘焙层、在烤炉中或热电灯下加热该层、对该层施加红外辐射或者以其他方式施加热量或增加该层的温度。预期温度增加一般将足以显著加速嵌段聚合物的微相分离和/或自组装的速率，而没有损坏嵌段共聚物或者集成电路衬底的任何其他重要材料或结构。通常，加热可在大约50℃至大约300℃之间或者大约75℃至大约250℃之间的范围，但是不超过嵌段共聚物或集成电路衬底的热降解极限。加热或退火可帮助向嵌段共聚物分子提供能量，以便使它们更具有移动性/柔性，以便增加微相分离的速率和/或改进微相分离的质量。嵌段共聚物分子的这种微相分离或重新布置/重新定位可引起自组装，以形成极小(例如纳米级)结构。自组装可在表面能量、分子亲和力和其他表面相关及化学相关力的影响下发生。
在任何情况下，在一些实施例中，嵌段共聚物的自组装(无论是基于疏水-亲水差异还是其他)可用来形成极小周期结构(例如精确间隔纳米级结构或线)。在一些实施例中，它们可用来形成纳米级线或其他纳米级结构，其能够最终用来形成半导体鳍线。
图4E示出二嵌段共聚物的嵌段之一的去除之后的图4D的结构。在实施例中，聚合物部分414经过湿式或干式蚀刻过程有选择地被去除，以留下部分416(A/B)。剩余部分416(A/B)的节距为第一图案化硬掩模404的节距的大致一半。
图4F示出将剩余聚合物部分的图案转移到底层牛(bull)结晶半导体衬底中之后的图4E的结构。在实施例中，剩余聚合物部分416(A/B)的图案(即如经过节距二等分的第一图案化硬掩模404的图案)被蚀刻为块体半导体衬底402。图案化对第二硬掩模层408进行图案化，以形成与聚合物部分416B对应的第二图案化硬掩模层424。第一图案化硬掩模404对应于聚合物部分416A。在实施例中，多个鳍418直接在块体衬底402中形成，其成为图案化衬底420，并且因此在大致平面表面422与块体衬底402/420连续形成。
图4G示出剩余聚合物层和任何刷层的去除之后的图4F的结构。在实施例中，剩余聚合物层416(A/B)和刷层410被去除，以留下多个交替鳍418，其具有交替“着色”第一图案化硬掩模404以及其上的第二图案化硬掩模424。在一个实施例中，使用灰化和清洁过程去除剩余聚合物层416(A/B)和刷层410。鳍的所产生节距426是原始第一图案化硬掩模404的节距406的一半。
图4H示出多个鳍418之间的层间介电(ILD)层428的形成之后的图4G的结构。在实施例中，ILD层428由二氧化硅(例如在浅沟槽隔离制作过程中所使用)来组成。但是，可改为使用其他电介质，例如碳化物的氮化物。ILD层428可通过化学气相沉积(CVD)或其他沉积过程(例如ALD、PECVD、PVD、HDP辅助CVD、低温CVD)来沉积，并且可通过化学机械抛光(CMP)技术来平面化，以展现硬掩模层404和428的最上表面。
图4I示出形成图案化掩模430的光致抗蚀剂材料的形成和图案化之后的图4H的结构。在实施例中，图案化掩模430具有其中形成的开口432。开口432暴露多个鳍418的目标鳍，其上具有供最终鳍去除的第一图案化硬掩模404。开口432具有切割尺寸436。在实施例中，对切割尺寸436的限制放宽，并且甚至可暴露其上具有第二图案化硬掩模424的相邻鳍的部分。在实施例中，图案化操作准备使用“着色”或硬掩模材料分化对不想要特征的切割，以允许切割大小为特征418的节距426的两倍(即，产生原始节距406)。在一个实施例中，硬掩模材料允许经过两个硬掩模材料之间的等离子体或湿式蚀刻选择性的分化。此外，边缘放置误差(EPE)434为一半节距。通过比较，在没有着色的标准图案化过程中，切割尺寸为1X节距，以及边缘放置误差(EPE)为1/4节距。因此，在实施例中，本文所述的过程使边缘放置误差预算加倍，并且使切割单个特征所要求的孔或开口的大小加倍。
在实施例中，图案化掩模430由光致抗蚀剂层来组成(如本领域已知)，并且可通过常规光刻和显影过程来图案化。在具体实施例中，暴露于光源的光致抗蚀剂层的部分在对光致抗蚀剂层显影时被去除。因此，图案化光致抗蚀剂层由正性光致抗蚀剂材料来组成。在具体实施例中，光致抗蚀剂层由正性光致抗蚀剂材料(非限制性地例如248nm抗蚀剂、193nm抗蚀剂、157nm抗蚀剂、远紫外(EUV)抗蚀剂、电子束抗蚀剂、压印层或者具有重氮萘醌敏化剂的酚醛树脂基质)来组成。在另一个具体实施例中，暴露于光源的光致抗蚀剂层的部分在对光致抗蚀剂层显影时被保留。因此，光致抗蚀剂层由负性光致抗蚀剂材料来组成。在具体实施例中，光致抗蚀剂层由负性光致抗蚀剂材料(非限制性地例如由顺-聚异戊二烯或聚乙烯基肉桂酸酯)来组成。在实施例中，光刻操作使用193nm浸没光刻(193i)、EUV和/或电子束直写(EBDW)光刻等执行。可使用正色调或负色调抗蚀剂。在一个实施例中，图案化掩模430是三层掩模，其由地形遮蔽部分、抗反射涂敷(ARC)层和光致抗蚀剂层来组成。在这种具体实施例中，地形遮蔽部分是碳硬掩模(CHM)层，以及抗反射涂敷层是含硅ARC层。在一个这种实施例中，具有增加发色团的旋压玻璃材料用来帮助抑制反射率。在化学上，它们是(硅氧烷)含硅碳的聚合物。在被退火时，它们形成二氧化硅和碳聚合物的混合物。
图4J示出多个鳍418的所选一个鳍的蚀刻以及图案化掩模430的后续去除之后的图4I的结构。在一个实施例中，这个过程称作过程的“鳍切割”或“特征选择”操作。在实施例中，多个鳍418之一在位置438被去除，以形成具有第一中断图案的图案化的多个鳍418’。在一个这种实施例中，首先使用对任何暴露的第二图案化硬掩模424是选择性的以及对ILD层428是选择性的蚀刻过程来去除暴露的第一图案化硬掩模404。在另一个实施例中，使用“鳍保持”方式，其中使用光致抗蚀剂的相反色调来选择特征，并且在去除背景或未保护鳍的同时的蚀刻过程期间来保护特征。它是光刻过程的相反极性(例如负与正色调成像)。要理解，在这个操作能够使用任一种过程。暴露的鳍然后在位置438采用对暴露的第二图案化硬掩模424是选择性的以及对ILD层428是选择性的蚀刻过程被去除。在第一实施例中，鳍在位置438被去除到水平440，从而留下平坦表面422上方的突出部分446。在第二实施例中，鳍在位置438被去除到与平坦表面422大致共面的水平442。在第三实施例中，鳍在位置438被去除到水平444，从而留下平坦表面422下方的凹口448。
图4K示出形成图案化掩模450的光致抗蚀剂材料的形成和图案化之后的图4J的结构。在实施例中，图案化掩模450具有其中形成的开口452。开口452暴露多个鳍418’的目标第二鳍，其上具有用于最终鳍去除的第二图案化硬掩模424。在实施例中，图案化操作准备使用“着色”或硬掩模材料分化对不想要特征的切割，以允许切割大小为特征418’的节距426的两倍。如与图4I关联地描述的，本文所述的过程使边缘放置误差预算加倍，并且使切割单个特征所要求的孔或开口的大小加倍。在实施例中，图案化掩模450由例如与图4I关联描述的材料来组成。
图4L示出多个鳍418’的所选第二鳍的蚀刻之后的图4K的结构。在实施例中，多个鳍418’的第二鳍在位置454被去除，以形成具有第二中断图案的图案化的多个鳍418”。在一个这种实施例中，首先使用对任何暴露的第一图案化硬掩模104是选择性的以及对ILD层428是选择性的蚀刻过程来去除暴露的第二图案化硬掩模424。然后在位置454采用对暴露的第一图案化硬掩模404是选择性的以及对ILD层428是选择性的蚀刻过程来去除暴露的鳍。在第一实施例中，鳍在位置454被去除到水平456，从而在突出部分446的表面440上方的某个高度留下平坦表面422上方的突出部分。在第二实施例中，鳍在位置454被去除到水平458，从而以与突出部分446的表面440大致相同的高度留下平坦表面422上方的突出部分464。在第三实施例中，鳍在位置454被去除到与平坦表面422大致共面的水平460。在第四实施例中，鳍在位置454被去除到水平462，从而留下平坦表面422下方的凹口466。
图4M示出图案化掩模450的去除以及层间介电(ILD)层468在多个鳍418”之上并且在被去除鳍的位置438和454中的形成之后的图4L的结构。在实施例中，ILD层468由二氧化硅(例如在浅沟槽隔离制作过程中所使用)来组成。但是，可改为使用其他电介质，例如氮化物或碳化物。ILD层468可通过化学气相沉积(CVD)或另一沉积过程(例如ALD、PECVD、PVD、HDP辅助CVD、低温CVD)来沉积。旋压材料是这些膜的另一种通用选项。许多低k介电材料能够旋压晶圆并且固化。这些常用于工业中。
图4N示出ILD层468的平面化以及第一和第二图案化硬掩模404和424的去除之后的图4M的结构。在实施例中，化学机械抛光(CMP)技术用来去除第一图案化硬掩模404和第二硬掩模424，以便使ILD层428和468凹进，以分别形成平面化ILD层428’和468’，并且暴露多个鳍418”的表面。在实施例中，平面化ILD层428’由与平面化ILD层468’基本上相同的材料来组成。在另一个实施例中，平面化ILD层428’由与平面化ILD层468’不同的材料来组成。在任一种情况下，在实施例中，接缝在ILD层468’与ILD层428’之间(例如在位置438或454)来形成。要理解，在实施例中，多个鳍418”的暴露的表面能够用来形成平面半导体装置。
按照另一个实施例，图5示出多个鳍418”的上部分的暴露之后的图4N的结构。参照图5，ILD层468’和ILD层428’被凹进，以暴露鳍418’的突出部分472，并且提供凹进ILD层468”和凹进ILD层428”到凹口高度476。凹口高度476限定上鳍部分472与下鳍部分474之间的位置。ILD层468’和ILD层428’的凹进可通过等离子体、蒸气或湿式蚀刻过程来执行。在一个实施例中，使用对硅鳍418”是选择性的干式蚀刻过程，干式蚀刻过程基于从气体(非限制性地例如NF3、CHF3、C4F8、HBr和O2)所生成的等离子体，并且通常采用在30-100mTorr的范围中的压力以及50-1000瓦特的等离子体偏置。
在示范实施例中，再次参照图4J、图4L和图5，半导体结构包括多个半导体鳍418”，其从半导体衬底420的基本上平坦表面422突出。多个半导体鳍418”具有通过第一位置438(其有具有第一高度的第一鳍部分446)所中断的栅格图案。半导体鳍的栅格图案还通过第二位置454(其有具有第二高度的第二鳍部分464)来中断。在一个实施例中，第二鳍部分454的第二高度与第一鳍部分446的第一高度是不同的。在另一个实施例中，第二鳍部分454的第二高度与第一鳍部分446的第一高度是相同的。在实施例中，在没有中断的情况下观看时，栅格图案具有恒定节距126。
在示范实施例中，再次参照图4J、图4L和图5，半导体结构包括多个半导体鳍418”，其从半导体衬底420的基本上平坦表面422突出。多个半导体鳍418”具有通过第一位置438(其具有第一凹口)所中断的栅格图案。在一个实施例中，半导体鳍的栅格图案还通过第二位置454(其具有第二凹口或鳍部分中的一个)来中断。在实施例中，在没有中断的情况下观看时，栅格图案具有恒定节距426。在实施例中，沟槽隔离层468”设置在凹口之中和之上。
要理解，上述方式可适用于制作除了半导体鳍之外的其他半导体几何结构。例如，在实施例中，实现上述方式，以用于制作半导体纳米线或半导体纳米带。在实施例中，术语“半导体主体”或“多个半导体主体”一般表示诸如鳍、纳米线和纳米带之类的几何结构。
要理解，产生于上述示范处理方案的结构(例如产生于图4N和图5的结构)可按照相同或相似形式用于后续处理操作，以完成装置制作(例如PMOS和NMOS装置制作)。作为成品装置的示例，图6A和图6B分别示出按照本公开的实施例的非平面半导体装置的截面图和平面图(沿截面图的a-a’轴所截取)。
参照图6A，半导体结构或装置600包括非平面活动区(例如包括突出鳍部分604和子鳍区605的鳍结构)，其在隔离区606内并从衬底602来形成。栅极线608设置在非平面活动区的突出部分604之上以及隔离区606的一部分之上。如所示，栅极线608包括栅电极650和栅介电层652。在一个实施例中，栅极线608还可包括介电帽层654。从这个透视图还看到栅接触部614和上覆栅接触通孔616连同上覆金属互连660，其全部设置在层间介电堆叠或层670中。从图6A的透视图还看到，在一个实施例中，栅接触部614设置在隔离区606之上，但不在非平面活动区之上。
如图6A中还示出，在实施例中，鳍选择凹进的制造物保持在最终结构中。例如，在所示实施例中，残留突出部分699保留。在其他实施例中，凹口可保留，如上所述。
如图6A中还示出，在实施例中，界面680存在于突出鳍部分604与子鳍区605之间。界面680能够是掺杂子鳍区605与轻或未掺杂上鳍部分604之间的过渡区。在一个这种实施例中，每个鳍为大约10纳米宽或以下，以及子鳍掺杂剂在子鳍位置从相邻固态掺杂层来提供。在这种具体实施例中，每个鳍小于10纳米宽。
参照图6B，栅极线608示为设置在突出鳍部分604之上。突出鳍部分604的源和漏极区604A、604B能够从这个透视图来看到。在一个实施例中，源和漏极区604A和604B是突出鳍部分604的原始材料的掺杂部分。在另一个实施例中，突出鳍部分604的材料被去除并且采用另一种半导体材料例如通过外延沉积来取代。在任一种情况下，源和漏极区604A和604B可在介电层606的高度下方延伸，即，延伸到子鳍区605中。按照本公开的实施例，更重掺杂子鳍区(即界面680下方的鳍的掺杂部分)阻止经过块体半导体鳍的这个部分的源极到漏极泄漏。
在实施例中，半导体结构或装置600是非平面装置，非限制性地例如fin-FET或三栅装置。在这种实施例中，对应半导电沟道区由三维主体来组成或者在三维主体中形成。在一个这种实施例中，栅极线608的栅电极堆叠包围三维主体的至少顶面和一对侧壁。
衬底602可由半导体材料(其能够耐受制造过程，并且其中电荷能够迁移)来组成。在实施例中，衬底602是块体衬底，其由掺杂有载荷子(非限制性地例如磷、砷、硼或者其组合)的结晶硅、硅/锗或锗层来组成，以形成活动区604。在一个实施例中，块体衬底602中的硅原子的浓度大于97％。在另一个实施例中，块体衬底602由在不同结晶衬底顶部所生长的外延层(例如在硼掺杂块体硅单晶衬底顶部所生长的硅外延层)来组成。块体衬底602备选地可由III-V族材料来组成。在实施例中，块体衬底602由III-V材料(非限制性地例如氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或者其组合)来组成。在一个实施例中，块体衬底602由III-V材料来组成，以及载荷子掺杂剂杂质原子是非限制性地例如碳、硅、锗、氧、硫、硒或碲等。
隔离区606可由适合最终电隔离或促成永久栅结构的部分与底层块体衬底的隔离或者隔离底层块体衬底内形成的活动区(例如隔离鳍活动区)的材料来组成。例如，在一个实施例中，隔离区606由介电材料(非限制性地例如二氧化硅、氧氮化硅、氮化硅或者碳掺杂氮化硅)来组成。
栅极线608可由栅电极堆叠(其包括栅介电层652和栅电极层650)来组成。在实施例中，栅电极堆叠的栅电极由金属栅来组成，以及栅介电层由高K材料来组成。例如，在一个实施例中，栅介电层由金属(非限制性地例如氧化铪、氧氮化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅锶钽、铌锌酸铅或者其组合)来组成。此外，栅介电层的一部分可包括从衬底602的顶部几层所形成的原始氧化物层。在实施例中，栅介电层由顶部高k部分和下部(其由半导体材料的氧化物所组成)来组成。在一个实施例中，栅介电层由氧化铪的顶部部分以及二氧化硅或氧氮化硅的底部部分来组成。在一些实现中，栅电介质的一部分是“U”形结构，其包括与衬底表面基本上平行的底部部分以及两个侧壁部分(其与衬底的顶面基本上垂直)。
在一个实施例中，栅电极由金属层(非限制性地例如金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或者导电金属氧化物)来组成。在具体实施例中，栅电极由非功函数设定填充材料(其在金属功函数设定层上方所形成)来组成。栅电极层可由P型功函数金属或者N型功函数金属来组成，这取决于晶体管是PMOS还是NMOS晶体管。在一些实现中，栅电极层可由两个或更多金属层的堆叠来组成，其中一个或多个金属层是功函数金属层，而至少一个金属层是导电填充层。对于PMOS晶体管，可用于栅电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如氧化钌)。P型金属层将实现具有在大约4.9eV与大约5.2eV之间的功函数的PMOS栅电极的形成。对于NMOS晶体管，可用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物(例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)。N型金属层将实现具有在大约3.9eV与大约4.2eV之间的功函数的NMOS栅电极的形成。在一些实现中，栅电极可由“U”形结构来组成，其包括与衬底表面基本上平行的底部部分以及两个侧壁部分(其与衬底的顶面基本上垂直)。在另一个实现中，形成栅电极的金属层的至少一个可以只是平面层，其与衬底的顶面基本上平行，并且不包括与衬底的顶面基本上垂直的侧壁部分。在本公开的其他实现中，栅电极可由U形结构和平面非U形结构的组合来组成。例如，栅电极可由一个或多个U形金属层(其在一个或多个平面非U形层顶部形成)来组成。
与栅电极堆叠关联的隔离物可由适合最终电隔离或者促成永久栅结构与相邻导电接触部(例如自对齐接触部)的隔离的材料来组成。例如，在一个实施例中，隔离物由介电材料(非限制性地例如二氧化硅、氧氮化硅、氮化硅或者碳掺杂氮化硅)来组成。
栅接触部614和上覆栅接触通孔616可由导电材料来组成。在实施例中，接触部或通孔的一个或多个由金属种类来组成。金属种类可以是纯金属(例如钨、镍或钴)，或者可以是合金(例如金属-金属合金或者金属-半导体合金(例如诸如硅化物材料))。
在实施例(尽管未示出)中，提供结构600涉及接触图案的形成，其与现有栅图案完全对齐，同时消除具有非常紧密配准预算的光刻操作的使用。在一个这种实施例中，这种方式实现固有高选择性湿式蚀刻的使用(例如相对常规实现的干式或等离子体蚀刻)，以生成接触开口。在实施例中，接触图案通过利用现有栅图案结合接触插塞光刻操作来形成。在一个这种实施例中，该方式实现消除对原本生成接触图案的关键光刻操作的需要，如常规方式中所使用的。在实施例中，沟槽接触网格没有单独图案化，而是在多(栅)线之间形成。例如，在一个这种实施例中，沟槽接触网格在栅极栅格图案化之后但在栅极栅格切割之前形成。
此外，栅堆叠结构608可通过取代栅过程来制作。在这种方案中，伪栅材料(例如多晶硅或氮化硅支柱材料)可被去除并且采用永久栅电极材料来取代。在一个这种实施例中，永久栅介电层也在这个过程中形成，与先前处理进行的相反。在实施例中，伪栅通过干式蚀刻或湿式蚀刻过程被去除。在一个实施例中，伪栅由多晶硅或非晶硅来组成，并且采用干式蚀刻过程(包括SF6的使用)被去除。在另一个实施例中，伪栅由多晶硅或非晶硅来组成，并且采用湿式蚀刻过程(包括NH4OH水溶液或四甲基烃化铵的使用)被去除。在一个实施例中，伪栅由氮化硅来组成，并且采用湿式蚀刻(包括磷酸水溶液)被去除。
在实施例中，本文所述的一种或多种方式基本上考虑伪和取代栅过程与伪和取代接触过程相结合，以得出结构600。在一个这种实施例中，取代接触过程在取代栅过程之后执行，以允许永久栅堆叠的至少一部分的高温退火。例如，在这种具体实施例中，例如在形成栅介电层之后的永久栅结构的至少一部分的退火以大于大约600℃的温度下执行。退火在永久接触部的形成之前执行。
再次参照图6A，半导体结构或装置600的布置将栅接触部放置在隔离区之上。这种布置可被看作是布局空间的低效使用。但是在另一个实施例中，半导体装置具有接触结构，其接触活动区之上形成的栅电极的接触部分。一般来说，在栅极的有源部分之上并且在与沟槽接触通孔相同的层中形成栅接触结构(例如通孔)之前(例如除此之外)，本公开的一个或多个实施例包括首先使用栅对齐沟槽接触过程。这种过程可被实现，以形成用于半导体结构制作(例如用于集成电路制作)的沟槽接触结构。在实施例中，沟槽接触图案形成为与现有栅图案对齐。相反，常规方式通常涉及具有光刻接触图案与现有栅图案紧密配准结合选择性接触蚀刻的附加光刻过程。例如，常规过程可包括具有接触特征的独立图案化的多(栅)网格的图案化。
要理解，上述过程的并非全部方面都需要实施以落入本公开的实施例的精神和范围之内。例如，在一个实施例中，伪栅无需一直在栅堆叠的活动部分之上制作栅接触部之前形成。上述栅堆叠实际上可以是如最初所形成的永久栅堆叠。另外，本文所述的过程可用来制作一个或多个半导体装置。半导体装置可以是晶体管等装置。例如，在实施例中，半导体装置是用于逻辑或存储器的金属氧化物半导体(MOS)晶体管或者是双极晶体管。另外，在实施例中，半导体装置具有三维架构，例如三栅装置、单独寻址双栅装置或FIN-FET。一个或多个实施例对于在亚10纳米(10nm)技术节点制作半导体装置可以是特别有用的。
要理解，在上述示范FEOL实施例中，在实施例中，亚10纳米处理直接在制作方案和所产生结构中实现。在其他实施例中，FEOL考虑因素可通过BEOL亚10纳米处理要求来推动。例如，FEOL层和装置的材料选择和布局可需要适应BEOL亚10纳米处理。在一个这种实施例中，材料选择和栅堆叠架构选择成适应BEOL层的高密度金属化，例如以降低FEOL层中形成但是通过BEOL层的高密度金属化耦合在一起的晶体管结构中的边缘电容。因此，FEOL结构和处理可通过亚10纳米处理直接影响，或者可作为BEOL层的亚10纳米处理的结果而间接地影响。
集成电路的后道工艺(BEOL)层通常包括导电微电子结构(其在本领域称作通孔)，以便将通孔上方的金属线或其他互连电连接到通孔下方的金属线或其他互连。通孔通常通过光刻过程来形成。代表性地，光致抗蚀剂层可在介电层之上旋涂，光致抗蚀剂层可经过图案化掩模来暴露于图案化光化辐射，并且然后可形成暴露的层，以形成光致抗蚀剂层中的开口。随后，可通过使用光致抗蚀剂层中的开口作为蚀刻掩模来在介电层中蚀刻通孔的开口。这个开口称作通孔开口。最后，通孔开口可填充有一个或多个金属或其他导电材料，以形成通孔。
在过去，通孔的尺寸和间隔逐渐减小，并且预计在将来，对于至少某些类型的集成电路(例如高级微处理器、芯片组组件、图形芯片等)，通孔的尺寸和间隔将持续逐渐减小。当通过这类光刻过程来图案化具有极小节距的极小通孔时，若干难题出现。一种这样的难题在于，通孔与上覆互连之间的覆盖以及通孔与底层落点互连之间的覆盖一般需要被控制到通孔节距的大约四分之一的高容差。随着通孔节距随时间而不断缩小，覆盖容差趋向于以比光刻设备能够维持的速率甚至要高的速率随其缩放。
另一种这样的难题在于，通孔开口的关键尺寸一般趋向于比光刻扫描仪的分辨率能力要快的标度。收缩技术存在，以收缩通孔开口的关键尺寸。但是，收缩量趋向于受到最小通孔节距以及受到作为充分光学接近校正(OPC)中性而没有显著减损线宽粗糙度(LWR)和/或关键尺寸均匀性(CDU)的收缩过程的能力所限制。又一个这种难题在于，光致抗蚀剂的LWR和/或CDU特性一般需要随着通孔开口的关键尺寸减小而改进，以便保持关键尺寸预算的相同总分数。但是，大多数光致抗蚀剂的LWR和/或CDU特性当前没有与通孔开口的关键尺寸减小同样迅速地进行改进。
另一这种难题在于，极小通孔节距一般趋向于低于极紫外(EUV)光刻扫描仪的分辨率能力。因此，通常可使用若干不同的光刻掩模，这趋向于增加成本。在某个点，如果节距继续减小，则甚至采用多个掩模，也许也不可能使用EUV扫描仪来印制这些极小节距的通孔开口。
上述因素对于考虑后道工艺(BEOL)金属互连结构的金属线之中的金属线(称作“插塞”、“介电插塞”或“金属线端”)之间的非导电空间或中断的放置和缩放也是相关的。上述因素对于导电片也是相关的，根据定义，导电片是两个导电金属线之间(例如两个平行导电线之间)的导电链接物。该片通常处于与金属线相同的层中。因此，在用于制作金属线、金属通孔、导电片和介电插塞的后端金属化制造技术的领域中需要改进。
在以下描述的一些实施例中，通孔特征(或其他BEOL特征)的图案化和对齐使用若干标线和关键对齐策略来实现。在其他实施例中，相比之下，本文所述的方式实现自对齐插塞和/或通孔的制作。在后面的实施例中，可能的情况是，只需要实现一个关键覆盖步骤(Mx+1栅格化)。
要理解，下面与后道工艺(BEOL)结构和处理关联描述的层和材料通常在底层半导体衬底或结构(例如集成电路的(一个或多个)底层装置层)上或上方形成。在实施例中，底层半导体衬底表示用来制造集成电路的通用加工件对象。半导体衬底常常包括晶圆或其他硅或另一种半导体材料件。适当半导体衬底包括但不限于单晶硅、多晶硅和绝缘体上硅(SOI)以及由其他半导体材料所形成的类似衬底(例如包括锗、碳或III-V族材料的衬底)。取决于制造阶段，半导体衬底常常包括晶体管、集成电路等。衬底还可包括半导体材料、金属、电介质、掺杂剂以及半导体衬底中通常存在的其他材料。此外，所示衬底可在底层下级互连层上制作。
虽然针对选择操作详细描述制作BEOL金属化层的金属化层或者金属化层的部分的下列方法，但是要理解，用于制作的附加或中间操作可包括标准微电子制作过程，例如光刻、蚀刻、薄膜沉积、平面化(例如化学机械抛光(CMP))、扩散、计量、牺牲层的使用、蚀刻终止层的使用、平面化终止层的使用和/或与微电子组件制作关联的任何其他动作。还要理解，对下列过程流程所述的过程操作可按照备选序列来实施，而并非需要执行每一个操作，和/或可执行附加过程操作。
在一些情况下，所产生结构实现在底层金属线上直接居中的通孔的制作。例如由于不完善选择性蚀刻处理，与底层金属线相比，通孔的厚度可以更宽、更窄或者相同。然而，在实施例中，通孔的中心与金属线的中心对齐(相配)。因此，在实施例中，因常规光刻/双镶嵌图案化引起的偏移(其原本必须被容忍)可以不是下列过程方案的一个或多个的所产生结构的因素。
要理解，下面描述的互连制作方案的一些方案能够被实现以节省大量对齐/暴露，能够被实现以改进电接触(例如，通过减小通孔电阻)，或者能够被实现以减少使用常规方式来图案化这类特征原本所要求的总体过程操作和处理时间。还要理解，在除了所示那些制作操作之外的后续或附加制作操作中，在一些实例中，(一个或多个)介电层可从金属线层去除，以提供金属线之间的空气隙。
按照本公开的实施例，描述一种主干方式。该主干方式可涉及原子层沉积(ALD)的多级。在实施例中，紧密节距形成通过例如使用ALD处理的迭代隔离物形成来实现。
为了提供上下文，用于半导体制造的特征的光刻图案化限制到成像工具的分辨率，而无论它是光学(例如193nm)、电子束还是EUV。过程方法(例如多遍图案化、图案收缩方法和基于隔离物的节距分割)能够用来将分辨率扩展到2至4倍或者甚至可能8倍。但是，这类方法可受到限制，因为原始光刻步骤中的过程变化以相似幅值保持在最终图案中。例如，光刻操作可具有+/-3nm的变化。如果这随节距分割过程方法用来生成8nm的最终节距(4nm特征大小)，则所产生最终图案改变4nm+/-3nm。
本文所述的一个或多个实施例涉及迭代隔离物或薄膜沉积的使用以限定层(例如BEOL层)的全部或者基本上全部最终关键小特征。这类特征的变化可好于+/-1nm，这与ALD技术一致。多个材料可用来实现图案的“着色”，以实现采用边缘放置误差的放大余量来解决备选特征(例如通孔、切口、插塞等)。
图7A和图7B示出按照本公开的实施例、用于实现半导体层的极紧密节距最终图案的目标基础结构的截面图。
参照图7A，目标基础层(foundation layer)700包括衬底708上方的转移层706上方的硬掩模层704上方的图案化层702。图案化层702包括主干特征710。主干特征710是具有相对较小的特征(例如相邻主干特征710之间的较小特征的6-100s，其中较小特征是例如4-6纳米宽)的中间编组712的比较宽的特征(例如6-12纳米)。
在实施例中，相对较小的特征的中间编组712的每个包括第一材料类型的小特征716、与第一材料类型不同的第二材料类型的小特征714以及与第一材料类型和第二材料类型不同的第三材料类型的小特征718。材料类型的差可提供材料类型之间的不同蚀刻特性或者选择性。在实施例中，主干特征710的材料与第三材料类型的小特征718的材料是相同的，如图7A所示。在另一个实施例中，主干特征710的材料与第三材料类型的小特征718的材料是不同的，但是具有与第三材料类型的小特征718相似的蚀刻特性或选择性。
参照图7B，目标基础层750包括衬底758上方的转移层756上方的硬掩模层754上方的图案化层752。图案化层752包括主干特征760。主干特征760是具有相对较小的特征(例如相邻主干特征760之间的较小特征的6-100s，其中较小特征是例如4-6纳米宽)的中间编组762的相对较宽的特征(例如6-12纳米)。
在实施例中，相对较小的特征的中间编组762的每个包括第一材料类型的小特征764、与第一材料类型不同的第二材料类型的小特征766以及与第一材料类型和第二材料类型不同的第三材料类型的小特征768。材料类型的差可提供材料类型之间的不同蚀刻特性或者选择性。在实施例中，主干特征760的材料与第二材料类型的小特征766的材料是相同的，如图7A所示。在另一个实施例中，主干特征760的材料与第二材料类型的小特征766的材料是不同的，但是具有与第三材料类型的小特征766相似的蚀刻特性或选择性。
参照图7A和图7B两者，在实施例中，结构700或750包括交替材料的若干迭代垂直层，其将最终限定半导体图案中的特征(例如金属、晶体管等)的最终位置。偶尔更大的特征存在，因为它们代表光刻定义结构，其在实施例中是更大(更宽)的，因为它们具有更大的大小变化。在实施例中，六至数百个窄特征处于宽特征之间。
图8A-8H示出按照本公开的实施例、表示制作用于实现半导体层的极紧密节距最终图案的目标基础结构的方法中的各种操作的截面图。总体上，在实施例中，采用迭代薄膜生成操作。例如，执行共形薄膜沉积，之后接着各向异性蚀刻(例如隔离物形成)、选择性生长或者定向自组装(DSA)。例如以下描述的图案化过程可被实现以提供适合生成半导体层的极紧密节距最终图案的图案化过程。在实施例中，实现这种过程流程的优点包括采用内置方法对紧密节距特征的改进尺寸控制，以便对交替特征进行着色，以允许自对齐通孔、插塞和切口形成。
图8A示出涉及高主干形成的过程操作。多个主干特征808在硬掩模层806上方形成，硬掩模层806在转移层804上方形成，转移层804在衬底802上方形成。在实施例中，多个主干特征808的形成涉及标准光刻操作(例如193nm或EUV)的使用，之后接着到硬掩模(例如SiN、SiO2、SiC)中的蚀刻转移以及然后的任何剩余抗蚀剂和/或抗反射层的去除(例如通过灰烬或湿式清洁)。
图8B示出涉及第一隔离物(隔离物1)形成的过程操作。第一材料组成的小特征的第一集合810沿多个主干特征808的每个的侧壁来形成。在实施例中，小特征的第一集810合使用沉积(例如ALD)和蚀刻方式来形成。在另一个实施例中，使用选择性生长方式来形成小特征的第一集合810。
图8C示出涉及第二隔离物(隔离物2)形成、第三隔离物(隔离物3)形成和第四隔离物(隔离物4)形成的过程操作，其中特定层示为一个可能的示范实施例。第二材料组成的小特征的第二集合812沿小特征的第一集合810的每个的暴露的侧壁来形成。第三材料组成的小特征的第三集合814沿小特征的第二集合812的每个的暴露的侧壁来形成。第二材料组成的小特征的第四集合816沿小特征的第三集合814的每个的暴露的侧壁来形成。在实施例中，首先使用沉积(例如ALD)和蚀刻方式或者选择性生长方式来形成小特征的第二集合812。然后使用另一种沉积(例如ALD)和蚀刻方式或者选择性生长方式来形成小特征的第三集合814。然后使用另一种沉积(例如ALD)和蚀刻方式或者选择性生长方式来形成小特征的第四集合816。
图8D示出涉及连续层生成的过程操作。采用材料类型的选择排序依次形成附加隔离物层818。可使用沉积和蚀刻方式、选择性生长方式或者其组合来制作附加隔离物层818。要理解，可添加比所示的层要多的层。例如，在实施例中，在这个阶段形成隔离物的附加20-200个集合。隔离物的沉积可在相邻侧壁生长的合并之前完成，例如在开口820保持时暂停隔离物的形成。要理解，虽然沉积和蚀刻方式或者选择性生长方式对图8A-8D描述为选项，但是定向自组装(DSA)可用来代替或者作为本文所述隔离物形成的选项之一。在一个这种示例中，使用基于三嵌段的DSA。下面与图12A-12K关联描述基于三嵌段的DSA的示例。
在实施例中，共同参照图8A-8D，执行原始光刻限定模板特征的侧面上的交替材料的薄层的迭代生成。实现这种结构的一种潜在方法是经过薄膜沉积，之后接着各向异性蚀刻。在实施例中，单个过程工具用来执行沉积和蚀刻两者，以极大地改进这种方式的效率。生成完全控制厚度的薄层的其他方式包括选择性生长或DSA。
图8E示出涉及主干去除的过程操作。去除主干特征808，以留下开口822。在实施例中，开口822具有与开口820的宽度近似相同的宽度，如图8E所示。在实施例中，开口820和822的每个具有作为侧壁的隔离物824(第一材料组成的隔离物824)。如所示，隔离物824的一些隔离物从先前标记的隔离物810重新设计。在实施例中，去除主干特征808，以便提供更大空间以供进一步小特征生成。
图8F示出涉及连续层生成的过程操作。最终使用连续隔离物形成完全填充开口820和822。在示范实施例中，隔离物826沿隔离物824的暴露的侧壁来形成。在一个这种实施例中，隔离物826具有第二材料组成。在实施例中，在进一步隔离物形成不是预期或者不是可取得时的阶段，在开口820和822的每个的中心最终形成最终宽特征828。在实施例中，最终宽特征828的形成涉及沿隔离物826的相邻侧壁所形成的材料生长的合并。在一个这种实施例中，材料生长的合并提供最终宽特征828，其各自具有在最终宽特征828之内近似居中的接缝。在实施例中，最终宽特征828具有第三材料组成。
图8G示出涉及图8F的结构的平面化的过程操作。在实施例中，使用化学机械抛光(CMP)操作来执行平面化。在实施例中，平面化过程在插塞/切口和通孔过程操作之前提供平坦结构。与单个薄膜(加上蚀刻)操作相比，在原始光刻特征之下直接居中(其产生开口822)及其之间中途间隔(其产生开口820)的位置828可定标为更大，以便适应与光刻操作关联的较大尺寸变化。在实施例中，如所示，图8G的结构与关联图7A所述的相似或相同。
图8H示出涉及第一材料组成的全部特征(例如隔离物810/824(对应于来自图7A的结构的第一材料类型的小特征716，如图8G所示))的选择性去除的过程操作。在实施例中，使用选择性蚀刻过程(其不去除或者仅轻微去除剩余隔离物材料)来去除第一材料类型的小特征716。在图8H所示的示范实施例中，在去除第一材料类型的小特征716之后，金属线图案化特征830在第一材料类型的全部小特征716的去除时所创建的开口中形成。金属线图案化特征830的一些特征与底层通孔图案化特征832关联。虽然未示出，但是可保留第一材料类型的小特征716的选择小特征(例如经过光刻阻断过程，其阻断第一材料类型的小特征716的选择小特征被去除)，以形成插塞图案化特征。在实施例中，金属线图案化特征830、通孔图案化特征832和任何插塞图案化特征最终图案化到硬掩模层806和转移层804中，以供底层的最终图案化。在另一个实施例中，如所示，金属线图案化特征830、通孔图案化特征832和任何插塞图案化特征实际表示如所示在层834中形成的金属线、通孔和插塞。无论金属线图案化特征830还是实际金属线，其各自可具有上覆硬掩模帽层836，以便在层834的后续处理期间保护特征，如图8H所示。再次参照图8H，在实施例中，通过仅去除一种隔离物类型，为插塞、通孔和/或切口图案化操作中的过程变化提供附加余量。
图8H’和图8H”示出按照本公开的实施例、通孔和插塞图案化之后的示范结构的截面图。
图8H’示出涉及主干特征710的全部材料和第三材料类型的全部小特征718从8H的结构中的选择性去除的过程操作。在实施例中，使用选择性蚀刻过程(其不去除或者仅轻微去除剩余隔离物材料或者已经替代的隔离物材料)去除主干特征710和第三材料类型的小特征718。在图8H’所示的示范实施例中，在去除主干特征710和第三材料类型的小特征718之后，第二金属线图案化特征838在去除主干特征710和第三材料类型的小特征718时所创建的大多数或全部开口中形成。在一个实施例中，在去除主干特征710和第三材料类型的小特征718时所创建的开口的任何剩余填充有插塞材料850(例如以提供由诸如SiN或SiO2之类的非导电材料所组成的线端特征)，或者保留作为插塞区。第二金属线图案化特征838的一些特征与底层第二通孔图案化特征840关联。在实施例中，第二金属线图案化特征838、第二通孔图案化特征840和任何插塞图案化特征850最终图案化到硬掩模层806和转移层804中，以供底层的最终图案化。在另一个实施例中，如所示，第二金属线图案化特征838、第二通孔图案化特征840和任何插塞图案化特征850实际分别表示金属线、通孔和插塞。
无论金属线第二图案化特征838还是实际金属线，或者无论图案化插塞特征850还是实际插塞特征850，其各自可具有上覆硬掩模帽层842，以便在后续处理操作期间保护特征，如图8H’所示。在实施例中，上覆硬掩模帽层842在组成上与上覆硬掩模帽层836相比是不同的。因此，在实施例中，交替特征具有不同硬掩模材料。这种布置可更好地促进通孔采用增加边缘放置余量从上方的后续形成层的后续连接，以防止通孔到达错误金属特征。
要理解，由于金属线830(或图案化特征)和第二金属线838(或图案化特征)在不同处理操作中形成，所以金属线830和第二金属线838的组成可有所不同。在示范实施例中，图8H”示出金属线830’在组成上与金属线838有所不同的示例。因此，交替特征可由不同传导材料来组成。
要理解，一些较旧形式的基于隔离物的节距分割技术可用于大量制造中。以上围绕主干方式所述的实施例可被实现，以便将基于隔离物的节距分割的一遍或二遍扩展到极大数量的迭代隔离物形成操作。一个或多个实施例提供使半导体芯片密度以高制造产率进行缩放的方式。一个或多个实施例提供用于制作具有一致地完善形成的特征大小的密集互连或者甚至晶体管(若应用于FEOL处理)的方式。要理解，使用主干方式所制作的产品的逆向工程可展现具有偶发宽一维(1D)特征的主要紧密节距特征(例如亚10nm节距特征)。截面扫描电子显微术(XSEM)可展现交替特征上的“着色”(例如相对例如蚀刻选择性等的性质相互不同)硬掩模。
按照本公开的实施例，应用节距分割，以提供用于制作BEOL制作方案中的交替金属线的方式。本文所述的一个或多个实施例针对节距分割图案化过程流程，其增加通孔、切口和插塞的覆盖余量。实施例可实现超出现有技术光刻设备的分辨率能力的金属层的节距的连续缩放。在实施例中，金属线之间的间距是恒定的，并且能够使用ALD来控制到埃级精度。在实施例中，过程流程设计成使得“替代ILD”流程是可能的。也就是说，能够在图案和金属化完成之后沉积ILD。图案化流程通常经过蚀刻/清洁步骤来损坏ILD，但是在这个流程中，ILD能够最后被沉积，并且因此避免图案化期间的损坏。
为了提供上下文，当缩放特征大小和节距时，通孔、切口和插塞图案化的边缘放置误差是有问题的。解决这类问题的现有技术解决方案涉及通过改进扫描仪覆盖并且改进关键尺寸(CD)控制来收紧边缘放置误差的尝试或者使用超自对齐集成方式的尝试。相比之下，本文所述的实施例涉及能够在无需光刻加工或超自对齐中的改进的情况下取得边缘放置误差余量的类似改进的过程的实现。
按照本公开的实施例，金属线按照两个独立操作序列来制作，以便使切口/插塞和通孔图案化的覆盖余量的量加倍。在示范过程流程的第一部分中，节距分割方法用来将金属线、插塞并且然后将通孔图案化到层间介电材料中。在示范过程流程的第二部分中，沟槽/通孔开口填充有金属(例如双镶嵌金属化)并且然后抛光。然后在金属线之间去除牺牲硬掩模层。然后使用例如原子层沉积(ALD)来用牺牲介电材料涂敷金属线。在示范过程流程的第三部分中，执行各向同性隔离物蚀刻，以暴露沟槽的底部。使用插塞图案化流程，介电材料被添加到金属线端应当出现的位置，以及通孔蚀刻在互补金属线上完成。来自第一金属线的金属充当蚀刻终止，以防止这些位置中的蚀刻。在示范过程流程的第四部分中，沟槽填充有金属，并且被抛光以暴露金属。在抛光之后，牺牲硬掩模材料被去除，以及可选地采用介电材料来替换，并且然后再次抛光，以完成金属化过程。通过调谐介电材料的沉积，也能够***空气隙。另外，实施例可涉及代替金属的牺牲硬掩模材料的使用。牺牲硬掩模能够被去除，并且在“第二”金属化操作采用金属来替换。
在示范处理方案中，图9A-9L示出按照本公开的实施例、表示涉及采用后道工艺(BEOL)互连制作的增加覆盖余量的节距分割图案的方法中的各种操作的集成电路层的部分的角截面图。
参照图9A，起始点结构900作为用于制作新金属化层的开始点来提供。起始点结构900包括硬掩模层902，其设置在层间介电(ILD)层906上设置的牺牲层904上。ILD层可沉积在衬底上方，以及在一个实施例中设置在底层金属化层之上。在一个实施例中，硬掩模层902是氮化硅(SiN)或氮化钛硬掩模层。在一个实施例中，牺牲层是硅层，例如多晶硅层或非晶硅层。
参照图9B，图案化图9B的结构的硬掩模层902和牺牲层904。图案化硬掩模层902和牺牲层904，以分别形成图案化硬掩模层908和图案化牺牲层910。图案化硬掩模层908和图案化牺牲层910包括第一线路开口912和线端区域914的图案。在实施例中，硅牺牲层适合于使用各向异性等离子体蚀刻过程来图案化到精细特征。在实施例中，光刻抗蚀剂掩模暴露和蚀刻过程用来形成图案化硬掩模层908和图案化牺牲层910，其具有抗蚀剂层或堆叠的后续去除。在实施例中，第一线路开口912具有栅格类型图案，如图9B所示。在实施例中，节距分割图案化方案用来形成第一线路开口912的图案。下面更详细描述适当节距分割方案的示例。后续线路“切口”或插塞保存光刻过程然后可用来限定线端区域914。
图9C示出底层通孔位置图案化之后的图9B的结构。通孔开口916可在ILD层906的选择位置来形成，以形成图案化ILD层918。在实施例中，使用自对齐通孔过程来图案化通孔。选择位置在通过第一线路开口912所暴露的ILD层906区域内形成。在实施例中，独立光刻和蚀刻过程用来在光刻图案化过程(其用来形成第一线路开口912)之后形成通孔开口916。
图9D示出第一金属化过程之后的图9C的结构。在实施例中，使用双镶嵌金属化过程，其中同时填充通孔和金属线。互连线920和导电通孔920在第一线路开口和通孔开口916中形成。在实施例中，执行金属填充过程，以提供互连线920和导电通孔920。在实施例中，金属填充过程使用金属沉积和后续平面化处理方案(例如化学机械平面化(CMP)过程)来执行。在图案化牺牲硬掩模层910基本上由硅组成的情况下，在形成导电填充层之前可沉积衬里材料，以便阻止图案化牺牲硬掩模层910的硅化。
图9E示出互连线920的暴露之后的图9D的结构。去除图案化硬掩模层908和图案化牺牲层910，以使互连线920暴露，其具有图案化ILD层918中的底层导电通孔。展现线端开口924。线端开口924提供互连线920的栅格图案中的断点。在实施例中，使用选择性湿式蚀刻过程去除图案化硬掩模层908和图案化牺牲层910。
图9F示出共形图案化层的形成之后的图9E的结构。隔离物材料层926在互连线920的栅格图案之上形成并且与其共形。在实施例中，因如下事实而使用原子层沉积(ALD)：它是高度共形以及极为准确的(例如，控制到埃级)。要理解，线端开口924在实施例中过短而不能相对共形隔离物材料层926的形成实际中断互连线920的一般栅格图案。在一个这种实施例中，线端开口924填充有隔离物材料层926，而没有中断互连线920的一般栅格图案。在实施例中，隔离物材料层926使用化学气相沉积(CVD)或原子层沉积(ALD)过程来沉积。在一个实施例中，隔离物材料层926是硅层，例如多晶硅层或非晶硅层。在具体的这种实施例中，衬里材料在形成硅隔离物材料层之前在互连线920上形成，以便阻止隔离物材料层926的硅化。在实施例中，线端切口(插塞)小于或等于隔离物厚度的2倍，使得它们完全填充有共形介电材料。如果它们大于该厚度的2倍，则接缝可形成，并且金属可在后续处理期间将线路短接在一起。
图9G示出隔离物线路从隔离物材料层的形成之后的图9F的结构。在实施例中，隔离物928使用各向异性等离子体蚀刻过程沿互连线920的侧壁来形成。在一个实施例中，隔离物材料层926保持在线端开口924中，以形成互连线920的线端占位(placeholder)部分930。
图9H示出插塞占位层的形成之后的图9G的结构。插塞占位层932在相邻互连线920的隔离物928之间形成。插塞占位层932最初在最终将形成互连线的第二集合的位置中形成。在实施例中，插塞占位层932使用沉积和平面化过程来形成，从而限制隔离物928之间的插塞占位层932。
图9I示出插塞占位层的图案化之后的图9H的结构。图案化插塞占位层932，以便在最终形成线端的选择位置中保留插塞占位934。在实施例中，光刻抗蚀剂掩模暴露和蚀刻过程用来形成插塞占位934，其中具有抗蚀剂层或堆叠的后续去除。
图9J示出第二金属化过程之后的图9I的结构。互连线936在插塞占位层932的图案化时形成的开口(第二线路开口)中形成，以形成插塞占位934。另外，虽然从图中省略独立处理操作，但是通孔开口以及最终的导电通孔938可在导电线936下方的选择位置中形成。这种过程产生双倍图案化(两个不同通孔图案化操作)ILD层940，如图9J所示。
在实施例中，执行金属填充过程，以提供互连线936和导电通孔938。在实施例中，使用金属沉积和后续平面化处理方案(例如化学机械平面化(CMP)过程)来执行金属填充过程。在隔离物928基本上由硅组成的情况下，在形成导电填充层之前可沉积衬里材料，以便阻止隔离物928的硅化。
要理解，在实施例中，由于互连线936(和对应导电通孔938)在比用来制作互连线920(和对应导电通孔922)的过程更迟的过程中形成，所以互连线936能够使用与用来制作导电线920不同的材料来制作。在一个这种实施例中，金属化层最终包括交替的不同第一和第二组成的导电互连。
图9K示出互连线920和936的两个集合的暴露之后的图9J的结构。去除隔离物928、线端占位部分930和插塞占位934，以使互连线920和936暴露，其中分别具有图案化ILD层940中的底层导电通孔922和938。展现线端开口942。线端开口942提供互连线920的栅格图案中以及互连线936的栅格图案中的断点。在实施例中，使用选择性湿式蚀刻过程来去除隔离物928、线端占位部分930和插塞占位934。
在实施例中，图9K的结构表示具有空气隙架构的最终金属化结构。也就是说，由于互连线920和936最终在本文所述的过程中暴露，所以实现空气隙架构。在另一个实施例中，由于互连线920和936在过程中的这个阶段暴露，所以存在去除互连线的扩散阻挡层的侧壁部分的机会。例如，在一个实施例中，这种扩散阻挡层的去除在物理上使互连线920和936的导电特征变薄。在另一个实施例中，在这种扩散阻挡层的侧壁部分的去除时，降低这类互连线920和936的电阻。如图9K所标记，互连线920和936的特征侧壁部分960暴露，而线路下面的部分962则没有暴露。因此，在一个实施例中，互连线920和936的扩散阻挡层从互连线920和936的侧壁960但是没有从互连线920和936的区域962被去除。在具体实施例中，这种扩散阻挡层的侧壁部分的去除涉及Ta和/或TaN层的去除。
因此，参照操作9A-9K，在实施例中，制作后道工艺(BEOL)金属化层的方法包括在衬底上方所形成的牺牲材料928中形成多个导电线920/936。多个导电线920/936的每个包括沿导电填充层的底部和侧壁所形成的阻挡层。然后去除牺牲材料928。从导电填充层的侧壁(例如在位置960)去除阻挡层。在一个实施例中，从导电填充层的侧壁去除阻挡层包括从导电填充层(其包括从由Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、Cu、W、Ag、Au及其合金所组成的组中选取的材料)的侧壁去除钽或氮化钽层。
图9L示出永久ILD层的形成之后的图9K的结构。层间介电(ILD)层946/948在互连线920与936之间形成。ILD层946/948包括互连线920与936之间的部分946。ILD层946/948还包括互连线920和936的线路断点的位置之间的线端(或介电插塞)部分948。
又参照图9L，在实施例中，半导体结构999包括衬底(示出其底层ILD层940)。多个交替第一920和第二936导电线类型沿衬底上方所设置的后道工艺(BEOL)金属化层的相同方向来设置。在一个实施例中，如与图9K关联描述，第一导电线类型920的总组成与第二导电线类型936的总组成是不同的。在具体的这种实施例中，第一导电线类型920的总组成基本上由铜来组成，而第二导电线类型936的总组成基本上由从由Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、Cu、W、Ag、Au及其合金组成的组中选取的材料所组成，反过来也是一样。但是，在另一个实施例中，第一导电线类型920的总组成与第二导电线类型936的总组成是相同的。
在实施例中，第一导电线类型920的线路间隔开某个节距，以及第二导电线类型936的线路间隔开相同节距。在一个实施例中，多个交替第一和第二导电线类型设置在层间介电(ILD)层946/948中。但是，在另一个实施例中，多个交替第一和第二导电线类型920/936的线路通过空气隙来分隔，如与图9K关联描述。
在实施例中，多个交替第一和第二导电线类型920/936的线路各自包括沿线路的底部和侧壁所设置的阻挡层。但是，在另一个实施例中，多个交替第一和第二导电线类型920/936的线路各自包括沿线路的底部962但是没有沿线路的侧壁960所设置的阻挡层，如图9K的实施例中描述。在一个实施例中，多个交替第一和第二导电线类型的线路的一个或多个连接到底层通孔922/938，其连接到半导体结构的底层金属化层。在实施例中，多个交替第一和第二导电线类型920/936的线路的一个或多个通过介电插塞948来中断。
例如与图9L关联描述的所产生结构999(或者图9K的空气隙结构)随后可用作用于形成后续金属线/通孔和ILD层的基础。备选地，图9L的结构999(或者图9K的结构)可表示集成电路中的最终金属互连层。要理解，上述过程操作可按照备选序列来实施，而并非需要执行每一个操作，和/或可执行附加过程操作。还要理解，上述示例集中于金属线和插塞或者线端形成。但是，在其他实施例中，类似方式可用来形成ILD层中的通孔开口。
按照本公开的一个或多个实施例，描述自对齐DSA二嵌段或选择性生长倒置方式。本文所述的一个或多个实施例针对自对齐通孔和插塞图案化。本文所述过程的自对齐方面可基于定向自组装(DSA)机制，如下面更详细描述。但是要理解，选择性生长机制可用来代替基于DSA的方式或者与其相结合。在实施例中，本文所述过程实现后道工艺特征制作的自对齐金属化的实现。更具体来说，一个或多个实施例针对一种方式，其将底层金属用作构建导电通孔和金属之间的非导电空间或中断(称作“插塞”)的模板。
图10A-11M示出按照本公开的实施例、表示自对齐通孔和金属图案化的方法中的各种操作的集成电路层的部分。在每个所述操作的每个图示中，平面图在左边示出，而对应截面图在右边示出。这些视图将在本文中称作对应截面图和平面图。
图10A示出按照本公开的实施例、前一层金属化结构的选项的平面图和对应截面图。参照平面图和对应截面图选项(a)，起始结构1000包括金属线1002和层间介电(ILD)线1004的图案。起始结构1000可按照栅格状图案来图案化，其具有以恒定节距所间隔并且具有恒定宽度的金属线(例如对于DSA实施例，但是不一定是定向选择性生长实施例所需的)，如图10A所示。例如，图案可通过节距二等分或者节距四等分方式来制作。一些线路可与底层通孔关联，例如截面图中作为示例所示的线路1002’。
又参照图10A，备选选项(b)-(f)针对其中在金属线1002和层间介电线1004其中之一或两者的表面上形成(例如沉积、生长或者留作从前一图案化过程剩余的人工制品)附加膜的状况。在示例(b)中，在层间介电线1004上沉积附加膜1006。在示例(c)中，在金属线1002上沉积附加膜1008。在示例(d)中，在层间介电线1004上沉积附加膜1006，并且在金属线1002上沉积附加膜1008。此外，虽然金属线1002和层间介电线1004在(a)中示为共面的，但是在其他实施例中，它们不是共面的。例如，在(e)中，金属线1002在层间介电线1004上方突出。在示例(f)中，金属线1002在层间介电线1004下方凹进。
又参照示例(b)-(d)，附加层(例如层1006或1008)能够用作硬掩模(HM)或保护层，或者用来实现下面与后续处理操作关联描述的选择性生长和/或自组装。这类附加层还可用来保护ILD线不受进一步处理。另外，在金属线之上有选择地沉积另一个材料可因类似原因而是有益的。又参照示例(e)和(f)，也许还可能采用任一个或两个表面上的保护/HM材料的任何组合使ILD线或者金属线凹进。总体上，在这个阶段存在众多选项以用于制备选择性或定向自组装过程的最终底层表面。
图10B示出按照本公开的实施例、图10A的结构上方的层间介电(ILD)线1010的形成之后的图10A的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’和c-c’所截取的对应截面图(a)和(c)，ILD线1010在栅格结构中与底层线路1004的方向垂直地形成。在实施例中，线路1010的材料的覆盖膜通过化学气相沉积等技术来沉积。在实施例中，覆盖膜然后使用光刻和蚀刻处理来图案化，这可涉及例如基于隔离物的四倍图案化(SBQP)或节距四等分。要理解，线路1010的栅格图案能够通过众多方法来制作，包括EUV和/或EBDW光刻、定向自组装等。如下面将更详细描述，后一金属层因而将在相对于前一金属层的正交方向来图案化，因为线路1010的栅格与底层结构的方向正交。在一个实施例中，单个193nm光刻掩模与对前一金属层1002的对齐/配准配合使用(例如线路1010的栅格沿X对齐到前一层‘插塞’图案以及沿Y对齐到前一金属栅格)。参照截面图结构(b)和(d)，硬掩模1012可在介电线1010上形成或者在介电线1010的图案化之后保留。硬掩模1012能够用来在后续图案化步骤期间保护线路1010。如下面更详细描述，栅格图案中的线路1010的形成暴露先前金属线1002和先前ILD线1004(或者1002/1004上的对应硬掩模层)的区域。暴露的区域对应于暴露金属的全部可能的将来通孔位置。在一个实施例中，前一层金属层(例如线路1002)在过程流程的这个点被保护、标记、刷等。
图10C示出按照本公开的实施例、全部潜在通孔位置与全部插塞位置的选择性分化之后的图10B的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’、b-b’、c-c’和d-d’所截取的对应截面图(a)-(d)，在ILD线1010的形成之后，表面改性层1014在底层ILD线1004的暴露的区域上形成。在实施例中，表面改性层1014是介电层。在实施例中，表面改性层1014通过选择性倒置生长方式来形成。在一个这种实施例中，倒置生长方式涉及定向自组装(DSA)刷涂，其具有优先在底层ILD线1004上或者备选地在金属线1002上(或者底层金属或ILD材料上沉积或生长的牺牲层上)进行组装的一个聚合物组件。
图10D示出按照本公开的实施例、对图10C的底层金属和ILD线的暴露的部分的差分聚合物添加之后的图10C的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’、b-b’、c-c’和d-d’所截取的对应截面图(a)-(d)，底层金属/ILD 1002/1004栅格的暴露的部分上的定向自组装(DSA)或选择性生长用来形成中间线1016，其中具有ILD线1010之间的交替聚合物或交替聚合物组件。例如，如所示，聚合物1016A(或聚合物组件1016A)在图10C的层间介电(ILD)线1004的暴露的部分上或上方形成，而聚合物1016B(或聚合物组件1016B)在图10C的金属线1002的暴露的部分上或上方形成。虽然聚合物1016A在与图10C关联描述的表面改性层1014上或上方形成(参见图10D的截面图(b)和(d))，但是要理解，在其他实施例中，表面改性层1014能够省略，以及代替地，交替聚合物或交替聚合物组件能够在与图10B关联描述的结构中直接形成。
又参照图10D，在实施例中，一旦底层结构(例如图10A的结构1000)的表面已经制备(例如，诸如图10B的结构或者图10C的结构)或者直接使用，50-50双嵌段共聚物(例如聚苯乙烯-聚甲基丙烯酸甲酯(PS-PMMA))涂敷在衬底上并且退火，以推动自组装，从而产生图10D的聚合物1016A/聚合物1016B层1016。在一个这种实施例中，通过适当表面能量条件，嵌段共聚物基于ILD线1010之间所暴露的底层材料进行隔离。例如，在具体实施例中，聚苯乙烯有选择地对齐到底层金属线1002的暴露的部分(或者对应金属线帽或硬掩模材料)。同时，聚甲基丙烯酸甲酯有选择地对齐到ILD线1004的暴露的部分(或者对应金属线帽或硬掩模材料)。
因此，在实施例中，如在ILD线1010之间所暴露的底层金属和ILD网格在嵌段共聚物(BCP，即，聚合物1016A/聚合物1016B)中再创建。如果BCP节距与底层栅格节距相当，则情况尤其能够如此。在一个实施例中，聚合物网格(聚合物1016A/聚合物1016B)针对与完全对齐网格的某些小偏差是鲁棒的。例如，如果小插塞在完全对齐网格具有金属的位置实际放置氧化物等材料，则仍然能够取得完全对齐聚合物1016A/聚合物1016B网格。但是，由于ILD线栅格在一个实施例中是没有ILD主干的金属中断的理想化栅格结构，所以可需要使ILD表面是中性的，因为两种类型的聚合物(1016A和1016B)在这种实例中均将暴露于像ILD的材料，而只有一种类型暴露于金属。
在实施例中，所涂敷聚合物(聚合物1016A/聚合物1016B)的厚度与在其位置上最终形成的ILD的最终厚度相比近似相同或者略厚。在实施例中，如下面更详细描述，聚合物网格不是作为蚀刻抗蚀剂而是作为在其周围最终生长永久ILD层的骨架(scaffolding)来形成。因此，聚合物1016(聚合物1016A/聚合物1016B)的厚度能够是重要的，因为它可用来限定随后形成的永久ILD层的最终厚度。也就是说，在一个实施例中，图10D所示的聚合物栅格最终采用大致相同厚度的ILD栅格来取代。
在实施例中，如上所述，图10D的聚合物1016A/聚合物1016B的网格是嵌段共聚物。在一个这种实施例中，嵌段共聚物分子是由共价键合单体链所形成的聚合分子。在嵌段共聚物中，存在至少两种不同类型的单体，并且这些不同类型的单体主要包含在单体的不同嵌段或毗连序列内。所示嵌段共聚物分子包括聚合物嵌段1016A和聚合物嵌段1016B。在实施例中，聚合物嵌段1016A主要包括共价链接单体A的链(例如A-A-A-A-A…)，而聚合物嵌段1016B主要包括共价链接单体B的链(例如B-B-B-B-B…)。单体A和B可表示本领域已知的嵌段共聚物中使用的不同类型的单体的任一种。作为举例，单体A可表示形成聚苯乙烯的单体，以及单体B可表示形成聚甲基丙烯酸甲酯(PMMA)的单体，但是本发明的范围并不局限于此。在其他实施例中，可存在多于两个嵌段。此外，在其他实施例中，嵌段的每个可包括不同类型的单体(例如每个嵌段本身可以是共聚物)。在一个实施例中，聚合物嵌段1016A和聚合物嵌段1016B共价键合在一起。聚合物嵌段1016A和聚合物嵌段1016B可具有大致相等的长度，或者一个嵌段可比另一个明显要长。
通常，嵌段共聚物嵌段(例如聚合物嵌段1016A和聚合物嵌段1016B)各自可具有不同化学性质。作为一个示例，嵌段之一可以是相对更疏水的(例如防水)，而另一个可以是相对更亲水的(例如吸水)。至少在概念上，嵌段之一可与油相对更为相似，而另一嵌段可与水相对更为相似。不同聚合物嵌段之间的化学性质的这类差异(无论是亲水-疏水差异还是其他)可使嵌段共聚物分子是自组装的。例如，自组装可基于聚合物嵌段的微相分离。在概念上，这可与油和水(其一般是不可混合的)的相分离相似。类似地，聚合物嵌段之间的亲水性的差异(例如一个嵌段是相对疏水的，而另一嵌段是相对亲水的)可引起大致类似微相分离，其中不同聚合物嵌段因对另一个的化学厌恶而设法相互“分离”。
但是，在实施例中，由于聚合物嵌段相互共价键合，所以它们在宏观级不能完全分离。相反，给定类型的聚合物嵌段可趋向于在极小(例如纳米尺寸)区域或相中与相同类型的其他分子的聚合物嵌段隔离或聚结。区域或微相的具体大小和形状一般至少部分取决于聚合物嵌段的相对长度。在实施例中，作为举例(如图10D所示)，在两个嵌段共聚物中，如果嵌段为大致相同长度，则生成与交替聚合物1016A线和聚合物1016B线的图案相似的网格。在另一个实施例(未示出)中，在两个嵌段共聚物中，如果嵌段之一比另一个要长但不是比另一个长太多，则可形成支柱结构。在支柱结构中，嵌段共聚物分子可与分离到支柱内部的更短聚合物嵌段微相以及背向支柱延伸并且包围支柱的更长聚合物嵌段对齐。例如，如果聚合物嵌段1016A比聚合物嵌段1016B更长但不是长太多，则可形成支柱结构，其中许多嵌段共聚物分子与形成具有更长聚合物嵌段1016A的相所包围的支柱结构的更短聚合物嵌段1016B对齐。当这种情况在充分大小的面积中发生时，可形成一般六边形封装支柱结构的二维阵列。
在实施例中，聚合物1016A/聚合物1016B栅格首先作为未组装嵌段共聚物层部分来施加，其包括例如通过刷或另一涂敷过程所施加的嵌段共聚物材料。未组装方面表示下列情形：在沉积时，嵌段共聚物尚未完全相分离和/或自组装以形成纳米结构。在这个未组装形式中，嵌段聚合物分子是相对较高随机化的，其中不同聚合物嵌段相对较高随机地定向和定位，其与关联图10D的所产生结构关联论述的组装嵌段共聚物层部分形成对比。未组装嵌段共聚物层部分可按照多种不同方式来施加。作为举例，嵌段共聚物可在溶剂中溶解，并且然后在表面之上旋涂。备选地，未组装嵌段共聚物可在表面之上被喷涂、浸涂、浸没涂敷或者以其他方式涂敷或施加。潜在地可使用施加嵌段共聚物的其他方式以及本领域已知的用于施加类似有机涂层的其他方式。然后，未组装层可例如通过未组装嵌段共聚物层部分的微相分离和/或自组装来形成组装嵌段共聚物层部分。微相分离和/或自组装经过嵌段共聚物分子的重新布置和/或重新定位以及具体来说经过嵌段共聚物分子的不同聚合物嵌段的重新布置和/或重新定位而发生。
在一个这种实施例中，退火处理可应用于未组装嵌段共聚物，以便发起、加速或者以其他方式促进微相分离和/或自组装或者增加微相分离和/或自组装的质量。在一些实施例中，退火处理可包括可操作以增加嵌段共聚物的温度的处理。这种处理的一个示例是烘焙层、在烤炉中或热电灯下加热层、对层施加红外辐射或者以其他方式施加热量或增加层的温度。预期温度增加一般将足以显著加速嵌段聚合物的微相分离和/或自组装的速率，而没有损坏嵌段共聚物或者集成电路衬底的任何其他重要材料或结构。通常，加热可在大约50℃至大约300℃之间或者大约75℃至大约250℃之间的范围，但是不超过嵌段共聚物或集成电路衬底的热降解极限。加热或退火可帮助向嵌段共聚物分子提供能量，以便使它们更具有移动性/柔性，以便增加微相分离的速率和/或改进微相分离的质量。嵌段共聚物分子的这种微相分离或重新布置/重新定位可引起自组装，以形成极小(例如纳米级)结构。自组装可在表面能量、分子亲和力和其他表面相关及化学相关力的影响下发生。
在任何情况下，在一些实施例中，嵌段共聚物的自组装(无论是基于疏水-亲水差异还是其他)可用来形成极小周期结构(例如精确间隔纳米级结构或线)。在一些实施例中，它们可用来形成纳米级线或其他纳米级结构，其能够最终用来形成通孔和开口。在一些实施例中，嵌段共聚物的定向自组装可用来形成通孔，其与互连自对齐，如下面更详细描述。
又参照图10D，在实施例中，对于DSA过程，除了自底层ILD/金属1004/1002表面的方向之外，生长过程还能够受到ILD线1010的材料的侧壁所影响。因此，在一个实施例中，DSA经过制图外延(从线路1010的侧壁)和化学外延(从底层暴露的表面特性)来控制。从缺陷性角度来看，在物理和化学上限制DSA过程能够有效地帮助该过程。所产生聚合物1016A/1016B具有更少自由度，并且经过化学(例如底层ILD或金属线或者通过例如刷方式对其进行的表面改性)和物理(例如从ILD线1010之间形成的沟槽)在全部方向完全被限制。
在备选实施例中，选择性生长过程用来代替DSA方式。图10E示出按照本公开的另一个实施例、底层金属和ILD线的选择性暴露的部分之后的图10B的结构的截面图。参照图10E，第一材料类型1090在底层ILD线1004的暴露的部分上方生长。第二不同材料类型1092在底层金属线1002的暴露的部分上方生长。在实施例中，选择性生长通过对第一和第二材料的每个的dep-etch-dep-etch方式来取得，从而产生材料的每个的多个层，如图10E所示。这种方式针对常规选择性生长技术(其能够形成“蘑菇顶”形状膜)可以是有利的。蘑菇打顶膜生长趋势能够经过交替沉积/蚀刻/沉积(dep-etch-dep-etch)方式来降低。在另一个实施例中，膜有选择地在金属之上沉积，之后接着ILD之上有选择的不同膜(或者反之)，并且重复进行许多次，从而创建夹层状堆叠。在另一个实施例中，两种材料在反应室中同时生长(例如通过CVD样式过程)，其有选择地在底层衬底的每个暴露的区域上生长。
图10F示出按照本公开的实施例、一个种类的聚合物的去除之后的图10D的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’、b-b’、c-c’和d-d’所截取的对应截面图(a)-(d)，聚合物或聚合物部分1016A被去除以再暴露ILD线1004(或者ILD线1004上形成的硬掩模或帽层)，而聚合物或聚合物部分1016B在金属线1002上方保留。在实施例中，之后接着湿式蚀刻或选择性干式蚀刻的深紫外(DUV)整片暴露(flood expose)用来有选择地去除聚合物1016A。要理解，不是聚合物从ILD线1004的首先去除(如所示)，而是可首先执行从金属线1002的去除。备选地，在区域之上有选择地生长介电膜，而不使用混合骨架。
图10G示出按照本公开的实施例、在一个种类的聚合物的去除时开口的位置中的ILD材料的形成之后的图10F的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’、b-b’、c-c’和d-d’所截取的对应截面图(a)-(d)，底层ILD线1004的暴露的区域填充有永久层间介电(ILD)层1018。因此，全部可能的通孔位置之间的开口空间填充有ILD层1018，其包括其上设置的硬掩模层，如图10G的平面图以及截面图(b)和(d)所示。要理解，ILD层1018的材料无需是与ILD线1010相同的材料。在实施例中，ILD层1018通过沉积和抛光过程来形成。在ILD层1018采用伴随硬掩模层1020来形成的情况下，可使用特殊ILD填充材料(例如，填充孔/沟槽的ILD的聚合物封装纳米粒子)。在这种情况下，抛光操作可以是不需要的。
又参照图10G，在实施例中，所产生结构包括均匀ILD结构(ILD线1010+ILD层1018)，以及全部可能插塞的位置在硬掩模1020中覆盖，并且全部可能通孔处于聚合物1016B的区域中。在一个这种实施例中，ILD线1010和ILD层1018由相同材料组成。在另一个这种实施例中，ILD线1010和ILD层1018由不同ILD材料组成。在任一种情况下，在具体实施例中，可在最终结构中观察到例如ILD线1010与ILD层1018的材料之间的接缝之类的区别。示范接缝1099在图10G中为了便于说明而示出。
图10H示出按照本公开的实施例、通孔图案化之后的图10G的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’、b-b’、c-c’和d-d’所截取的对应截面图(a)-(d)，通孔位置1022A、1022B和1022C通过选择位置中的聚合物1016B的去除被开口。在实施例中，选择性通孔位置形成通过使用光刻技术完成。在一个这种实施例中，聚合物1016B采用灰化全面去除，并且重新填充有光致抗蚀剂。光致抗蚀剂可以是高度敏感的，并且具有大酸扩散和侵蚀去保护或交联(取决于抗蚀剂色调)，因为潜像通过ILD(例如通过ILD线1010和ILD层1018)沿两种方向来限制。抗蚀剂用作根据特定位置中是否要求通孔来“接通”或“关断”的数字开关。理想地，光致抗蚀剂能够用来仅填充孔而没有溢出。在实施例中，通孔位置1022A、1022B和1022C采用该过程完全限制，使得减轻线路边缘或宽度粗糙度(LWR)以及线路折叠和/或反射(即使没有消除)。在实施例中，低剂量与EUV/EBDW配合使用，并且显著增加运行率。在一个实施例中，伴随EBDW的使用的附加优点在于，能够通过显著减少所要求孔径的数量以及降低需要被输送的剂量来增加运行率的仅单次激发类型/大小。在使用193nm浸没光刻的情况下，在实施例中，过程流程沿两种方向限制通孔位置，使得实际图案化的通孔的大小是晶圆上的实际通孔的大小的两倍(例如假定1:1线/空间图案)。备选地，通孔位置能够按照反色调来选择，其中需要被保留的通孔采用光致抗蚀剂来保护，而其余位点被去除并且稍后填充有ILD。这种方式能够允许在图案化流程结束时的单个金属填充/抛光过程而不是两个独立金属沉积步骤。
图10I示出按照本公开的实施例、通孔形成之后的图10H的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’、b-b’、c-c’和d-d’所截取的对应截面图(a)-(d)，通孔位置1022A、1022B和1022C填充有金属，以分别形成通孔1024A、1024B和1024C。在实施例中，通孔位置1022A、1022B和1022C填充有过量金属，以及执行后一抛光操作。但是，在另一个实施例中，填充通孔位置1022A、1022B和1022C而没有金属过量填充，并且省略抛光操作。要理解，图10I所示的通孔填充可在反色调通孔选择方式中省略。
图10J示出按照本公开的实施例、第二种类的聚合物的去除以及采用ILD材料的取代之后的图10I的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’、b-b’、c-c’和d-d’所截取的对应截面图(a)-(d)，去除剩余聚合物或聚合物部分1016B(例如，其中尚未选择通孔位置)，以再暴露金属线1002。随后，在去除剩余聚合物或聚合物部分1016B的位置中形成ILD层1026，如图10J所示。
又参照图10J，在实施例中，所产生结构包括均匀ILD结构(ILD线1010+ILD层1018+ILD层1026)，以及全部可能插塞的位置在硬掩模1020中覆盖。在一个这种实施例中，ILD线1010、ILD层1018和ILD层1026由相同材料组成。在另一个这种实施例中，ILD线1010、ILD层1018和ILD层1026中的两个由相同材料组成，而第三个由不同ILD材料组成。在又一个这种实施例中，全部ILD线1010、ILD层1018和ILD层1026由相互之间不同的ILD材料来组成。在任何情况下，在具体实施例中，可在最终结构中观察到例如ILD线1010与ILD层1026的材料之间的接缝之类的区别。示范接缝1097在图10J中为了便于说明而示出。同样，可在最终结构中观察到例如ILD层1018与ILD层1026的材料之间的接缝之类的区别。示范接缝1098在图10J中为了便于说明而示出。
图10K示出按照本公开的实施例、所选插塞位置中的抗蚀剂或掩模的图案化之后的图10J的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’和b-b’所截取的对应截面图(a)和(b)，插塞位置1028A、1028B和1028C通过在那些位置之上形成掩模或抗蚀剂层来保存。这种保存图案化可称作金属端对端光刻图案化，其中确定插塞位置，其中要求随后形成的金属线中的断点。要理解，由于插塞位置只能够处于定位ILD层1018/硬掩模1020的那些位置中，所以插塞能够在先前层ILD线1004之上出现。在实施例中，图案化通过使用光刻操作(例如EUV、EBDW或浸没193nm)来取得。在实施例中，图10K所示的过程示范正色调图案化过程的使用，其中保存金属之间的空间需要出现的区域。要理解，在另一个实施例中，还有可能改为开口孔以及相反过程的色调。
图10L示出按照本公开的实施例、硬掩模去除和ILD层凹进之后的图10K的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’和b-b’所截取的对应截面图(a)和(b)，硬掩模1020被去除，以及ILD层1018和ILD层1026被凹进，以通过原始最上表面下方的这些层的蚀刻分别形成凹进ILD层1018’和凹进ILD层1026’。要理解，ILD层1018和ILD层1026的凹进在没有蚀刻或凹进ILD线1010的情况下执行。选择性可通过ILD线上的硬掩模层1012的使用来取得(如截面图(a)和(b)所示)。备选地，在ILD线1010由与ILD层1018和ILD层1026的材料不同的ILD材料来组成的情况下，甚至在硬掩模1012不存在的情况下也可使用选择性蚀刻。ILD层1018和ILD层1026的凹进要提供如通过ILD线1010所隔离的第二级金属线的位置，如以下所述。在一个实施例中，凹进的程度或深度基于其上形成的金属线的预期最终厚度来选择。要理解，插塞位置1028A、1028B和1028C中的ILD层1018没有被凹进。
图10M示出按照本公开的实施例、金属线形成之后的图10L的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’、b-b’和c-c’所截取的对应截面图(a)、(b)和(c)，用于形成金属互连线的金属在图10L的结构上方共形地形成。金属然后例如通过CMP来平面化，以提供金属线1030，其被限制到凹进ILD层1018’和凹进ILD层1026’上方的位置。金属线1030经过预定通孔位置1024A、1024B和1024C与底层金属线1002耦合(1024B在截面图(c)中示出；要注意，为了便于说明，另一个通孔1032在截面图(b)中示为与插塞1028B直接相邻，即使这与先前附图不一致)。金属线1030通过ILD线1010相互隔离，并且通过所保存插塞1028A、1028B和1028C来中断或分开。插塞位置上和/或ILD线1010上剩余的任何硬掩模可在过程流程的这个部分被去除，如图10M所示。形成金属线1030的金属(例如铜及关联阻挡和籽晶层)沉积和平面化过程可以是通常用于标准后道工艺(BEOL)单或双镶嵌处理的过程。在实施例中，在后续制作操作中，可去除ILD线1010，以提供所产生金属线1030之间的空气隙。
图10M的结构随后可用作用于形成后续金属线/通孔和ILD层的基础。备选地，图10M的结构可表示集成电路中的最终金属互连层。要理解，上述过程操作可按照备选序列来实施，而并非需要执行每一个操作，和/或可执行附加过程操作。此外，虽然上述过程流程集中于定向自组装(DSA)的应用，但是与之不同，选择性生长过程可用于过程流程的一个或多个位置中。在任何情况下，所产生结构实现在底层金属线上直接居中的通孔的制作。也就是说，例如由于不完善选择性蚀刻处理，与底层金属线相比，通孔的厚度可以更宽、更窄或者相同。然而，在实施例中，通孔的中心与金属线的中心对齐(相配)。因此，在实施例中，因常规光刻/双镶嵌图案化引起的偏移(其原本必须被容忍)不是本文所述的所产生结构的因素。
本文所述的一个或多个实施例针对前一层自对齐通孔和插塞图案化。本文所述过程的自对齐方面可基于定向自组装(DSA)机制，如下面更详细描述。但是要理解，选择性生长机制可用来代替基于DSA的方式或者与其相结合。在实施例中，本文所述过程实现后道工艺特征制作的自对齐金属化的实现。
图11A-11M示出按照本公开的实施例、表示自对齐通孔和金属图案化的方法中的各种操作的集成电路层的部分。在每个所述操作的每个图示中，平面图在左边示出，而对应截面图在右边示出。这些视图将在本文中称作对应截面图和平面图。
图11A示出按照本公开的实施例、前一层金属化结构的选项的平面图和对应截面图。参照平面图和对应截面图选项(a)，起始结构1100包括金属线1102和层间介电(ILD)线1104的图案。起始结构1100可按照栅格状图案来图案化，其中金属线以恒定节距来间隔并且具有恒定宽度，如图11A所示(若使用自组装材料)。如果使用定向选择性生长技术，则底层图案不必是单节距或宽度。例如，图案可通过节距二等分或者节距四等分方式来制作。一些线路可与底层通孔关联，例如截面图中作为示例所示的线路1102’。
又参照图11A，备选选项(b)-(f)处理某种状况，其中在金属线1102和层间介电线1104其中之一或两者的表面上形成(例如沉积、生长或者留作从前一图案化过程剩余的人工制品)附加膜。在示例(b)中，在层间介电线1104上沉积附加膜1106。在示例(c)中，在金属线1102上沉积附加膜1108。在示例(d)中，在层间介电线1104上沉积附加膜1106，并且在金属线1102上沉积附加膜1108。此外，虽然金属线1102和层间介电线1104在(a)中示为共面的，但是在其他实施例中，它们不是共面的。例如，在(e)中，金属线1102在层间介电线1104上方突出。在示例(f)中，金属线1102在层间介电线1104下方凹进。
又参照示例(b)-(d)，附加层(例如层1106或1108)能够用作硬掩模(HM)或保护层，或者用来实现下面与后续处理操作关联描述的选择性生长和/或自组装。这类附加层还可用来保护ILD线不受进一步处理。另外，在金属线之上有选择地沉积另一个材料可因类似原因而是有益的。又参照示例(e)和(f)，也许还可能采用任一个或两个表面上的保护/HM材料的任何组合使ILD线或者金属线凹进。总体上，在这个阶段存在众多选项以用于制备选择性或定向自组装过程的最终底层表面。
图11B示出按照本公开的实施例、底层金属/ILD栅格上(例如，如图11A所示的结构上)的定向自组装(DSA)生长的选项的平面图和对应截面图。参照平面图，结构1110包括具有交替聚合物或交替聚合物组件的层。例如，如所示，聚合物A(或聚合物组件A)在图11A的层间介电(ILD)线1104上或上方形成，而聚合物B(或聚合物组件B)在图11A的金属线1102上或上方形成。参照截面图，在(a)中，聚合物A(或聚合物组件A)在ILD线1104上形成，而聚合物B(或聚合物组件B)在金属线1102上形成。在(b)中，聚合物A(或聚合物组件A)在附加膜1106(其在ILD线1104上形成)上形成，而聚合物B(或聚合物组件B)在金属线1102上形成。在(c)中，聚合物A(或聚合物组件A)在ILD线1104上形成，而聚合物B(或聚合物组件B)在附加膜1108(其在金属线1102上形成)上形成。在(d)中，聚合物A(或聚合物组件A)在附加膜1106(其在ILD线1104上形成)上形成，而聚合物B(或聚合物组件B)在附加膜1108(其在金属线1102上形成)上形成。
又参照图11B，在实施例中，一旦底层结构(例如图11A的结构1100)的表面已经制备，50-50双嵌段共聚物(例如聚苯乙烯-聚甲基丙烯酸甲酯(PS-PMMA))涂敷在衬底上并且退火，以推动自组装，从而产生图11B的结构的聚合物A/聚合物B层。在一个这种实施例中，通过适当表面能量条件，嵌段共聚物基于结构1100的底层材料进行隔离。例如，在具体实施例中，聚苯乙烯有选择地对齐到底层金属线1102(或者对应金属线帽或硬掩模材料)。同时，聚甲基丙烯酸甲酯有选择地对齐到ILD线1104(或者对应金属线帽或硬掩模材料)。
因此，在实施例中，底层金属和ILD网格在嵌段共聚物(BCP，即，聚合物A/聚合物B)中再创建。如果BCP节距与底层栅格节距相当，则情况尤其能够如此。在一个实施例中，聚合物网格(聚合物A/聚合物B)针对与高度完全对齐网格的某些小偏差是鲁棒的。例如，如果小插塞在高度完全对齐网格具有金属的位置实际放置氧化物等材料，则仍然能够取得高度完全对齐聚合物A/聚合物B网格。但是，由于ILD线栅格在一个实施例中是没有ILD主干的金属中断的理想化栅格结构，所以可需要使ILD表面是中性的，因为两种类型的聚合物(A和B)在这种实例中均将暴露于像ILD的材料，而只有一种类型暴露于金属。
在实施例中，所涂敷聚合物(聚合物A/B)的厚度与在其位置上最终形成的ILD的最终厚度相比近似相同或者略厚。在实施例中，如下面更详细描述，聚合物网格不是作为蚀刻抗蚀剂而是作为在其周围最终生长永久ILD层的骨架来形成。因此，聚合物(A/B)的厚度能够是重要的，因为它可用来限定随后形成的永久ILD层的最终厚度。也就是说，在一个实施例中，图11B所示的聚合物栅格最终采用大致相同厚度的ILD栅格来取代。
在实施例中，如上所述，图2的聚合物A/聚合物B的网格是嵌段共聚物。在一个这种实施例中，嵌段共聚物分子是例如以上与图10D关联描述的分子。在实施例中，作为第一示例(如图11B所示)，在两个嵌段共聚物中，如果嵌段为大致相同长度，则生成与交替聚合物A线和聚合物B线的图案相似的网格。在作为第二示例的另一个实施例(未示出)中，在两个嵌段共聚物中，如果嵌段之一比另一个要长但不是比另一个长太多，则可形成垂直支柱结构。在支柱结构中，嵌段共聚物分子可与分离到柱内部的更短聚合物嵌段微相以及背向柱延伸并且包围柱的更长聚合物嵌段对齐。例如，如果聚合物嵌段A比聚合物嵌段B更长但不是长太多，则可形成支柱结构，其中许多嵌段共聚物分子与形成具有更长聚合物嵌段A的一相所包围的支柱结构的更短聚合物嵌段B对齐。当这种情况在充分大小的面积中发生时，可形成一般六边形封装支柱结构的二维阵列。
在实施例中，聚合物A/聚合物B栅格首先作为未组装嵌段共聚物层部分来施加，其包括例如通过刷或另一涂敷过程所施加的嵌段共聚物材料，如以上与图10D关联描述。在这种实施例中，退火处理应用于未组装嵌段共聚物，以便发起、加速或者以其他方式促进微相分离和/或自组装或者增加微相分离和/或自组装的质量，如以上与图10D关联描述。
图11C示出按照本公开的实施例、一个种类的聚合物的去除之后的图11B的结构的平面图和对应截面图。参照图11C，聚合物B被去除以再暴露金属线1102(或者金属线1102上形成的硬掩模或帽层)，而聚合物A在ILD线1104中保留，从而形成结构1112。在实施例中，之后接着湿式蚀刻或选择性干式蚀刻的深紫外(DUV)整片暴露用来有选择地去除聚合物1016A。要理解，不是聚合物从金属线1102的首先去除(如所示)，而是可首先执行从ILD线的去除。
图11D示出按照本公开的实施例、金属线1102之上的牺牲材料层的形成之后的图11C的结构的平面图和对应截面图。参照平面图和对应截面图(b)，结构1114包括在金属线1102上或上方并且在聚合物A线(其在ILD线1104上或上方)之间所形成的牺牲B层。在实施例中，参照截面图(a)，低温沉积例如采用作为共形层1116的氧化物(例如TiOx)或另一牺牲材料来填充聚合物A线之间的沟槽。共形层1116然后通过干式蚀刻或化学机械平面化(CMP)过程来限制到金属线1102上方的区域。所产生层在本文中称作牺牲B，因为在一些实施例中，该材料最终采用永久ILD材料来取代。但是，在其他实施例中，要理解，与前述不同，永久ILD材料可在这个阶段形成。在使用牺牲材料的情况下，在实施例中，牺牲材料具有对该过程中使用的其他材料的必要沉积性质、热稳定性和蚀刻选择性。
图11E示出按照本公开的实施例、采用永久层间介电(ILD)材料对聚合物A的取代之后的图11D的结构的平面图和对应截面图。参照平面图和对应截面图(c)，结构1118包括在ILD线1104上或上方并且在牺牲B材料线之间的永久层间介电(ILD)线1120。在实施例中，如截面图(a)所示，去除聚合物A线。然后参照截面图(b)，ILD材料层1119在所产生结构之上共形地形成。共形层1119然后通过干式蚀刻或化学机械平面化(CMP)过程来限制到ILD线1104上方的区域。在实施例中，结构1118采用与底层金属栅格相当并且与底层栅格对齐的极厚材料栅格(例如永久ILD 1120和牺牲B)实际取代图11B的聚合物(A/B)栅格。两个不同材料可用来最终限定插塞和通孔的可能位置，如下面详细描述。
图11F示出按照本公开的实施例、永久ILD线上的选择性硬掩模形成之后的图11E的结构的平面图和对应截面图。参照平面图和对应截面图(c)，结构1122包括永久层间介电(ILD)线1120上形成的硬掩模层1124。在一个实施例中，参照截面图(c)，选择性生长过程用来形成如限制到永久ILD线1120的表面的硬掩模层1124。在另一个实施例中，共形材料层1123首先在具有凹进永久ILD线1120的结构上形成(截面图(a))。共形层1123然后经过定时蚀刻和/或CMP过程，以形成硬掩模层1124(截面图(b))。在后一种情况下，ILD线1120相对于牺牲B材料被凹进，并且然后非共形(平面化)硬掩模1123在所产生栅格上沉积。材料1123在牺牲B线上比在凹进ILD线1120上要薄，使得硬掩模的定时蚀刻或者抛光操作从牺牲B材料有选择地去除材料1123。
图11G示出按照本公开的实施例、牺牲B线的去除以及采用永久ILD线1128的取代之后的图11F的结构的平面图和对应截面图。参照平面图和对应截面图(c)，结构1126包括代替图11F的牺牲B线，即在金属线1102上方并且与金属线1102对齐的永久ILD线1128。在实施例中，牺牲B材料被去除(截面图(a))，并且例如通过共形层的沉积以及后续定时蚀刻或CMP处理(截面图(b))采用永久ILD线1128来取代(截面图(c))。在实施例中，所产生结构1126包括均匀ILD材料(永久ILD线1120+永久ILD层1128)，其中全部可能插塞的位置在硬掩模1124中覆盖，并且全部可能通孔处于暴露的永久ILD线1128的区域中。在一个这种实施例中，永久ILD线1120和永久ILD线1128由相同材料组成。在另一个这种实施例中，永久ILD线1120和永久ILD线1128由不同ILD材料组成。在任一种情况下，在具体实施例中，可在最终结构1126中观察到例如永久ILD线1120与永久ILD线1128的材料之间的接缝之类的区别。示范接缝1199在图11F中为了便于说明而示出。
图11H示出按照本公开的实施例、沟槽形成(例如栅格限定)之后的图11G的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’、b-b’、c-c’和d-d’所截取的对应截面图(a)-(d)，用于最终限定金属线的图案之间的区域的结构1130中的栅格通过在图11G的结构中形成与图11G的栅格垂直的沟槽1132来限定。在实施例中，通过将栅格图案图案化和蚀刻为先前结构的牺牲栅格来形成沟槽1132。在一个实施例中，形成网格，实际上同时限定最终形成的金属线之间的全部空间连同插塞和通孔的位置。在实施例中，沟槽1132展现底层ILD线1104和金属线1102的部分。
图11I示出按照本公开的实施例、图11H的沟槽中的牺牲材料栅格的形成之后的图11H的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’、b-b’、c-c’和d-d’所截取的对应截面图(a)-(d)，材料层1134(其作为层间介电层或牺牲层)在图11H的结构的沟槽1132中形成。在实施例中，通过对永久ILD材料或牺牲层(例如其以后在将要制作空气隙时能够被去除)的共形沉积和后续定时蚀刻或CMP来形成材料层1134。在前一种情况下，材料层1134最终成为同一金属层上随后形成的平行金属线之间的ILD材料。在后一种情况下，材料可称作牺牲C材料，如所示。在一个实施例中，材料层1134具有对其他ILD材料以及对硬掩模层1128的高蚀刻选择性。
图11J示出按照本公开的实施例、掩模的形成和图案化以及通孔位置的随后蚀刻之后的图11I的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’和b-b’所截取的对应截面图(a)和(b)，在图11I的结构上形成掩模1136。掩模例如通过光刻过程来图案化，以具有其中形成的开口1137。在实施例中，开口基于预期通孔图案化来确定。也就是说，在这个阶段，全部可能通孔和插塞(例如占位)已经图案化，并且自对齐到上方和下方的最终金属层。在这里，通孔和插塞位置的子集被选择以供保存，如用于蚀刻金属线位置的方位。在一个实施例中，ArF或EUV或电子束抗蚀剂用来切割或选择待蚀刻通孔，即，在金属线1102的暴露的部分的位置。要理解，硬掩模1124和材料层1134充当实际蚀刻掩模，其确定通孔的形状和位置。掩模1136只用来阻止其余通孔被蚀刻。因此，对开口1137大小的容差是宽松的，因为所选通孔位置(即，金属线1102的暴露的部分的正上方的开口1137的部分)的周围材料(例如硬掩模1124和材料层1134)对用来去除金属线1102的所选部分上方的ILD线1128以供最终通孔制作的蚀刻过程有抗性。在一个实施例中，掩模1136由地形遮蔽部分1136C、抗反射涂敷(ARC)层1136B和光致抗蚀剂层1136A来组成。在这种具体实施例中，地形遮蔽部分136C是碳硬掩模(CHM)层，以及抗反射涂敷层136B是硅ARC层。
图11K示出按照本公开的实施例、掩模和硬掩模去除以及随后的插塞图案化和蚀刻之后的图11J的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’和b-b’所截取的对应截面图(a)和(b)，在通孔位置图案化之后去除图11J所示的掩模1136。随后，第二掩模1138被形成并且图案化，以覆盖所选插塞位置。具体来说，在实施例中，并且如图11K所示，在最终将形成插塞的位置中保存硬掩模1124的部分。也就是说，在这个阶段，采取硬掩模插塞形式的全部可能插塞存在。图11K的图案化操作用来去除除了为插塞保存所选部分之外的全部硬掩模1124部分。图案化实际暴露例如作为统一介电层的ILD线1120和1128的很大一部分。
图11L示出按照本公开的实施例、掩模去除和金属线沟槽蚀刻之后的图11K的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’和b-b’所截取的对应截面图(a)和(b)，在通孔位置图案化之后去除图11K所示的掩模1138。随后，执行ILD线1120和1128的暴露的部分的部分蚀刻，以提供凹进ILD线1120’和1128’。凹进的程度可基于定时蚀刻过程，如针对预期金属线厚度的深度。通过所保存硬掩模1124部分所保护的ILD线1120的部分没有通过蚀刻来凹进，如图11L所示。另外，材料层1134(其可以是牺牲材料或永久ILD材料)也没有被蚀刻或凹进。要理解，对于图11L所示的过程不需要光刻操作，因为通孔位置(在金属线1102的暴露的部分)已经被蚀刻并且插塞(在保存硬掩模1124的位置)。
图11M示出按照本公开的实施例、金属线沉积和抛光之后的图11L的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’和b-b’所截取的对应截面图(a)和(b)，用于形成金属互连线的金属在图11L的结构上方共形地形成。金属然后例如通过CMP来平面化，以提供金属线1140。金属线经过预定通孔位置与底层金属线耦合，并且通过所保存插塞1142和1144来隔离。金属(例如铜及关联阻挡和籽晶层)沉积和平面化过程可以是标准BEOL双镶嵌处理的过程。要理解，在后续制作操作中，可去除材料层线1134，以提供所产生金属线1140之间的空气隙。
图11M的结构随后可用作用于形成后续金属线/通孔和ILD层的基础。备选地，图11M的结构可表示集成电路中的最终金属互连层。要理解，上述过程操作可按照备选序列来实施，而并非需要执行每一个操作，和/或可执行附加过程操作。此外，虽然上述过程流程集中于定向自组装(DSA)的应用，但是选择性生长过程可改为用于过程流程的一个或多个位置中。在任何情况下，所产生结构实现在底层金属线上直接居中的通孔的制作。也就是说，例如由于不完善选择性蚀刻处理，与底层金属线相比，通孔的厚度可以更宽、更窄或者相同。然而，在实施例中，通孔的中心与金属线的中心对齐(相配)。因此，在实施例中，因常规光刻/双镶嵌图案化引起的偏移(其原本必须被容忍)不是本文所述的所产生结构的因素。
按照本公开的实施例，描述自对齐DSA三嵌段倒置方式。本文所述的一个或多个实施例针对自对齐通孔或接触部的三嵌段共聚物。通过使用更高级嵌段共聚物和定向自组装策略，能够取得与底层紧密金属层的对齐。本文所述的实施例可被实现，以改进成本、可缩放性、图案放置误差和可变性。
一般来说，本文所述的一个或多个实施例涉及实现到“自对齐光桶”中的相分离的三嵌段共聚物材料的三相的使用，例如描述生成对齐光桶的自对齐三嵌段共聚物的使用。下面在除了图12A-12K的本实施例之外的实施例中更详细描述针对光桶的制作和使用的附加实施例。但是还要理解，实施例并不局限于光桶的概念，而是对具有使用倒置和/或定向自组装(DSA)方式所制作的预先形成特征的结构具有深远应用。
图12A-12C示出按照本公开的实施例、表示将三嵌段共聚物用于形成后道工艺(BEOL)互连的自对齐通孔或接触部的方法中的各种操作的角截面图。
参照图12A，半导体结构层1200具有交替金属线1202和层间介电(ILD)线1204的栅格图案。结构1200可采用对第一分子种类1206的第一分子刷操作(i)来处理。结构1200还可采用对第二分子种类1208的第二分子刷操作(ii)来处理。要理解，操作(i)和(ii)的顺序可反转，或者甚至可基本上同时执行。
参照图12B，可执行分子刷操作，以改变或提供交替金属线1202和ILD线1204的衍生表面。例如，金属线1202的表面可处理成具有金属线1202上的A/B表面1210。ILD线1204的表面可处理成具有ILD线1204上的C表面1212。
参照图12C，图12B的结构可采用处理操作(iii)(其涉及三嵌段嵌段共聚物(三嵌段BCP)1214的应用)和可能的后续隔离处理来处理，以形成隔离结构1220。隔离结构1220包括ILD线1204上方的隔离三嵌段BCP的第一区域1222。隔离三嵌段BCP的交替第二区域1224和第三区域1226处于金属线1202上方。三嵌段1214的三个嵌段的最终布置基于化学外延，因为只有底层图案(而不是如制图外延中使用的共面图案)用来指导三嵌段共聚物1214的组装，以形成隔离结构1220。
共同参照图12A-12C，在实施例中，后道工艺(BEOL)半导体结构金属化层的定向自组装的结构1220包括衬底(未示出，但是下面进行描述，但是要被理解处于ILD线1204和金属线1202下方)。下金属化层包括设置在衬底上方的交替金属线1202和介电线1204。三嵌段共聚物层1214设置在下金属化层上方。三嵌段共聚物层包括第一隔离嵌段组件1222，其设置在下金属化层的介电线1204之上。三嵌段共聚物层包括交替第二1224和第三1226隔离嵌段组件，其设置在下金属化层的金属线1202之上。
在实施例中，三嵌段共聚物层1214的第三隔离嵌段1226组件是光敏的。在实施例中，三嵌段共聚物层1214形成到大致在5-100纳米的范围的厚度。在实施例中，三嵌段共聚物层1214包括从由下列的任何三个所组成的组中选取的三嵌段共聚物种类：聚苯乙烯和其他聚乙烯芳烃、聚异戊二烯和其他聚烯烃、聚异丁烯酸盐和其他聚酯、聚二甲基硅氧烷(PDMS)及相关基于Si的聚合物、聚二茂铁硅烷、聚氧化乙烯(PEO)及相关聚酯以及聚乙烯基吡啶。在一个实施例中，交替第二1224和第三1226隔离嵌段组件具有大致1:1的比率，如图21C所示(并且如以下与图12H关联描述)。在另一个实施例中，交替第二1224和第三1226隔离嵌段组件具有X:1的第二隔离嵌段组件1224与第三隔离嵌段组件1226的比率，其中X大于1，并且其中第三隔离嵌段组件1226具有通过第二隔离嵌段组件所包围的支柱结构，如以下与图12I关联描述。在另一个实施例中，三嵌段共聚物层1214是A、B和/或C的均聚物的混合或者A-B、B-C或A-C组件的二嵌段BCP，以便取得预期形态。
在实施例中，结构1220还包括第一分子刷层1212，其设置在下金属化层的介电线1204上。在那个实施例中，第一隔离嵌段组件1222设置在第一分子刷层上。在实施例中，结构1220还包括第二不同分子刷层1210，其设置在下金属化层的金属线102上。交替第二1224和第三1226隔离嵌段组件设置在第二分子刷层1210上。在一个实施例中，第一分子刷层1212包括分子种类1208，其包括具有从由–SH、-PO3H2、-CO2H、-NRH、-NRR’和-Si(OR)3所组成的组中选取的头基的聚苯乙烯，以及第二分子刷层1210包括分子种类1206，其包括具有从由–SH、-PO3H2、-CO2H、-NRH、-NRR’和-Si(OR)3所组成的组中选取的头基的聚甲基丙烯酸酯。
在实施例中，下金属化层的交替金属线1202和介电线1204具有恒定节距的栅格图案。在实施例中，三嵌段共聚物层1214的第三隔离嵌段组件1226限定下金属化层上方的金属化层的全部可能通孔位置。在实施例中，三嵌段共聚物层1214的第三隔离嵌段组件1226对远紫外(EUV)源或电子束源是光敏的。
图12D示出按照本公开的实施例、表示将三嵌段共聚物用于形成后道工艺(BEOL)互连的自对齐通孔或接触部的方法中的操作的角截面图。
参照图12D，去除图12C的结构1220的第三隔离嵌段组件1226的所有部分。在一个这种实施例中，第三隔离嵌段组件1226的所有部分的去除开口全部可能通孔位置，其可在底层金属化层上方形成。开口可填充有光致抗蚀剂层，以最终允许只有特定设计所需的那些通孔位置的选择。要理解，在图12D的情况下，结构1220的第三隔离嵌段组件1226可以是但无需是光敏的，因为图12C的结构1220的第三隔离嵌段组件1226的所有部分的去除可以只通过选择性蚀刻来执行(例如对第一隔离嵌段组件1222以及对第二隔离嵌段组件1224是选择性的)。在一个这种实施例中，选择性蚀刻可使用选择性干式蚀刻或选择性湿式蚀刻或者两者来执行。
图12E示出按照本公开的另一个实施例、表示将三嵌段共聚物用于形成后道工艺(BEOL)互连的自对齐通孔或接触部的另一种方法中的操作的角截面图。
参照图12E，仅去除图12C的结构1220的第三隔离嵌段组件1226的选择部分。在一个这种实施例中，第三隔离嵌段组件1226的仅选择部分的去除只是特定设计所需的底层金属化层上方的那些通孔位置。要理解，在图12E的情况下，结构1220的第三隔离嵌段组件1226是光敏的，以及位置选择使用定域但高容差光刻暴露来执行。暴露可描述为是容差的，因为相邻材料1222和1224邻近位置1226在一个实施例中对用来选择组件1226的去除的部分的位置的光刻不是光敏的。
图12F示出按照本公开的实施例、用于形成后道工艺(BEOL)互连的自对齐通孔或接触部的三嵌段共聚物。
参照图12F，隔离三嵌段BCP 1250可通过部分1222、1224、1226沿轴1252来划分。要理解，其他划分布置可以是可能的，例如不对称布置。在实施例中，存在组件1222、1224和1226之间的蚀刻选择性，其对一个组件相对于其他两个组件可大至10:1蚀刻选择性。在实施例中，三嵌段BCP 1250的使用能够改进图案保真度并且降低关键尺寸(CD)变化。在实施例中，能够实现隔离三嵌段BCP 1250，以实现补充193纳米浸没光刻(193i)或远紫外光刻(EUVL)过程的自对齐策略。
要理解，三嵌段共聚物嵌段通常各自可具有不同化学性质。作为一个示例，嵌段之一可以是相对更疏水的(例如防水)，而两个嵌段可以是相对更亲水(吸水)的，反过来也是一样。至少在概念上，嵌段之一可与油相对更为相似，而其他两个嵌段可与水相对更为相似，反过来也是一样。不同聚合物嵌段之间的化学性质的这类差异(无论是亲水-疏水差异还是其他)可使嵌段共聚物分子是自组装的。例如，自组装可基于聚合物嵌段的微相分离。在概念上，这可与油和水(其一般是不可混合的)的相分离相似。
类似地，聚合物嵌段之间的亲水性的差异可引起大致类似微相分离，其中不同聚合物嵌段因相互之间的化学厌恶而设法相互“分离”。但是，在实施例中，由于聚合物嵌段相互共价键合，所以它们在宏观级不能完全分离。相反，给定类型的聚合物嵌段可趋向于在极小(例如纳米尺寸)区域或相中与相同类型的其他分子的聚合物嵌段隔离或聚结。区域或微相的具体大小和形状一般至少部分取决于聚合物嵌段的相对长度。在实施例中，作为举例，图12C、图12H和图12I示出三嵌段共聚物的可能组装方案。
要理解，能够使开放预先形成的通孔或插塞位置所需的图案比较小，从而实现光刻过程的覆盖余量的增加。能够使图案特征具有均匀大小，这能够减少对直写电子束的扫描时间和/或对光学光刻的光学接近校正(OPC)复杂度。还能够使图案特征较浅，这能够改进图案化分辨率。随后执行的蚀刻过程可以是各向同性化学选择性蚀刻。这种蚀刻过程减轻原本与剖面和关键尺寸关联的问题，并且减轻通常与干式蚀刻方式关联的各向异性问题。如与其他选择性去除方式相比，这种蚀刻过程从设备和吞吐量角度来看也是相对廉价许多。
下面描述表示自对齐通孔和金属图案化的方法中的各种操作的集成电路层的部分。具体来说，图12G和图12H示出按照本公开的实施例、表示将三嵌段共聚物用于形成后道工艺(BEOL)互连的自对齐通孔或接触部的方法中的各种操作的平面图和对应截面图。
图12G示出按照本公开的实施例、前一层金属化结构的选项的平面图以及沿a-a’轴所截取的对应截面图。参照平面图和对应截面图选项(a)，起始结构1260包括金属线1262和层间介电(ILD)线1264的图案。起始结构1260可按照栅格状图案来图案化，其中金属线以恒定节距来间隔并且具有恒定宽度，如图12G中在其上最终形成自组装材料的情况下所示。在截面图(a)的情况下，金属线1262和层间介电(ILD)线1264的图案是相互共面的。一些线路可与底层通孔关联，例如截面图中作为示例所示的线路1262’。
又参照图12G，备选选项(b)-(f)针对其中在金属线1262和层间介电线1264其中之一或两者的表面上形成(例如沉积、生长或者留作从前一图案化过程剩余的人工制品)附加膜的状况。在示例(b)中，在层间介电线1264上沉积附加膜1266。在示例(c)中，在金属线1262上沉积附加膜1268。在示例(d)中，在层间介电线1264上沉积附加膜1266，并且在金属线1262上沉积附加膜1268。此外，虽然金属线1262和层间介电线1264在(a)中示为共面的，但是在其他实施例中，它们不是共面的。例如，在(e)中，金属线1262在层间介电线1264上方突出。在示例(f)中，金属线1262在层间介电线1264下方凹进。
又参照示例(b)-(d)，附加层(例如层1266或1268)能够用作硬掩模(HM)或保护层，或者用来实现下面与后续处理操作关联描述的自组装。这类附加层还可用来保护ILD线不受进一步处理。另外，在金属线之上有选择地沉积另一个材料可因类似原因而是有益的。又参照示例(e)和(f)，也许还可能采用任一个或两个表面上的保护/HM材料的任何组合使ILD线或者金属线凹进。总体上，在这个阶段存在众多选项以用于制备定向自组装过程的最终底层表面。
参照图12H，三嵌段共聚物层1270在图12G的结构(例如平面图和截面结构(a))上形成。三嵌段共聚物层1270被隔离成具有在ILD线1264上方所形成的区域1272，并且具有在金属线1262上方所形成的交替第二区域1274和第三区域1276。
参照沿图12H的b-b’轴的截面图，第三区域1276示为在金属线1262上方，以及第一区域1272示为在ILD线1264上方。按照一个实施例，在第一区域1272与ILD线1264之间还示出的是层1280，其可以是分子刷层的剩余物。但是要理解，层1280可以不存在。按照一个实施例，第三区域1276示为直接在金属线1262上形成。但是要理解，分子刷层的剩余物可处于第三区域1276与金属线1262之间。
参照沿图12H的c-c’轴的截面图，第二区域1274示为在金属线1262上方，以及第一区域1272示为在ILD线1264上方。按照一个实施例，在第一区域1272与ILD线1264之间还示出的是层1280，其可以是分子刷层的剩余物。但是要理解，层1280可以不存在。按照一个实施例，在第二区域1274与金属线1262之间还示出的是层1282，其可以是分子刷层的剩余物。但是要理解，层1282可以不存在。还要理解，区域1276可形成为光敏的，或者可通过光敏材料来取代。
因此，在实施例中，底层金属和ILD网格在嵌段共聚物(BCP)中再创建。如果BCP节距与底层栅格节距相当，则情况尤其能够如此。在一个实施例中，聚合物网格针对与高度完全对齐网格的某些小偏差是鲁棒的。例如，如果小插塞在高度完全对齐网格将具有金属的位置实际放置氧化物等材料，则仍然能够取得基本上高度完全对齐嵌段共聚物网格。
在实施例中，又参照图12H，所涂敷三嵌段共聚物层1270的厚度与在其位置上最终形成的ILD的最终厚度相比近似相同或者略厚。在实施例中，如下面更详细描述，聚合物网格不是作为蚀刻抗蚀剂而是作为在其周围最终生长永久ILD层的骨架来形成。因此，三嵌段共聚物层1270的厚度能够是重要的，因为它可用来限定随后形成的永久ILD层的最终厚度。也就是说，在一个实施例中，图12H所示的聚合物栅格最终采用大致相同厚度的ILD/金属线栅格来取代。
在实施例中，三嵌段共聚物层1270分子是由共价键合单体链所形成的聚合分子。在三嵌段共聚物中，存在三种不同类型的单体，并且这些不同类型的单体主要包含在单体的不同嵌段或毗连序列内。在实施例中，三嵌段共聚物层1270首先作为未组装嵌段共聚物层部分来施加，其包括例如通过刷或另一涂敷过程所施加的嵌段共聚物材料。未组装方面表示下列情形：在沉积时，嵌段共聚物尚未完全相分离和/或自组装以形成纳米结构。在这个未组装形式中，嵌段聚合物分子是较高随机化的，其中不同聚合物嵌段较高随机地定向和定位，其与关联图12H的所产生结构关联论述的组装三嵌段共聚物层1270形成对比。未组装嵌段共聚物层部分可按照多种不同方式来施加。作为举例，嵌段共聚物可在溶剂中溶解，并且然后在表面之上旋涂。备选地，未组装嵌段共聚物可在表面之上被喷涂、浸涂、浸没涂敷或者以其他方式涂敷或施加。潜在地可使用施加嵌段共聚物的其他方式以及本领域已知的用于施加类似有机涂层的其他方式。然后，未组装层可例如通过未组装嵌段共聚物层部分的微相分离和/或自组装来形成组装嵌段共聚物层部分。微相分离和/或自组装经过嵌段共聚物分子的重新布置和/或重新定位以及具体来说经过嵌段共聚物分子的不同聚合物嵌段的重新布置和/或重新定位发生，以形成三嵌段共聚物层1270。
在一个这种实施例中，退火处理可应用于未组装嵌段共聚物，以便发起、加速或者以其他方式促进微相分离和/或自组装或者增加微相分离和/或自组装的质量，以形成三嵌段共聚物层1270。在一些实施例中，退火处理可包括可操作以增加嵌段共聚物的温度的处理。这种处理的一个示例是烘焙该层、在烤炉中或热电灯下加热该层、对该层施加红外辐射或者以其他方式施加热量或增加该层的温度。预期温度增加一般将足以显著加速嵌段聚合物的微相分离和/或自组装的速率，而没有损坏嵌段共聚物或者集成电路衬底的任何其他重要材料或结构。通常，加热可在大约50℃至大约300℃之间或者大约75℃至大约250℃之间的范围，但是不超过嵌段共聚物或集成电路衬底的热降解极限。加热或退火可帮助向嵌段共聚物分子提供能量，以便使它们更具有移动性/柔性，以便增加微相分离的速率和/或改进微相分离的质量。嵌段共聚物分子的这种微相分离或重新布置/重新定位可引起自组装，以形成极小(例如纳米级)结构。自组装可在诸如表面张力、分子喜恶和其他表面相关及化学相关力之类的力的影响下发生。
在任何情况下，在一些实施例中，嵌段共聚物的自组装(无论是基于疏水-亲水差异还是其他)可用来形成采取三嵌段共聚物层12720的形式的极小周期结构(例如精确间隔纳米级结构或线)。在一些实施例中，它们可用来形成纳米级线或其他纳米级结构，其能够最终用来形成通孔开口。在一些实施例中，嵌段共聚物的定向自组装可用来形成通孔，其与互连自对齐，如下面更详细描述。
要理解，在金属线上方所形成的三嵌段共聚物结构的两个组件无需具有1:1比率(1:1比率在图12C和图12H中示出)。例如，第三隔离嵌段组件可按照比第二组件更少的量存在，并且可具有通过第二隔离嵌段组件所包围的支柱结构。图12I-12L示出按照本公开的实施例、表示将三嵌段共聚物用于形成后道工艺(BEOL)互连的自对齐通孔或接触部的方法中的各种操作的平面图和对应截面图。
参照图12I，平面图以及沿d-d’轴所截取的对应截面图示出按照比第二组件1274更少的量的第三组件1276。第三隔离嵌段组件1276具有通过第二隔离嵌段组件1274所包围的支柱结构。
参照图12J，平面图示出执行第三隔离嵌段组件1276中的某些组件1292的光刻1290选择，以最终提供上金属化结构的通孔位置。
要理解，图12I实际示出未暴露光敏DSA结构，而图12J示出暴露的光敏DSA结构。与图12H形成对比，图12I和图12J示范支柱结构的示例，其可在许多嵌段共聚物分子与聚合物之一(其形成具有另一个聚合物的更长嵌段的相所包围的支柱结构)的其更短嵌段对齐时形成。按照本公开的实施例，DSA结构的光活性性质提供采用例如电子束或EUV暴露实际“插塞”或“切割”一种类型的DSA聚合物区域的能力。
参照图12K，平面图示出暴露区带中的暴露的/化学放大区域1294。通过选择性，唯一主动改性是针对第三隔离嵌段组件1276的暴露的部分的材料。要理解，虽然在图12K中示为已经清除，但是选择区域可能尚未清除。
参照图12L，平面图以及沿e-e’轴所截取的对应截面图示出提供清除区域1294的光刻后显影。清除区域1294最终可用于通孔形成。
以上所述的图12L(或者图12C、图12D、图12E或图12H)的所产生图案化DSA结构最终可用作骨架，从其中最终形成永久层。也就是说，情况可能是，没有DSA材料存在于最终结构中，而是用来指导最终互连结构的制作。在一个这种实施例中，永久ILD取代DSA材料的一个或多个区域，并且后续处理(例如金属线制作)完成。也就是说，有可能的是，全部DSA组件最终被去除以用于最终自对齐通孔和插塞形成。在其他实施例中，DSA材料的至少一些材料可在最终结构中留下。
又参照图12A-12C、图12G、图12H和图12I-12L，在实施例中，制作半导体管芯的互连结构的方法包括形成下金属化层，其具有衬底上方的交替金属线和介电线。三嵌段共聚物层在下金属化层上方形成。隔离三嵌段共聚物层，以形成下金属化层的介电线之上的第一隔离嵌段组件，并且形成下金属化层的金属线之上所设置的交替第二和第三隔离嵌段组件。第三隔离嵌段组件是光敏的。该方法还包括辐照和显影第三隔离嵌段组件的选择位置，以提供下金属化层的金属线之上的通孔开口。
在实施例中，交替第二和第三隔离嵌段组件具有大致1:1的比率，如与图12C和图12H关联描述。在另一个实施例中，交替第二和第三隔离嵌段组件具有X:1的第二隔离嵌段组件与第三隔离嵌段组件的比率，其中X大于1。在那个实施例中，第三隔离嵌段组件具有通过第二隔离嵌段组件所包围的支柱结构，如与图12I关联描述的。
在实施例中，该方法还包括在辐照和显影第三隔离嵌段组件的选择位置以提供通孔开口之后，使用所产生图案化三嵌段共聚物层作为骨架来形成第二级交替金属线和介电线，其在第一级交替金属线和介电线上方并且与其耦合和正交。在一个实施例中，三嵌段共聚物层的一个或多个组件在最终结构中保留。但是，在其他实施例中，三嵌段共聚物层的全部组件在最终产品中没有保留材料的意义上最终是牺牲的。下面与图13关联描述后一实施例的实现的示范实施例。
在实施例中，该方法还包括在形成三嵌段共聚物层之前，在下金属化层的介电线上形成第一分子刷层，并且在下金属化层的金属线上形成第二不同分子刷层，其示范实施例在上文与图12A-12C关联地描述。在实施例中，辐照和显影第三隔离嵌段组件的选择位置包括将第三隔离嵌段组件的选择位置暴露于远紫外(EUV)源或电子束源。
只作为最终可得到的最终结构的示例所提供，图13示出按照本公开的实施例、金属线、通孔和插塞形成之后的自对齐通孔结构的平面图和对应截面图。参照平面图以及分别沿轴f-f’和g-g’所截取的对应截面图(a)和(b)，上级金属线1302设置在介电框架中(例如在介电层1304上并且与介电线1314相邻)。金属线1302经过预定通孔位置(其示例1306在截面图(a)中示出)与底层金属线1262耦合，并且通过插塞(其示例包括插塞1308和1310)来隔离。底层线1262和1264可如以上与图12G关联描述在与金属线1302正交的方向来形成。要理解，在后续制作操作中，可去除介电线1314，以提供所产生金属线1302之间的空气隙。
例如与图13关联描述的所产生结构随后可用作用于形成后续金属线/通孔和ILD层的基础。备选地，图13的结构可表示集成电路中的最终金属互连层。要理解，上述过程操作可按照备选序列来实施，而并非需要执行每一个操作，和/或可执行附加过程操作。在任何情况下，所产生结构实现在底层金属线上直接居中的通孔的制作。也就是说，例如由于不完善选择性蚀刻处理，与底层金属线相比，通孔的厚度可以更宽、更窄或者相同。然而，在实施例中，通孔的中心与金属线的中心直接对齐(相匹配)。因此，在实施例中，因常规光刻/双镶嵌图案化引起的偏移(其原本必须被容忍)不是本文所述的所产生结构的因素。要理解，上述示例集中于通孔/接触部形成。但是，在其他实施例中，类似方式可用来保存或形成金属线层内的线端终端(插塞)的区域。
要理解，本文所述的过程流程可描述为主要基于DSA的(例如上述过程方案的若干方案)，而另一个可以是主要基于蚀刻的。按照本公开的实施例，实现深度减法方式以用于BEOL处理。本文所述的一个或多个实施例针对用于自对齐通孔和插塞图案化的减法方式以及从其中产生的结构。在实施例中，本文所述过程实现后道工艺特征制作的自对齐金属化的实现。对下一代通孔和插塞图案化所预计的覆盖问题可通过本文所述的一个或多个方式来解决。一般来说，本文所述的一个或多个实施例涉及使用已经蚀刻的沟槽预先形成每一个通孔和插塞的减法方法的使用。附加操作则用来选择要保留通孔和插塞的哪些。
图14A-14N示出按照本公开的实施例、表示减法自对齐通孔和插塞图案化的方法中的各种操作的集成电路层的部分。在每个所述操作的每个图示中，提供角三维截面图。
图14A示出按照本公开的实施例、深度金属线制作之后的减法通孔和插塞过程的起始点结构1400。参照图14A，结构1400包括具有中间层间介电(ILD)线1404的金属线1402。ILD线1404包括插塞帽层1406。在实施例中，如下面与图14E关联描述，稍后图案化插塞帽层1406，以最终限定全部可能位置以供以后的插塞形成。
在实施例中，通过金属线1402所形成的栅格结构是紧密节距栅格结构。在一个这种实施例中，紧密节距不是直接经过常规光刻可取得的。例如，可首先形成基于常规光刻的图案，但是节距可通过使用隔离物掩模图案化来二等分。更进一步，原始节距可通过第二轮隔离物掩模图案化来四等分。相应地，图14A的栅格状图案可使金属线以恒定节距来间隔并且具有恒定宽度。图案可通过节距二等分或者节距四等分方式来制作。还要理解，一些线路1402可与底层通孔关联，以用于耦合到前一互连层。
在实施例中，通过将沟槽图案化到其上形成插塞帽层1406的ILD材料(例如线路1404的ILD材料)中来形成金属线1402。沟槽然后通过金属来填充，并且如果需要则平面化到插塞帽层1406。在实施例中，金属沟槽和填充过程涉及高纵横比特征。例如，在一个实施例中，金属线高度(h)与金属线宽度(w)的纵横比大致处于5-10的范围中。
图14B示出按照本公开的实施例、金属线的凹进之后的图14A的结构。参照图14B，金属线1402有选择地被凹进，以提供第一级金属线1408。有选择地对ILD线1404和插塞帽层1406执行凹进。可通过经过干式蚀刻、湿式蚀刻或者其组合的蚀刻来执行凹进。凹进的程度可通过供用作后道工艺(BEOL)互连结构内的适当导电互连线的第一级金属线1408的目标厚度(th)来确定。
图14C示出按照本公开的实施例、凹进金属线的凹进区域中的硬掩模填充之后的图14B的结构。参照图14C，硬掩模层1410在凹进期间所形成的区域中形成，以形成第一级金属线1408。硬掩模层1410可通过对该级的插塞帽层1406的材料沉积和化学机械平面化(CMP)过程或者通过仅可控倒置生长过程来形成。在一个具体实施例中，硬掩模层1410由富碳材料组成。
图14D示出按照本公开的实施例、硬掩模层的沉积和图案化之后的图14C的结构。参照图14D，第二硬掩模层1412在硬掩模层1410和插塞帽层1406上或上方形成。在一个这种实施例中，第二硬掩模层1412采用与第一级金属线1408/ILD线1404的栅格图案正交的栅格图案来形成，如图14D所示。在一个具体实施例中，第二硬掩模层1412由基于硅的抗反射涂料组成。在实施例中，通过第二硬掩模层1412所形成的栅格结构是紧密节距栅格结构。在一个这种实施例中，紧密节距不是直接经过常规光刻可取得的。例如，可首先形成基于常规光刻的图案，但是节距可通过使用隔离物掩模图案化来二等分，如本领域已知。更进一步，原始节距可通过第二轮隔离物掩模图案化来四等分。相应地，图14D的第二硬掩模层1412的栅格状图案可使硬掩模线以恒定节距来间隔并且具有恒定宽度。
图14E示出按照本公开的实施例、使用图14D的硬掩模的图案所限定的沟槽形成之后的图14D的结构。参照图14E，蚀刻硬掩模层1410和插塞帽层1406的暴露的区域(即，未被1412保护)，以形成沟槽1414。蚀刻在第一级金属线1408和ILD线1404的顶面上停止并且因而使其暴露。
图14F示出按照本公开的实施例、图14E的沟槽中的ILD形成以及第二硬掩模的去除之后的图14E的结构。参照图14F，第二ILD线1416在图14E的沟槽1414中形成。在实施例中，可流动ILD材料用来填充沟槽1414。在实施例中，填充沟槽1414，并且随后平面化填充材料。平面化还可用来去除第二硬掩模层1412，从而再暴露硬掩模层1410和插塞帽层1406，如图14F所示。
又参照图14F，在实施例中，所产生结构包括均匀ILD结构(ILD线1404+ILD线1416)。全部可能插塞的位置由插塞帽层1406的剩余部分来占用，而全部可能通孔位置由硬掩模层1410的剩余部分来占用。在一个这种实施例中，ILD线1404和ILD线1416由相同材料组成。在另一个这种实施例中，ILD线1404和ILD线1416由不同ILD材料组成。在任一种情况下，在具体实施例中，可在最终结构中观察到例如ILD线1404与ILD线1416的材料之间的接缝之类的区别。此外，在实施例中，与常规单或双镶嵌图案化形成对比，不存在ILD线1404和ILD线1416相遇的不同蚀刻终止层。
图14G示出按照本公开的实施例、占用全部可能通孔位置的硬掩模层的剩余部分的去除之后的图14F的结构。参照图14G，有选择地去除硬掩模层1410的剩余部分，以形成全部可能通孔位置的开口1418。在一个这种实施例中，硬掩模层1410基本上由碳组成，并且采用灰化过程有选择地去除。
一般来说，本文所述的一个或多个实施例涉及使用已经蚀刻的沟槽预先形成每一个通孔和插塞的减法方法的使用。附加操作然后用来选择要保留哪些通孔和插塞。这类操作能够使用“光桶”示出，但是选择过程也可使用更常规抗蚀剂暴露和ILD回填方式来执行。还要理解，实施例并不局限于光桶的概念，而是对具有使用倒置和/或定向自组装(DSA)方式所制作的预先形成特征的结构具有深远应用。下面在除了图14A-14N和图15A-15D的本实施例之外的实施例中更详细描述针对光桶的制作和使用的附加实施例。
图14H示出按照本公开的实施例、全部可能通孔位置中的光桶形成之后的图14G的结构。参照图14H，光桶1420在第一级金属线1408的暴露的部分上方的全部可能通孔位置中形成。在实施例中，图14G的开口1418填充有超快光致抗蚀剂或电子束抗蚀剂或另一光敏材料。在一个这种实施例中，在旋涂施加之后使用聚合物到开口1418中的热回流。在一个实施例中，快速光致抗蚀剂通过从现有光致抗蚀剂材料中去除猝灭剂(quencher)材料来制作。在另一个实施例中，光桶1420通过内腐蚀(etch-back)过程和/或光刻/收缩/蚀刻过程来形成。要理解，光桶无需填充有实际光致抗蚀剂，只要该材料充当光敏开关。
图14I示出按照本公开的实施例、通孔位置选择之后的图14H的结构。参照图14I，去除选择通孔位置中的图14H的光桶1420。在通孔没有选择成被形成的位置中，光桶1420被保留，转换成永久ILD材料，或者采用永久ILD材料来取代。作为示例，图14I示出通孔位置1422，其中对应光桶1420被去除以暴露第一级金属线1408之一的一部分。由光桶1420先前所占用的其他位置这时示为图14I中的区域1424。位置1424没有被选择用于通孔形成，而是组成最终ILD结构的部分。在一个实施例中，光桶1420的材料在位置1424中作为最终ILD材料来保留。在另一个实施例中，光桶1420的材料在位置1424中例如通过交联来改性，以形成最终ILD材料。在又一个实施例中，位置1424中的光桶1420的材料由最终ILD材料取代。
又参照图14I，为了形成通孔位置1422，光刻用来暴露对应光桶1420。但是，光刻限制可放宽，以及未对齐容差可以较高，因为光桶1420通过非光解材料来包围。此外，在实施例中，不是以例如30mJ/cm2进行暴露，这种光桶而是可以以例如3mJ/cm2来暴露。这通常引起很差的CD控制和粗糙度。但是在这种情况下，CD和粗糙度控制将通过光桶1420来限定，其能够很好地控制和限定。因此，光桶方式可用来避免成像/剂量折衷(其限制下一代光刻过程的吞吐量)。
又参照图14I，在实施例中，所产生结构包括均匀ILD结构(ILD线1424+ILD线1404+ILD线1416)。在一个这种实施例中，ILD线1424、ILD线1404和ILD线1416中的两个或全部由相同材料组成。在另一个这种实施例中，ILD线1424、ILD线1404和ILD线1416由不同ILD材料组成。在任一种情况下，在具体实施例中，在最终结构中观察到例如ILD线1424和ILD线1404的材料之间的接缝(例如接缝1497)和/或ILD1424和ILD线1416的材料之间的接缝(例如接缝1498)之类的区别。
图14J示出按照本公开的实施例、图14I的开口中的硬掩模填充之后的图14I的结构。参照图14J，硬掩模层1426在通孔位置1422中并且在ILD位置1424上方形成。硬掩模层1426可通过沉积和后续化学机械平面化来形成。
图14K示出按照本公开的实施例、插塞帽层的去除和第二多个光桶的形成之后的图14J的结构。参照图14K，插塞帽层1406例如通过选择性蚀刻过程被去除。光桶1428然后在ILD线1404的暴露的部分上方的全部可能插塞位置中形成。在实施例中，在插塞帽层1406的去除时形成的开口填充有超快光致抗蚀剂或电子束抗蚀剂或另一光敏材料。在一个这种实施例中，在旋涂应用之后使用聚合物到开口中的热回流。在一个实施例中，快速光致抗蚀剂通过从现有光致抗蚀剂材料中去除猝灭剂来制作。在另一个实施例中，光桶1428通过内腐蚀过程和/或光刻/收缩/蚀刻来形成。要理解，光桶无需填充有实际光致抗蚀剂，只要该材料充当光敏开关。
图14L示出按照本公开的实施例、插塞位置选择之后的图14K的结构。参照图14L，去除不在选择插塞位置中的图14K的光桶1428。在插塞没有选择成被形成的位置中，光桶1428被保留，转换成永久ILD材料，或者采用永久ILD材料来取代。作为示例，图14L示出非插塞位置1430，其中对应光桶1428被去除以暴露ILD线1404的一部分。由光桶1428先前所占用的另一位置这时示为图14L中的区域1432。区域1432被选择用于插塞形成，并且组成最终ILD结构的部分。在一个实施例中，对应光桶1428的材料在区域1432中作为最终ILD材料来保留。在另一个实施例中，光桶1428的材料在区域1432中例如通过交联来改性，以形成最终ILD材料。在又一个实施例中，区域1432中的光桶1428的材料由最终ILD材料取代。在任何情况下，区域1432又能够称作插塞1432。
又参照图14L，为了形成开口1430，光刻用来暴露对应光桶1428。但是，光刻限制可放宽，以及未对齐容差可以较高，因为光桶1428通过非光解材料来包围。此外，在实施例中，不是以例如30mJ/cm2进行暴露，这种光桶而是可以以例如3mJ/cm2来暴露。这通常引起很差的CD控制和粗糙度。但是在这种情况下，CD和粗糙度控制将通过光桶1428来限定，其能够很好地控制和限定。因此，光桶方式可用来避免成像/剂量折衷(其限制下一代光刻过程的吞吐量)。
又参照图14L，在实施例中，所产生结构包括均匀ILD结构(插塞1432+ILD 1424+ILD线1404+ILD线1416)。在一个这种实施例中，插塞1432、ILD 1424、ILD线1404和ILD线1416中的两个或更多由相同材料组成。在另一个这种实施例中，插塞1432、ILD 1424、ILD线1404和ILD线1416由不同ILD材料组成。在任一种情况下，在具体实施例中，在最终结构中观察到例如插塞1432和ILD线1404的材料之间的接缝(例如接缝1499)和/或插塞1432和ILD线1416的材料之间的接缝(例如接缝1496)之类的区别。
图14M示出按照本公开的实施例、图14L的硬掩模层的去除之后的图14L的结构。参照图14M，有选择地去除硬掩模层1426，以形成金属线和通孔开口1434。在一个这种实施例中，硬掩模层1426基本上由碳组成，并且采用灰化过程有选择地去除。
图14N示出按照本公开的实施例、金属线和通孔形成之后的图14M的结构。参照图14N，金属线1434和通孔(其中之一示为1438)在图14M的开口1434的金属填充时形成。金属线1436通过通孔1438来耦合到底层金属线1408，并且通过插塞1432来中断。在实施例中，开口1434按照镶嵌方式来填充，其中金属用来过量填充开口，并且然后又平面化回去，以提供图14N所示的结构。因此，按照上述方式形成金属线和通孔的金属(例如铜及关联阻挡和籽晶层)沉积和平面化过程可以是通常用于标准后道工艺(BEOL)单或双镶嵌处理的过程。在实施例中，在后续制作操作中，可去除ILD线1416，以提供所产生金属线1436之间的空气隙。
图14N的结构随后可用作用于形成后续金属线/通孔和ILD层的基础。备选地，图14N的结构可表示集成电路中的最终金属互连层。要理解，上述过程操作可按照备选序列来实施，而并非需要执行每一个操作，和/或可执行附加过程操作。在任何情况下，所产生结构实现在底层金属线上直接居中的通孔的制作。也就是说，例如由于不完善选择性蚀刻处理，与底层金属线相比，通孔的厚度可以更宽、更窄或者相同。然而，在实施例中，通孔的中心与金属线的中心对齐(相匹配)。此外，用来选择哪些插塞和通孔将可能与主ILD极为不同并且将沿两个方向高度自对齐。因此，在实施例中，因常规光刻/双镶嵌图案化引起的偏移(其原本必须被容忍)不是本文所述的所产生结构的因素。然后又参照图14N，通过减法方式的自对齐制作可在这个阶段完成。按照相似方式所制作的下一层可涉及再一次执行所述过程。备选地，其他方式可在这个阶段用来提供附加互连层，例如常规双或单镶嵌方式。
上述过程流程涉及深沟槽蚀刻的使用。在另一方面，更浅方式涉及仅插塞自对齐减法处理方案。作为示例，图15A-15D示出按照本公开的另一个实施例、表示减法自对齐插塞图案化的方法中的各种操作的集成电路层的部分。在每个所述操作的每个图示中，平面图在顶部示出，而对应截面图在底部示出。这些视图将在本文中称作对应截面图和平面图。
图15A示出按照本公开的实施例、起始插塞网格的平面图和对应截面图。参照平面图以及分别沿轴a-a’和b-b’所截取的对应截面图(a)和(b)，起始插塞网格结构1500包括其上设置了第一硬掩模层1504的ILD层1502。第二硬掩模层1508设置在第一硬掩模层1504上，并且图案化成具有栅格结构。第三硬掩模层1506设置在第二硬掩模层1508上以及第一硬掩模层1504上。另外，开口1510保留在第二硬掩模层1508和第三硬掩模层1506的栅格结构之间。
图15B示出按照本公开的实施例、光桶填充、暴露和显影之后的图15A的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’和b-b’所截取的对应截面图(a)和(b)，在图15A的开口1510中形成光桶1512。随后，选择光桶被暴露和去除，以提供所选插塞位置1514，如图15B所示。
图15C示出按照本公开的实施例、插塞形成之后的图15B的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’和b-b’所截取的对应截面图(a)和(b)，在图15B的开口1514中形成插塞1516。在一个实施例中，插塞1516通过旋压方式和/或沉积和内腐蚀方式来形成。
图15D示出按照本公开的实施例、硬掩模层和剩余光桶的去除之后的图15C的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’和b-b’所截取的对应截面图(a)和(b)，去除第三硬掩模层1506，从而留下第二硬掩模层1508和插塞1516。所产生图案(第二硬掩模层1508和插塞1516)随后能够用来图案化硬掩模层1504以供ILD层1502的最终图案化。在一个实施例中，第三硬掩模层1506基本上由碳组成，并且通过执行灰化过程被去除。
图15D的结构随后可用作用于形成ILD线和插塞图案的基础。要理解，上述过程操作可按照备选序列来实施，而并非需要执行每一个操作，和/或可执行附加过程操作。在任何情况下，所产生结构实现自对齐插塞的制作。因此，在实施例中，因常规光刻/双镶嵌图案化引起的偏移(其原本必须被容忍)不是本文所述的所产生结构的因素。
按照本公开的实施例，描述用于后道工艺(BEOL)互连制作的基于介电盔的方式和/或基于硬掩模选择性的方式以及所产生结构。本文所述的一个或多个实施例针对将介电盔用于定向自组装(DSA)或选择性生长以实现自对齐互连的制作的方法。实施例可针对或实现介电盔的使用、定向自组装、选择性沉积、自对齐或者以紧密节距来图案化互连中的一个或多个。可实现实施例，以通过经过选择性沉积以及例如对亚10nm技术节点的后续定向自组装的“着色”的自对齐，来提供改进通孔短接余量。
为了提供上下文，改进短接余量的当前解决方案可包括：(1)使用金属凹口采用不同硬掩模来填充交替金属沟槽，(2)使用不同“颜色”金属帽来作为用于定向自组装(DSA)或选择性生长的模板，或者(3)凹进金属或ILD以便将通孔“引导”到感兴趣线路。总体上，用于改进通孔短接余量的典型过程流程要求金属凹口。但是，以可接受均匀性凹进金属已经证明是许多这类处理方案中的难题。
按照本公开的实施例，上述问题的一个或多个问题通过实现在互连群体的一半上沉积非共形介电帽的方法来解决。非共形介电帽用作用于选择性生长或定向自组装的模板。在一个这种实施例中，这种方式可应用于任何互连金属层并且可能应用于栅接触部。在具体实施例中，从本文所述的处理方案中实际消除如在现有技术中所看到的对金属凹口的需要。
作为本文所涉及概念的一般概述，图16A-16D示出按照本公开的实施例、表示涉及采用后道工艺(BEOL)互连制作的介电盔形成的方法中的各种操作的集成电路层的部分的截面图。
参照图16A，起始点结构1600作为用于制作新金属化层的开始点来提供。起始点结构1600包括硬掩模层1604，其设置在层间介电(ILD)层1602上。如以下所述，ILD层可沉积在衬底上方，以及在一个实施例中设置在底层金属化层之上。开口在硬掩模层1604中形成，其对应于ILD层1602中形成的沟槽。沟槽的一个交替沟槽填充有导电层，以提供第一金属线1606(以及一些情况下的对应导电通孔1607)。其余沟槽未被填充，从而提供开口沟槽1608。在实施例中，通过图案化硬掩模和ILD层，并且然后金属化金属沟槽群体的一半(例如沟槽的一个交替沟槽)从而使群体的另一半开口，来制作起始结构1600。在一个实施例中，ILD中的沟槽使用节距分割图案化过程流程来图案化。要理解，以下描述的下列过程操作首先可涉及节距分割或者可以不涉及。在任一种情况下，但是具体在还使用节距分割时，实施例可实现超出现有技术光刻设备的分辨率能力的金属层的节距的连续缩放。
图16B示出结构1600之上的非共形介电帽层1610的沉积之后的图16A的结构。非共形介电帽层1610包括第一部分1600A，其覆盖金属线1606和硬掩模层1604的暴露的表面。非共形介电帽层1610包括与第一部分1610A毗连的第二部分1610B。非共形介电帽层1610的第二部分1610B沿开口沟槽1608的侧壁1608A和底部1608B在开口沟槽1608中形成。在实施例中，非共形介电帽层1610的第二部分1610B比第一部分1610A要薄许多，如图16B所示。在其他实施例中，部分1610B不存在或者是不连续的。这样，非共形介电帽层1610的沉积被认为是非共形沉积，因为非共形介电帽层1610的厚度在全部位置中不是相同的。所产生几何结构可称作非共形介电帽层1610的盔形状，因为ILD层1602的最上部分具有其上的非共形介电帽层1610的最厚部分，并且因而在比其他区域更大的程度上被保护。在一个实施例中，非共形介电帽层1610是介电材料，非限制性地例如氮化硅或氧氮化硅。在一个实施例中，非共形介电帽层1610使用等离子体增强化学气相沉积(PECVD)过程或者在另一个实施例中使用物理气相沉积(PVD)来形成。
图16C示金属线的第二半的通孔图案化、金属化和平面化之后的图16B的结构。在实施例中，执行金属填充过程，以提供第二金属线1612。但是，在一个实施例中，在金属填充之前，首先选择和开口通孔位置。然后，在金属填充时，通孔1613形成为与第二金属线1612的某些第二金属线关联。在一个这种实施例中，通过延长开口沟槽1608的某个沟槽，通过经过在选择沟槽1608底部的非共形介电帽层1610进行蚀刻并且然后经过介电层1602延长沟槽，来形成通孔开口。结果是在第二金属线1612的通孔位置的非共形介电帽层1610的连续性的中断，如图16C所示。
在实施例中，用来形成第二金属线1612和导电通孔1613的金属填充过程使用金属沉积和后续平面化处理方案(例如化学机械平面化(CMP)过程)来执行。平面化过程暴露但是没有去除非共形介电帽层1610，如图16C所示。要理解，在实施例中，由于第二金属线1612(和对应导电通孔1613)在比用来制作第一金属线1606(和对应导电通孔1607)的过程更迟的过程中形成，所以第二互连线1612能够使用与用来制作第一金属线1606不同的材料来制作。在一个这种实施例中，金属化层最终包括交替的不同第一和第二组成的导电互连。但是，在另一个实施例中，金属线1612和1606从基本上相同的材料来制作。
在实施例中，第一金属线1606间隔开某个节距，以及第二金属线1612间隔开相同节距。在其他实施例中，线路不一定间隔某个节距。但是，通过包含非共形介电帽层1610或介电盔，仅暴露第二金属线1612的表面。因此，原本被暴露的相邻第一和第二金属线之间的节距放宽到仅第二金属线的节距。因此，非共形介电帽层1610的交替暴露的介电表面和第二金属线1612的暴露的表面以第二金属线1612的节距来提供分化表面。
图16D示出最终分别形成两个不同的交替第一和第二硬掩模层1614和1616的定向自组装或选择性沉积方式之后的图16C的结构。在实施例中，硬掩模层1614和1616的材料呈现相互有所不同的蚀刻选择性。第一硬掩模层1614与非共形介电帽层1610的暴露的区域对齐。第二硬掩模层1616与第二金属线1612的暴露的区域对齐。如下面更详细描述，定向自组装或选择性生长能够用来有选择地将第一和第二硬掩模层1614和1616分别对齐到介电和金属表面。
在第一一般实施例中，为了最终形成第一和第二硬掩模层1614和1616，执行定向自组装(DSA)嵌段共聚物沉积和聚合物组装过程。在实施例中，DSA嵌段共聚物涂敷在表面上，并且经退火以便将聚合物隔离为第一嵌段和第二嵌段。在一个实施例中，第一聚合物嵌段优先附连到非共形介电帽层1610。第二聚合物嵌段附于第二金属线1612。在实施例中，嵌段共聚物分子是由共价键合单体链所形成的聚合分子，其示例在上文描述。
又参照图16D，在DSA过程的情况下，在第一实施例中，第一和第二硬掩模层1614和1616分别是第一和第二嵌段聚合物。但是，在第二实施例中，第一和第二嵌段聚合物各自依次采用第一和第二硬掩模层1614和1616的材料来取代。在一个这种实施例中，选择性蚀刻和沉积过程用来分别采用第一和第二硬掩模层1614和1616的材料来取代第一和第二嵌段聚合物。
在第二一般实施例中，为了最终形成第一和第二硬掩模层1614和1616，选择性生长过程代替DSA方式。在一个这种实施例中，第一硬掩模层1614的材料在底层非共形介电帽层1610的暴露的部分上方生长。第二硬掩模层1616的第二不同材料在底层第二金属线1612的暴露的部分上方生长。在实施例中，选择性生长通过对第一和第二材料的每个的dep-etch-dep-etch方式来取得，从而产生材料的每个的多个层。这种方式针对常规选择性生长技术(其能够形成“蘑菇顶”形状膜)可以是有利的。蘑菇打顶膜生长趋势能够经过交替沉积/蚀刻/沉积(dep-etch-dep-etch)方式来降低。在另一个实施例中，膜有选择地在金属之上沉积，之后接着ILD之上有选择的不同膜(或者反之)，并且重复进行许多次，从而创建三明治状堆叠。在另一个实施例中，两种材料在反应室中同时生长(例如通过CVD样式过程)，其有选择地在底层衬底的每个暴露的区域上生长。
如下面更详细描述，在实施例中，在图16D的结构上制作后续通孔层时，图16D的所产生结构实现改进通孔短接余量。在一个实施例中，取得改进短接余量，因为采用交替“颜色”硬掩模来制作结构降低到误差金属线的通孔短接的风险。在一个实施例中，取得自对齐，因为交替颜色硬掩模自对齐到下面的金属沟槽。在一个实施例中，从处理方案中去除对金属凹口的需要，因此能够降低过程变化。
在第一更详细示范过程流程中，图16E-16P示出按照本公开的实施例、表示涉及采用后道工艺(BEOL)互连制作的介电盔形成的另一种方法中的各种操作的集成电路层的部分的截面图。
参照图16E，在作为用于制作新金属化层的开始点的第一遍金属处理之后提供起始点结构1630。起始点结构1630包括硬掩模层1634(例如氮化硅)，其设置在层间介电(ILD)层1632上。如以下所述，ILD层可沉积在衬底上方，以及在一个实施例中设置在底层金属化层之上。第一金属线1636(以及一些情况下的对应导电通孔1637)在ILD层1632中形成。金属线1636的突出部分1636A具有相邻介电隔离物1638。牺牲硬掩模层1640(例如非晶硅)包含在相邻介电隔离物1638之间。虽然未示出，但是在一个实施例中，通过介电隔离物1638之间的第二牺牲硬掩模材料的首先去除以及然后硬掩模层1634和ILD层1632的蚀刻以形成沟槽(其然后在金属化过程中填充)，来形成金属线1636。
图16F示出一直到包括沟槽蚀刻的第二遍金属处理之后的图16E的结构。参照图16F，去除牺牲硬掩模层1640，以暴露硬掩模层1634。去除硬掩模层1634的暴露的部分，以及在ILD层1632中形成沟槽1642。
图16G示出牺牲材料填充之后的图16F的结构。牺牲材料1644在沟槽1642中并且在隔离物1638和金属线1636之上形成。在实施例中，牺牲材料1644在旋压过程中形成，从而留下基本上平坦的层，如图16G所示。
图16H示出再暴露硬掩模层1634、去除介电隔离物1638并且去除金属线1636的突出部分1636A的平面化过程之后的图16G的结构。另外，平面化过程将牺牲材料1644限制到介电层1632中形成的沟槽1642。在实施例中，平面化过程使用化学机械抛光(CMP)过程来执行。
图16I示出牺牲材料去除之后的图16H的结构。在实施例中，使用湿式蚀刻或干式蚀刻过程从沟槽1642中去除牺牲材料1644。
图16J示出非共形介电帽层1646(其可称作介电盔)的沉积之后的图16I的结构。在实施例中，非共形介电帽层1646使用物理气相沉积(PVD)或化学气相沉积(CVD)过程(例如等离子体增强CVD(PECVD)过程)来形成。非共形介电帽层1646可如以上与非共形介电帽层1610关联地描述。
图16K示出牺牲帽层的沉积之后的图16J的结构。牺牲帽层1648在非共形介电帽层1646的上表面形成，并且可被实现以便在后续蚀刻或CMP过程期间保护非共形介电帽层1646。在实施例中，牺牲帽层1648是通过例如PVD或CVD处理所形成的氮化钛(TiN)层。
图16L示出通孔光刻和蚀刻处理之后的图16K的结构。沟槽1638的选择沟槽被暴露并且经过蚀刻过程，其在位置1650穿透非共形介电帽层1646并且延伸沟槽，以提供通孔位置1652，如上所述。
图16M示出第二金属线制作之后的图16L的结构。在实施例中，第二金属线1654(以及一些情况下的关联导电通孔1656)通过执行金属填充和抛光过程来形成。抛光过程可以是CMP过程，其进一步去除牺牲帽层1648。
图16N示出例如提供第一和第二交替占位材料1658和1660(或者能够是永久材料，如与图16D关联描述)的定向自组装(DSA)或选择性生长之后的图16M的结构。
图16O示出分别采用永久第一和第二硬掩模材料1662和1664对第一和第二交替占位材料1658和1660的取代之后的图16N的结构。图16N和图16O的处理可如与图16D关联描述。
图16P示出下一层通孔图案化之后的图16O的结构。上ILD层1666在第一和第二硬掩模层1662和1664上方形成。开口1668在上ILD层1666中形成。在一个实施例中，开口1668形成为比通孔特征大小要宽。暴露的第一和第二硬掩模层1662和1664位置的一个选择位置被选择用于例如通过选择性蚀刻过程的选择性去除。在这种情况下，第一硬掩模1662区域对第二硬掩模层和1664的暴露的部分有选择地被去除。导电通孔1670然后在开口1668中以及在已经去除第一硬掩模1662区域的区域中形成。导电通孔1670接触第一金属线1636之一。在实施例中，导电通孔1670接触第一金属线1636之一，而没有短接到相邻第二金属线1654之一。在具体实施例中，导电通孔1670的一部分1672设置在第二硬掩模层1664部分上，而没有接触底层第二金属线1654，如图16P所示。在实施例中，然后实现改进短接余量。
在实施例中，如以上实施例中所述，第一硬掩模1662区域被去除以用于通孔1670制作。在这种情况下，在所选第一硬掩模1662区域的去除时形成开口还要求经过非共形介电帽层1646的最上部分进行蚀刻。但是，在另一个实施例中，第二硬掩模1664区域被去除以用于通孔1670制作。在这种情况下，在这种所选第二硬掩模1664区域的去除时形成开口直接暴露通孔1670所连接的金属线1654。
在第二更详细示范过程流程中，图17A-17J示出按照本公开的实施例、表示涉及采用后道工艺(BEOL)互连制作的介电盔形成的另一种方法中的各种操作的集成电路层的部分的截面图。
参照图17A，在作为用于制作新金属化层的开始点的第一遍金属处理之后提供起始点结构1700。起始点结构1700包括硬掩模层1704(例如氮化硅)，其设置在层间介电(ILD)层1702上。如以下所述，ILD层可沉积在衬底上方，以及在一个实施例中设置在底层金属化层之上。第一金属线1706(以及一些情况下的对应导电通孔1707)在ILD层1702中形成。金属线1706的突出部分1706A具有相邻介电隔离物1708。牺牲硬掩模层1710(例如非晶硅)包含在相邻介电隔离物1708之间。虽然未示出，但是在一个实施例中，通过介电隔离物1708之间的第二牺牲硬掩模材料的首先去除以及然后硬掩模层1704和ILD层1702的蚀刻以形成沟槽(其然后在金属化过程中填充)，来形成金属线1706。
图17B示出一直到包括沟槽和通孔位置蚀刻的第二遍金属处理之后的图17A的结构。参照图17B，去除牺牲硬掩模层1710，以暴露硬掩模层1704。去除硬掩模层1704的暴露的部分，以及在ILD层1702中形成沟槽1712。另外，在实施例中，通孔位置1722在选择位置中使用通孔光刻和蚀刻过程来形成，如图17B所示。
图17C示出牺牲材料填充之后的图17B的结构。牺牲材料1714在沟槽1712中并且在隔离物1708和金属线1706之上形成。在实施例中，牺牲材料1714在旋压过程中形成，从而留下基本上平坦的层，如图17C所示。
图17D示出再暴露硬掩模层1704、去除介电隔离物1708并且去除金属线1706的突出部分1706A的平面化过程之后的图17C的结构。另外，平面化过程将牺牲材料1714限制到介电层1702中形成的沟槽1712。在实施例中，平面化过程使用化学机械抛光(CMP)过程来执行。
图17E示出牺牲材料1714的部分去除以提供凹进牺牲材料1715之后的图17D的结构。在实施例中，在沟槽1712内使用湿式蚀刻或干式蚀刻过程来凹进牺牲材料1714。凹进牺牲材料1715可在这点上被保留，以保护通孔位置1722底下的金属层。
图17F示出非共形介电帽层1716(其可称作介电盔)的沉积之后的图17E的结构。在实施例中，非共形介电帽层1716使用物理气相沉积(PVD)、选择性生长过程或化学气相沉积(CVD)过程(例如等离子体增强CVD(PECVD)过程)来形成。非共形介电帽层1716可如以上与非共形介电帽层1710关联地描述。备选地，非共形介电帽层1716可以仅包括上部1716A，其中基本上没有在沟槽1712中形成的非共形介电帽层1716的部分，如图17F所示。
图17G示出第二金属线制作之后的图17F的结构。在实施例中，第二金属线1724(以及一些情况下的关联导电通孔1726)在凹进牺牲材料1715的去除之后通过执行金属填充和抛光过程来形成。抛光过程可以是CMP过程。
图17H示出例如提供第一和第二交替占位材料1728和1730(或者能够是永久材料，如与图16D关联描述)的定向自组装(DSA)或选择性生长之后的图17G的结构。
图17I示出分别采用永久第一和第二硬掩模材料1732和1734对第一和第二交替占位材料1728和1730的取代之后的图17H的结构。图17H和图17I的处理可如与图16D关联描述。
图17J示出下一层通孔图案化之后的图17I的结构。上ILD层1736在第一和第二硬掩模层1732和1734上方形成。开口1738在上ILD层1736中形成。在一个实施例中，开口1738形成为比通孔特征大小要宽。暴露的第一和第二硬掩模层1732和1734位置的选择位置被选择用于例如通过选择性蚀刻过程的选择性去除。在这种情况下，第一硬掩模1732区域对第二硬掩模层和1734的暴露的部分有选择地被去除。导电通孔1740然后在开口1738中以及在已经去除第一硬掩模1732区域的区域中形成。导电通孔1740接触第一金属线1706之一。在实施例中，导电通孔1740接触第一金属线1706之一，而没有短接到相邻第二金属线1724之一。在具体实施例中，导电通孔1740的一部分1742设置在第二硬掩模层1734部分上，而没有接触底层第二金属线1724，如图17J所示。在实施例中，然后实现改进短接余量。
在实施例中，如以上实施例中所述，第一硬掩模1732区域被去除以用于通孔1740制作。在这种情况下，在所选第一硬掩模1732区域的去除时形成开口还要求经过非共形介电帽层1716的最上部分进行蚀刻。但是，在另一个实施例中，第二硬掩模1734区域被去除以用于通孔1740制作。在这种情况下，在这种所选第二硬掩模1734区域的去除时形成开口直接暴露通孔1740所连接的金属线1724。
又参照图16P和图17J，通过截面分析，能够在金属群体的一半之上查看介电盔。另外，不同材料的硬掩模自对齐到介电盔。这类结构可包括具有改进短接余量的导电通孔、交替硬掩模材料、介电盔的存在中的一个或多个。例如与图16P或17J关联描述的所产生结构随后可用作用于形成后续金属线/通孔和ILD层的基础。备选地，图16P或图17J的结构可表示集成电路中的最终金属互连层。要理解，上述过程操作可按照备选序列来实施，而并非需要执行每一个操作，和/或可执行附加过程操作。
按照本公开的实施例，描述通孔和插塞的图案聚积层。本文所述的一个或多个实施例针对用于通孔关键尺寸(CD)控制的过程方案。实施例可包括与通孔CD控制、通孔CD均匀性、边缘放置误差(EPE)、通孔自对齐相关的改进。实施例可改进通孔的半导体图案化中的边缘放置误差(EPE)，并且可实现多个遍的通孔光刻的自对齐。在实施例中，全部通孔边缘采用栅格而不是标准抗蚀剂边缘来限定。牺牲栅格在与通孔所在的金属相同的方向在通孔抗蚀剂下面来创建。采用标准光致抗蚀剂来图案化通孔。但是，在经过牺牲栅格以及自对齐通孔(SAV)金属栅格的栅格(例如两个交叉栅格)的后续蚀刻期间，全部通孔边缘通过栅格来限定。在实施例中，没有来自通孔抗蚀剂边缘的可变性被转移到衬底中，以及所产生过程能力实现通孔CD的更好控制，并且改进产率和过程能力。
为了提供以下所述实施例的上下文，当前已知解决方案涉及抗蚀剂边缘用来限定通孔边缘，其确定对下面的金属的短接余量。但是，标准通孔抗蚀剂图案化已知为具有比栅格图案化要高许多的边缘放置误差。相比之下，按照本文所述的实施例，通过使用牺牲栅格来限定通孔边缘提供通孔边缘的更大改进控制，并且极大地改进短接到错误金属的风险。
按照本文所述的实施例，对于具有限定通孔边缘后蚀刻的堆叠中的牺牲栅格的多个通孔图案来描述图案累加流程。通过在具有已经存在的插塞的图案化上金属(M1)层间介电层上涂敷硬掩模来构建“筛分”堆叠。硬掩模平面化晶圆以供后续处理。所形成的下一层可用作蚀刻终止，之后接着累加层的形成。在这个阶段，可以以底层下金属(M0)层的节距的两倍并且沿与M0栅格相同的方向来创建栅格。这个栅格实际阻止下面的每一个其他M0线，并且最终限定通孔后蚀刻的关键尺寸(CD)。在实施例中，由于栅格是底层M0的节距的两倍，所以包括通孔之间的大量硬掩模(+/-20nm)，以允许上覆抗蚀剂特征的边缘放置误差(EPE)。
随后，多个通孔掩模图案经过栅格并且在累加层中累加。在累加之后，栅格被反转而无需额外光刻操作，以便暴露其他下金属(M0)线，并且保护已经创建的通孔。在栅格之间添加衬里，以确保相邻M0线上的通孔没有合并。通孔之间的间距能够采用衬里的厚度来调制。
最后，来自一个到若干通孔掩模的通孔图案能够经过反转栅格来累加，以完成全部绘制通孔的累加中的图案化。栅格然后被去除，并且累加层中的累加通孔图案经过上金属(M1)硬掩模栅格向下蚀刻到M1线下面的层间电介质并且到达下面的M0。去除M1栅格上方的堆叠和上覆硬掩模层。随后，沟槽和通孔被金属化并且然后抛光。结果是在两个方向的所形成通孔的极好CD控制以及全部通孔相互之间的自对齐。
然后，在一方面，本文所述的一个或多个实施例针对一种方式，其采用底层金属栅格结构或者一对正交的这类结构作为构建上覆导电通孔的模板。在示范处理方案中，图18A-18W示出按照本公开的实施例、表示后道工艺(BEOL)互连的金属通孔处理方案中的各种操作的平面图(附图的上部)和对应角视图(附图的中部)和截面图(附图的下部)。
参照图18A，起始点结构1800作为用于制作新金属化层的开始点来提供。起始点结构1800包括交替金属线1802和介电线1804的阵列。金属线1802具有上表面，其与介电线1804的上表面大致共面。蚀刻终止层1806然后在起始结构1800上形成，如图18B所示。
参照图18C，层间介电层1808在图18B的结构上形成。图案化硬掩模1810然后在图18C的结构上形成，以及图案化硬掩模1810的图案部分转移到层间介电层1808中，以形成其中形成了金属线区域1814的图案化层间介电层1812，如图18D所示。在实施例中，图案化硬掩模1810具有栅格类型图案，如所示。在具体实施例中，图案化硬掩模1810由氮化钛(TiN)组成。
参照图18E，硬掩模层1816在图18D的结构上形成。在实施例中，硬掩模层1816的底面与图18D的结构的地形是共形的，而硬掩模层1816的下表面被平面化。在具体实施例中，硬掩模层1816是碳硬掩模(CHM)层。蚀刻终止层1818然后在图18E的结构上形成，如图18F所示。在具体实施例中，蚀刻终止层1818由氧化硅(SiOx或SiO2)组成。
参照图18G，图案累加层1820然后在图18F的结构上形成。在实施例中，图案累加层1820是其中多于一个图案最终将累加的层，例如以用于最终通孔图案化。在具体实施例中，图案累加层1820由非晶硅(a-Si)组成。图案化硬掩模1822然后在图18G的结构上形成，如图18H所示。在实施例中，图案化硬掩模1822具有栅格类型图案，如所示。在一个这种实施例中，栅格类型图案与图案化硬掩模1810的栅格正交并且与金属线1802的栅格平行。但是，在实施例中，从自顶向下角度来看，图案化硬掩模1822仅暴露金属线1802的每一个另一金属线(例如金属线1802(A))，而阻止金属线1802的交替金属线(例如金属线1802(B))，如图18H所示。在具体实施例中，图案化硬掩模1822由氮化硅(SiN)组成。
参照图18I，硬掩模1824然后在图18H的结构上形成。在具体实施例中，硬掩模1824是碳硬掩模(CHM)。硬掩模1824然后被图案化(例如通过使用单或多层抗蚀剂结构的光刻过程)，以及图案被转移到图案化硬掩模1822所暴露的图案累加层1820的部分中，以形成曾经图案化的存储器层1826，如图18J所示。在实施例中，图案通过蚀刻过程(其使用蚀刻终止层1818作为端接点)来转移到图案累加层1820的部分中。在实施例中，在形成曾经图案化的存储器层1826之后，去除硬掩模1824，又如图18J所示。要理解，该过程可对若干不同掩蔽操作重复进行。
参照图18K，阻断线1828然后通过采用阻断材料层填充图18J的结构的图案化硬掩模1822中的开口来形成。在具体实施例中，阻断材料层是可流动氧化硅材料。在其他实施例中，阻断材料层是多个其他适当材料的任一个。图案化硬掩模1822然后从图18K的结构中去除，以使阻断线1828留下，如图18L所示。
参照图18M，绝缘隔离物形成材料层1830然后在图18L的结构上与阻断线1828共形地形成。在实施例中，绝缘隔离物形成材料层1830由介电材料组成。在一个实施例中，隔离物形成材料层1830由氧化硅(SiOx或SiO2)组成。隔离物形成材料层1830然后被图案化，以形成与阻断线1828的侧壁相邻的隔离物1832，如图18N所示。在实施例中，隔离物形成材料层1830使用各向异性干式蚀刻过程来图案化，以形成隔离物1832。
参照图18O，阻断线1828、隔离物1832以及在形成隔离物1832之后所形成的图案化掩模的保护区域的共同图案然后被转移到曾经图案化的存储器层1826中，以形成双倍图案化存储器层1834。在实施例中，图案通过蚀刻过程(其使用蚀刻终止层1818作为端接点)来转移到曾经图案化的存储器层1826中。图18O的结构的阻断线1828、隔离物1832和任何附加掩模材料然后被去除，以暴露双倍图案化存储器层1834，如图18P所示。
参照图18Q，图18P的结构的双倍图案化存储器层1834的图案然后被转移到蚀刻终止层1818，以形成图案化蚀刻终止层1836，并且暴露硬掩模层1816的部分。在一个实施例中，使用干式蚀刻过程来将双倍图案化存储器层1834的图案转移到蚀刻终止层1818。然后去除图18Q的结构的双倍图案化存储器层1834，如图18R所示。
参照图18S，图18R的结构的图案化蚀刻终止层1836的图案然后被转移到硬掩模层1816中，以形成图案化硬掩模层1838。图案化硬掩模层1838暴露图案化层间介电层1812的线路区域1814的部分以及图案化硬掩模1810的部分。也就是说，虽然图案化硬掩模层1838暴露比图案化层间介电层1812的线路区域1814要宽的面积，但是图案化硬掩模1810保护线路区域1814外部的图案化层间介电层1812的“暴露的”区域。图18S的结构的图案化硬掩模层1838的图案然后被转移到图案化层间介电层1812，以形成双倍图案化层间介电层1840，并且暴露蚀刻终止层1806，如图18T所示。但是，在实施例中，图案化硬掩模1810阻止总转移图案，又如图18T所示。在一个实施例中，图案化硬掩模层1838的图案通过蚀刻过程(其使用蚀刻终止层1806作为端接点)来转移到图案化层间介电层1812。
参照图18U，图18T的结构的蚀刻终止层1806的暴露的部分被去除，以形成图案化蚀刻终止层1842，并且暴露金属线1802的通孔位置1844。然后去除图18U的结构的图案化蚀刻终止层1836、图案化硬掩模层1838和图案化硬掩模1810，如图18V所示。去除暴露双倍图案化层间介电层1840和金属线1802的通孔位置1844以及上金属线的位置1846。在实施例中，图案化蚀刻终止层1836、图案化硬掩模层1838和图案化硬掩模1810使用选择性湿式过程被去除。
参照图18W，对图18V的结构形成上金属化层。具体来说，执行金属填充过程，以提供金属通孔1848和金属线1850。在实施例中，金属填充过程使用金属沉积和后续平面化处理方案(例如化学机械平面化(CMP)过程)来执行。在实施例中，图18W所形成的结构的表面基本上与图18A的起始结构1800的表面是相同的，但是与图18A的起始结构1800正交。因此，在实施例中，与图18B-18W关联描述的过程可对图18W的结构重复进行，以形成下一金属化层，依此类推。
例如与图18W关联描述的所产生结构随后可用作用于形成后续金属线/通孔和ILD层的基础。备选地，图18W的结构可表示集成电路中的最终金属互连层。要理解，上述过程操作可按照备选序列来实施，而并非需要执行每一个操作，和/或可执行附加过程操作。还要理解，上述示例集中于通孔/接触部形成。但是，在其他实施例中，类似方式可用来保存或形成金属线层内的线端终端(插塞)的区域。
按照本公开的实施例，描述基于网格的通孔和插塞的图案化方式。本文所述的一个或多个实施例针对网格自对齐和超自对齐金属通孔处理方案。本文所述的实施例可被实现，以提供金属/通孔层的自对齐方法。通过实现本文所述的方式，使几乎全部插塞和通孔几何结构成为可能。另外，最终通孔关键尺寸(CD)可与对图案化所实现的光刻无关。此外，本文所述的方式可提供“循环流程”，因为过程流程的结束具有与过程流程的开始相同或基本上相同的层堆叠和布局。因此，一旦开发过程流程中的每一个操作，则过程流程能够重复进行所需次数，以添加所要求数量的金属/通孔层。在一个或多个实施例中，垂直网格之间的重叠用来限定通孔和金属线的放置。通孔的大小可通过两个网格之间的重叠面积来确定。
为了提供以下描述实施例的上下文，如与通孔自对齐的当前已知方式相比，本文所述的方式可提供可用的几乎任何插塞和通孔放置。本文所述的方式可要求更少选择性蚀刻。本文所述的方式可提供最终插塞和通孔CD，其与所利用的光刻无关。然后，在一个方面，本文所述的一个或多个实施例针对一种方式，其采用底层金属栅格结构作为构建上覆导电通孔的模板。要理解，类似方式可被实现，以制作金属之间的非导电空间或中断(插塞)。
在示范处理方案中，图19A-19L示出按照本公开的实施例、表示后道工艺(BEOL)互连的网格自对齐金属通孔处理方案中的各种操作的平面图(附图的上部)和对应角截面图(附图的下部)。要理解，虽然它们实际上并不是，但是不同金属化层为了清楚起见而在角截面图中示为分离(上和下)。
参照图19A，起始点结构1900作为用于制作新金属化层的开始点来提供。起始点结构1900包括交替金属线1902和介电线1904的阵列。金属线1902在介电线1904下方凹进。硬掩模层1906设置在金属线1902上方，并且与介电线1904交替。在实施例中，介电线1904由氮化硅(SiN)组成，以及硬掩模层1906由碳化硅(SiC)或氧化硅(SiO2)组成。下一图案化层1908然后在起始点结构1900上方制作，如图19B所示。在实施例中，下一图案化层1908包括蚀刻终止层1910、介电层1912和栅格结构1914。在实施例中，蚀刻终止层1910由氧化硅(SiO)组成，介电层1912由氮化硅(SiN)组成，以及栅格结构1914由氧化硅(SiO)组成。在实施例中，栅格结构1914使用节距二等分或节距四等分方案例如通过隔离物图案化来形成。
参照图19C，栅格结构1914的图案被转移到介电层1912，以形成图案化介电层1916。在实施例中，使用蚀刻过程(其利用蚀刻终止层1910作为蚀刻过程的端点)来将栅格结构1914的图案转移到介电层1912。然后执行穿透蚀刻以去除蚀刻终止层1910的暴露的部分，以便形成图案化蚀刻终止层1918，如图19D所示。在实施例中，穿透蚀刻展现全部可能通孔位置1920，其可潜在地形成到结构1900中。
参照图19E，插塞图案化然后通过在将要保存插塞的位置中形成图19D的结构上的图案化硬掩模1922来执行。图案化硬掩模1922和栅格结构1914的统一图案然后被转移到结构1900中，以形成具有用于结构1900内的金属线形成的区域1924的结构1900’，如图19F所示。在实施例中，图案化硬掩模1922和栅格结构1914的统一图案使用蚀刻过程来转移到结构1900中。这种蚀刻过程可以以基本上相同的速率来蚀刻两种层1904和1906(或者可作为若干蚀刻操作来执行)，并且之后可接着清洁过程，以去除图案化硬掩模1922，又如图19F所示。
参照图19G，通孔图案化然后通过形成图19F的结构上的图案化光刻掩模1926来执行，图案化光刻掩模1926暴露将要形成通孔的位置(例如通孔选择过程)。图案化光刻掩模1926和栅格结构1914的统一图案然后被转移到结构1900’中，以形成具有用于结构1900’内的金属通孔形成的区域1928的结构1900”，如图19H所示。在实施例中，使用蚀刻过程来将图案化光刻掩模1926和栅格结构1914的统一图案转移到结构1900’中。这种蚀刻过程可对层1904有选择地蚀刻层1906，并且之后可接着清洁过程，以去除图案化光刻掩模1926，又如图19H所示。
参照图19I，对图19I的结构执行金属填充过程，以提供底层结构1930。金属填充过程形成结构1930中的金属通孔1932和金属线1934。金属填充过程还可填充栅格结构1914与金属线1936之间的区域，如图19I所示。在实施例中，金属填充过程使用金属沉积和后续平面化处理方案来执行。图19I的结构然后可在厚度上减小，以去除栅格结构1914，以便暴露图案化介电1916和顶部提供金属线1938，其在厚度上从金属线1936减小，如图19J所示。在实施例中，然后可使用平面化过程(例如化学机械平面化(CMP)过程)在厚度上减小图19I的结构。
参照图19K，金属线1938从图19J的结构中去除，以留下图案化介电层1916和图案化蚀刻终止层1918。金属线1938可通过选择性蚀刻过程被去除，选择性蚀刻过程去除金属线1938，并且还确保没有留下金属以保持在材料层1904和1906上方的高度(即，使得没有金属保持在结构1930的插塞区域上方)。硬掩模层1940然后在图19K的结构上、在图案化介电层1916的线路之间形成，如图19L所示。在实施例中，硬掩模层1940由碳化硅(SiC)或氧化硅(SiO2)组成，并且使用沉积和平面化处理方案来形成。在一个实施例中，硬掩模层1940由与硬掩模层1906相同的材料来组成。在实施例中，从图案化介电层1916和硬掩模层1940所形成的结构的表面基本上与图19A的起始结构1900的表面是相同的，但是与图19A的起始结构1900正交。因此，在实施例中，与图19B-19L关联描述的过程可对图19L的结构重复进行，以形成下一金属化层，依此类推。
要理解，与图19B-19L关联描述的如对图19L的结构重复进行以形成下一金属化层的过程可称作循环流程，因为过程流程的结束具有与过程流程的开始相同或基本上相同的层堆叠和布局。在一个实施例中，形成附加金属化层包括使用这种循环流程。但是还要理解，循环或重复流程可以仅对选择金属化层来实现。所产生堆叠中的其他金属化层(例如使用图19B-19L的处理方案所制作的层上方或下方或之间的层)可使用常规双镶嵌或其他方式来制作。
例如与图19L关联描述的1931之类的所产生结构随后可用作用于形成后续金属线/通孔和ILD层的基础。备选地，图19L的结构1931可表示集成电路中的最终金属互连层。还要理解，在后续制作操作中，可去除介电线，以提供所产生金属线之间的空气隙。要理解，上述示例集中于通孔/接触部形成。但是，在其他实施例中，类似方式可用来保存或形成金属线层内的线端端接(插塞)的区域。
按照本公开的实施例，描述基于栅格的通孔和插塞图案化。本文描述的一个或多个实施例针对特征端形成的基于栅格的插塞和切口。实施例可涉及光刻图案化、关联线端CD产率和基于隔离物的图案化中的一个或多个。实施例采用创建具有一维(1D)特征的放置控制和均匀性的插塞和切口的方法。要理解，存在线端(插塞)或通孔放置与关于通孔和线端放置在更受限位置的暗示之间的折衷。
为了提供本文所述实施例的上下文，为了实现半导体制造中图案化更紧密节距特征，栅格和插塞或栅格和切口方式应用于更多层。随着特征尺寸继续收缩，鲁棒地图案化切口和插塞的能力能够限制缩放和产率。切口和插塞特征一般直接通过具有主要二维(2D)特征的光刻操作来限定。这类2D特征具有比一维(1D)特征要高许多的变化和不均匀性。
针对以下所述的图20A-20G，在实施例中，提供生成栅格限定插塞的简化图案化过程的概述。与被图案化的层的主方向正交地生成牺牲1D图案。选择掩模然后用来切割或保持最终将用来切割或保持主栅格的部分的1D图案的部分。主图案上的切割/保持的最终边缘因而通过1D牺牲栅格的边缘以好许多的控制和均匀性来限定。图20A-20G示出按照本公开的实施例、表示制作后道工艺(BEOL)互连的特征端形成的基于栅格的插塞和切口的方法中的各种操作的平面图(上)和对应截面图(中和下)。
参照图20A，起始点结构2000作为用于制作新金属化层的开始点来提供。起始点结构2000包括其上形成了第一硬掩模层2004的层间介电(ILD)材料层2002。第二硬掩模层2006在第一硬掩模层2004上形成。第二硬掩模层2006具有栅格图案，其可被看作是主要一维(1D)栅格图案。在实施例中，第二硬掩模2006的栅格图案最终用来限定待图案化的最终层的1D位置，但是尚未使特征位置端在其中图案化。第一硬掩模层2004和/或第二硬掩模层2006可从非限制性地例如氮化硅(SiN)、氧化硅(SiO2)、氮化钛(TiN)或硅(Si)之类的材料来制作。在一个实施例中，第一硬掩模层2004和第二硬掩模层2006从相互不同的材料来制作。
参照图20B，第三硬掩模层2008在图20A的结构上形成。在实施例中，第三硬掩模层2008具有栅格图案，其可被看作是与第二硬掩模层2006的1D栅格图案正交的主要一维(1D)栅格图案。第三硬掩模层2008可从非限制性地例如氮化硅(SiN)、氧化硅(SiO2)、氮化钛(TiN)或硅(Si)之类的材料来制作。在一个实施例中，第三硬掩模层2008从与第一硬掩模层2004和第二硬掩模层2006的材料不同的材料来制作。要理解，上述硬掩模层的任一个可实际包括多个子层，例如以提供改进蚀刻选择性。
在实施例中，第三硬掩模层2008的栅格图案和第二硬掩模层2006的栅格图案共同限定金属线金属化层的全部容许线端位置。在一个这种实施例中，第三硬掩模层2008的栅格图案和第二硬掩模层2006的栅格图案在栅格图案的线路重叠的位置共同限定线端位置。在另一个这种实施例中，第三硬掩模层2008的栅格图案和第二硬掩模层2006的栅格图案在栅格图案的线路之间暴露空间的位置共同限定线端位置。
参照图20C，光刻图案化掩模2010的区域在图20B的结构上形成。光刻图案化掩模2010的区域可从一个或多个光致抗蚀剂层或者相似光刻图案化掩模来形成。在实施例中，光刻图案化掩模2010的区域提供从第二硬掩模层2006和第三硬掩模层2008所形成的牺牲栅格上的切割/保持区域的图案。在实施例中，光刻过程用来选择(切割或保持)最终将限定金属线的主图案的端位置的牺牲栅格的部分。在一个这种实施例中，193nm或EUV光刻在蚀刻牺牲栅格图案之前与抗蚀剂图案到底层中的蚀刻转移一起使用。在一个实施例中，光刻过程涉及抗蚀剂层的多次暴露或者沉积/蚀刻/沉积重复处理。要理解，遮蔽区域可称作切割或保持位置，其中栅格之间的正交栅格重叠区域或空间用来限定插塞(或者也许通孔)位置。
参照图20D，使用图20C的结构的光刻图案化掩模2010的区域作为掩模，第三硬掩模层2008有选择地被蚀刻，以形成图案化硬掩模层2012。也就是说，牺牲栅格的一部分被蚀刻，以呈现光刻图案化掩模2010的区域的图案的部分，其保护第三硬掩模层2008的部分免受蚀刻过程。在实施例中，在蚀刻过程中去除的第三硬掩模层2008的部分不是最终目标设计的组成部分。在实施例中，光刻图案化掩模2010的区域在形成图案化硬掩模层2012之后被去除，如图20D所示。
参照图20E，形成图20D的结构的第二硬掩模层2006和图案化硬掩模层2012的组合图案例如通过选择性蚀刻过程来转移到第一硬掩模层2004中和ILD材料层2002中。图案化形成图案化ILD层2014和图案化硬掩模层2016。
参照图20F，然后去除图20E的结构的图案化硬掩模层2012和第二硬掩模层2006(即，牺牲栅格)。图案化硬掩模层2016可在这个阶段被保留(如图20F所示)，或者可被去除。选择性湿式或干式处理技术能够用于图案化硬掩模层2012和第二硬掩模层2006(以及可能的图案化硬掩模层2016)的去除。要理解，图20F的所产生结构随后能够用作金属填充的起始点，其具有首先去除剩余图案化硬掩模层2016的选项。将要作为金属特征的端位置(线端)通过转移到ILD材料层2002中的1D牺牲栅格的边缘来限定，并且因此是完全控制的。
参照图20G，金属填充过程对图20F的结构来执行，以形成开口图案化ILD层2014中的金属线2018。金属线具有通过图案化ILD层2014中形成的连续性的断点所形成的线端。在实施例中，金属填充过程通过沉积并且然后平面化图案化ILD层2014之上的一个或多个金属层来执行。图案化硬掩模层2016可在金属沉积过程期间被保留，并且然后在平面化过程期间被去除，如图20F和图20G所示。但是，在其他实施例中，图案化硬掩模层2016在金属填充过程之前被去除。在又一些实施例中，图案化硬掩模层2016保留在最终结构中。又参照图20G，要理解，金属线2018可在底层特征(例如作为示例所示的导电通孔2020)之上形成。
例如与图20G关联描述的所产生结构随后可用作用于形成后续金属线/通孔和ILD层的基础。备选地，图20G的结构可表示集成电路中的最终金属互连层。要理解，上述过程操作可按照备选序列来实施，而并非需要执行每一个操作，和/或可执行附加过程操作。在实施例中，因常规光刻/双镶嵌图案化引起的偏移(其原本必须被容忍)不是本文所述的所产生结构的因素。要理解，上述示例集中于线端/插塞/切口形成或保存。但是，在其他实施例中，类似方式可用来形成金属线层上方或下方的通孔/接触部。还要理解，在后续制作操作中，可去除介电线，以提供所产生金属线之间的空气隙。
又参照图20A-20G，在实施例中，描述了生成栅格限定插塞的图案化过程。这种实施例的优点可包括端对端特征的更好维度控制，这降低在最坏情况过程变化的条件下原本观察到的端对端短接(产率失败)的概率。端对端特征的改进维度控制在最坏情况过程变化下为通孔落点和覆盖提供更大面积。相应地，在实施例中，可逐层取得改进电连接，其具有增加的产率和产品性能。端对端特征的改进维度控制能够实现更小端对端宽度，并且因此可取得更好的产品密度(每功能性成本)。
在实施例中，本公开的实施例的优点在于，全部线端位置通过单个光刻操作来限定。例如，当插塞/切口节距变为很小时，常见解决方案是使用采用附加处理的多遍光刻来生成合成插塞/切口图案。相比之下，在本文所述的实施例中，特征端位置是多个光刻操作的函数，并且因此与单个光刻操作用来限定特征端(正如本文所述实施例的情况)时相比具有更大变化。
按照本公开的实施例，线端切割方式。本文所述的一个或多个实施例针对用于图案化金属线端的技术。实施例可包括接触部制作、镶嵌处理、双镶嵌处理、互连制作和金属线沟槽图案化中的一个或多个的方面。
为了提供上下文，在半导体制造的高级节点中，低级互连通过线路栅格、线端和通孔的独立图案化过程来创建。随着通孔侵占线端，合成图案的保真度趋向于降级，反过来也是一样。本文所述的实施例提供一种线端过程，其又称作插塞过程，其消除关联接近规则。实施例可允许通孔被放置在线端以及允许大通孔跨接线端。
为了进一步提供上下文，图21A示出常规半导体装置的金属化层的平面图以及沿平面图的a-a’轴所截取的对应截面图。图21B示出使用当前已知处理方案所制作的线端或插塞的截面图。图21C示出使用当前已知处理方案所制作的线端或插塞的另一个截面图。
参照图21A，金属化层2100包括金属线2102，其在介电层2104中形成。金属线2102可耦合到底层通孔2103。介电层2104可包括线端或插塞区域2105。参照图21B，介电层2104的常规线端或插塞区域2105可通过图案化介电层2104上的硬掩模层2110并且然后蚀刻介电层2104的暴露的部分来制作。介电层2104的暴露的部分可蚀刻到适合形成线路沟槽2106的深度，或者进一步蚀刻到适合形成通孔沟槽2108的深度。参照图21C，与线端或插塞2105的相对侧壁相邻的两个通孔可在单次大暴露2116中制作，以最终形成线路沟槽2112和通孔沟槽2114。
但是，又参照图21A-21C，保真度问题和/或硬掩模腐蚀问题可导致不完善图案化体系。相比之下，本文所述的一个或多个实施例包括涉及沟槽和通孔图案化过程之后的线端电介质(插塞)的构成的过程流程的实现。在示范处理方案中，图21D-21J示出按照本公开的实施例、表示用于图案化后道工艺(BEOL)互连的金属线端的过程中的各种操作的截面图。
参照图21D，制作半导体管芯的互连结构的金属化层的方法包括在底层金属化层2120上方所形成的层间介电(ILD)材料层2126的上部(下部2130上方)中形成线路沟槽2128。底层金属化层2120包括金属线2122，其设置在介电层2124中。
参照图21E，通孔沟槽2132A和2132B在ILD材料层2126的下部2130中形成，以形成ILD材料层2126的图案化下部2130’。作为示范实施例，通孔沟槽2132A暴露底层金属化层2120的两个金属线2122，而通孔沟槽2132B暴露底层金属化层2120的一个金属线2122。
参照图21F，牺牲材料2134(例如基体材料)在ILD材料层(图21F所示的部分2130’)上方并且在线路沟槽2128以及通孔沟槽2132A和2132B中形成。在实施例中，图案化硬掩模层2136在牺牲材料2134上形成，如图21F所示。
参照图21G，牺牲材料2134被图案化，以形成开口(图21G的左边开口)，其暴露与图21E的通孔沟槽2132A关联的底层金属化层2120的两个金属线2122之间的下金属化层2120的一部分。在所示示范实施例中，牺牲材料2134进一步被图案化，以形成开口(图21G的右边开口)，其暴露与图21E的通孔沟槽2132B相邻的ILD材料层的图案化下部2130’的一部分。在实施例中，牺牲材料2134通过蚀刻过程将图案化硬掩模2136的图案转移到牺牲材料2134来图案化。
参照图21H，牺牲材料2134(这时示为图案化和填充牺牲材料2134’)的开口填充有介电材料2138。在一个实施例中，使用从由原子层沉积(ALD)和化学气相沉积(CVD)所组成的组中选取的沉积过程来以介电材料2138填充牺牲材料2134的开口。在一个实施例中，牺牲材料2134的开口填充有第一介电材料组成的介电材料2138。在一个这种实施例中，ILD材料层2126包括第二介电材料，其由与第一介电材料组成不同的材料来组成。但是，在另一个这种实施例中，ILD材料层2126由第一介电材料组成。
参照图21I，填充牺牲材料2134’被去除，以提供介电插塞2140A和2140B。在所示示范实施例中，介电插塞2140A设置在底层金属化层2120的两个金属线2122之间的下金属化层2120的部分上。介电插塞2140A与通孔沟槽2132A和线路沟槽2128’相邻，以及在图21I所示的情况下处于基本上对称的通孔沟槽2132A与线路沟槽2128’之间。介电插塞2140B设置在ILD材料层2126的图案化下部2130’的一部分上。介电插塞2140B与通孔沟槽2142B和对应线路沟槽(介电插塞2140B的右边)相邻。在实施例中，图21H的结构经过平面化过程，其用来去除介电材料2138的超覆区域(沟槽的任一侧上的表面上方和之上的区域)，以去除图案化硬掩模2136，并且减少牺牲材料2134’以及其中的介电材料2138的部分的高度。然后通过使用选择性湿式或干式处理蚀刻技术去除牺牲材料2134’。
参照图21J，线路沟槽2128’以及通孔沟槽2132A和2132B填充有导电材料。在一个实施例中，采用导电材料来填充线路沟槽2128’以及通孔沟槽2132A和2132B形成图案化介电层2130’中的金属线2142和导电通孔2144。在示范实施例中，参照插塞2140A，第一金属线2142和第一导电通孔2144与介电插塞2140A的左边侧壁直接相邻。第二金属线2142和第二导电通孔2144与介电插塞2140A的右边侧壁直接相邻。参照插塞2140B，第一金属线2142与介电插塞2140B的右边侧壁直接相邻，以及ILD层的图案化下部2130’的底层部分与第一导电通孔2144直接相邻。但是，在介电插塞2140B的左边侧，只有金属线2142与介电插塞2140B关联而没有关联导电通孔与介电插塞2140B关联。在实施例中，金属填充过程通过沉积并且然后平面化图21I的结构之上的一个或多个金属层来执行。
又参照图21J，能够使用图示来示范若干不同的实施例。例如，在实施例中，图21J的结构表示最终金属化层结构。在另一个实施例中，介电插塞2140A和2140B被去除，以提供空气隙结构。在另一个实施例中，采用另一个介电材料来取代介电插塞2140A和2140B。在另一个实施例中，介电插塞2140A和2140B可以是牺牲图案，其最终被转移到另一个底层层间介电材料层。
在示范实施例中，又参照图21J(及先前处理操作)，半导体管芯的互连结构的金属化层包括金属线2142，其设置在层间介电(ILD)材料层2126的沟槽2128’中。ILD材料层2126由第一介电材料组成。导电通孔2144设置在ILD 2126材料层中，其在金属线2142下方并且与其电连接。介电插塞2140A(或2140B)与金属线2142和导电通孔2144直接相邻。第二金属线2142和导电通孔2144还可与介电插塞(例如介电插塞2140A)直接相邻。在一个实施例中，介电插塞2140A(或2140B)由与第一介电材料不同的第二介电材料来组成。
要理解，采用介电材料来填充牺牲材料2134的开口可导致大致在所产生介电插塞的中心的介电材料中的接缝的形成。例如，图21K示出按照本公开的实施例、包括其中具有接缝的介电线端或插塞的半导体管芯的互连结构的金属化层的截面图。
参照图21K，半导体管芯的互连结构的金属化层包括金属线2140，其设置在层间介电(ILD)材料层(所示的下部2130’)的沟槽中。导电通孔2144设置在ILD材料层2130’中，其在金属线2142下方并且与其电连接。介电插塞2152A和2152B与金属线2142和导电通孔2144直接相邻。介电插塞2152A和2152B各自包括大致在介电插塞的中心的接缝2150，其例如可归因于通过化学气相沉积(CVD)或原子层沉积(ALD)对介电插塞的沉积形成。
要理解，线端或插塞可与没有底层通孔(其与介电插塞紧邻)的金属线关联。例如，图21L示出按照本公开的实施例、包括不是与导电通孔直接相邻的介电线端或插塞的半导体管芯的互连结构的金属化层的截面图。参照图21L，介电插塞2152与金属线2142关联，金属线2142没有与介电插塞2152紧邻(并且在关联图案化介电层2154’之上)的底层通孔(例如通孔2144)。
例如与图21J、图21K或图21L关联描述的所产生结构随后可用作用于形成后续金属线/通孔和ILD层的基础。备选地，图21J、图21K或图21L的结构可表示集成电路中的最终金属互连层。在实施例中，对本文所述的所产生结构减轻因常规光刻/双镶嵌图案化引起的偏移(其原本必须被容忍)。还要理解，在后续制作操作中，可去除(一个或多个)介电层，以提供所产生金属线之间的空气隙。
按照本公开的实施例，描述预先形成通孔和插塞的自对齐蚀刻。本文所述的一个或多个实施例针对自对齐通孔和插塞图案化。本文所述过程的自对齐方面可基于定向自组装(DSA)机制，如下面更详细描述。但是要理解，选择性生长机制可用来代替基于DSA的方式或者与其相结合。在实施例中，本文所述过程实现后道工艺特征制作的自对齐金属化的实现。
本文所述的实施例可针对预先形成通孔或插塞或两者的自对齐各向同性蚀刻处理。例如，处理方案可涉及金属化层(例如半导体结构的后道工艺金属化层)中的每一个可能通孔和插塞的预先形成。光刻然后用来选择要开口/闭合(例如保持/去除)的特定通孔和/或插塞位置。本文所述实施例的实现能够涉及这种蚀刻方案用来形成金属化堆叠中的每一个对应通孔/金属层的光桶布置中的全部通孔/插塞。如将会理解，通孔可在与其中形成插塞的层(例如垂直地处于通孔层之间的金属线层中形成的层)不同的层中形成，或者插塞和通孔可在同一层中形成。
本文所述的一个或多个实施例提供通过使覆盖过程窗口为最大、使所要求图案的大小和形状为最小并且增加图案化孔或插塞的光刻过程的效率进行图案化的更有效方式。在更具体实施例中，能够使开口预先形成的通孔或插塞位置所需的图案比较小，从而实现光刻过程的覆盖余量的增加。能够使图案特征具有均匀大小，这能够减少对直写电子束的扫描时间和/或利用光学光刻的光学接近校正(OPC)复杂度。还能够使图案特征较浅，这能够改进图案化分辨率。随后执行的蚀刻过程可以是各向同性化学选择性蚀刻。这种蚀刻过程减轻原本与剖面和关键尺寸关联的问题，并且减轻通常与干式蚀刻方式关联的各向异性问题。如与其他选择性去除方式相比，这种蚀刻过程从设备和吞吐量角度来看也是相对廉价许多。
作为示范的一般处理方案，图22A-22G示出按照本公开的实施例、表示涉及预先形成通孔或插塞位置的自对齐各向同性蚀刻的方法中的各种操作的集成电路层的部分。在每个所述操作的每个图示中，平面图在左边示出，而对应截面图在右边示出。这些视图将在本文中称作对应截面图和平面图。
图22A示出衬底或层2202中的孔/沟槽2204的预先图案化之后的起始结构的平面图和对应截面图(沿a-a’轴所截取)。在一个实施例中，衬底或层2202是层间介电(ILD)材料层。
虽然为了简洁起见而未示出，但是要理解，孔/沟槽2204可暴露底层特征(例如底层金属线)。此外，在实施例中，起始结构可按照栅格状图案来图案化，其中孔/沟槽2204以恒定节距来间隔并且具有恒定宽度。例如，图案可通过节距二等分或者节距四等分等方式来制作。在制作通孔层的情况下，一些孔/沟槽2204可与底层下级金属化线关联。
图22B示出采用牺牲或永久占位材料2206对孔/沟槽2204的填充之后的图22A的结构的平面图和对应截面图(沿b-b’轴所截取)。在使用永久占位材料的情况下，ILD材料可用来填充孔/沟槽2204。在使用牺牲占位材料的情况下，可提供设计选择方面的更大灵活性。例如，在一个实施例中，可使用原本不适合于最终结构中的保留的材料，例如结构上弱聚合物或软光致抗蚀剂材料。如图22B的截面图所示，可包括孔/沟槽2204中的牺牲或永久占位材料2206的轻微凹口2208的形成，以帮助后续处理。在一个实施例中，牺牲或永久占位材料2206是旋压介电材料。
图22C示出图案化层2210的形成之后的图22B的结构的平面图和对应截面图(沿c-c’轴所截取)。在实施例中，图案化层2210是光敏材料，例如正色调光致抗蚀剂层。在另一个实施例中，图案化层2210是抗反射涂层材料。在实施例中，图案化层2210包括材料层的堆叠，其包括一个或多个光敏材料层和/或一个或多个抗反射涂层材料层。
图22D示出形成图案化层2210中的开口2212的图案化层2210的图案化之后的图22C的结构的平面图和对应截面图(沿d-d’轴所截取)。参照图22D，开口2212暴露牺牲或永久占位材料2206的底层部分。具体来说，开口2212暴露仅在其中通孔或插塞选择成被形成的孔/沟槽2204处的牺牲或永久占位材料2206的底层部分。在实施例中，图案化层2210中的开口2212充分小于暴露的孔/沟槽2204。如以上简述，比暴露的孔/沟槽2204相对更小的开口2212的形成对未对齐问题提供显著增加容差。在实施例中，图案化层2210是光敏材料，以及开口2212通过光刻过程(例如正色调光刻过程)来形成。
图22E示出由开口2212所暴露的位置中的牺牲或永久占位材料2206的去除以形成再暴露孔/沟槽2214之后的图22D的结构的平面图和对应截面图(沿e-e’轴所截取)。在实施例中，牺牲或永久占位材料2206通过各向同性蚀刻过程被去除。在一个这种实施例中，各向同性蚀刻过程涉及湿式蚀刻剂的应用。湿式蚀刻剂经过开口2212接近并且蚀刻牺牲或永久占位材料2206。在没有通过开口2212所暴露而是经过开口2212可接近的材料能够被蚀刻以便在通孔或插塞形成的预期位置中有选择地形成再暴露孔/沟槽2214的意义上，蚀刻过程是各向同性的。在一个实施例中，湿式蚀刻过程蚀刻牺牲或永久占位材料2206，而没有蚀刻或者基本上没有蚀刻图案化层2210。
在实施例中，牺牲或永久占位材料2206是旋压碳硬掩模材料，以及蚀刻过程是基于TMAH的蚀刻过程。在另一个实施例中，牺牲或永久占位材料2206是旋压底部抗反射涂层(BARC)材料，以及蚀刻过程是基于TMAH的蚀刻过程。在另一个实施例中，牺牲或永久占位材料2206是旋压底部玻璃材料，以及蚀刻过程是基于有机溶剂、酸或碱的湿式蚀刻过程。在另一个实施例中，牺牲或永久占位材料2206是旋压金属氧化物材料，以及蚀刻过程是基于市场可获得清洁化学品的湿式蚀刻过程。在另一个实施例中，牺牲或永久占位材料2206是CVD碳材料，以及蚀刻过程基于氧等离子体灰化。
图22F示出图案化层2210的去除之后的图22E的结构的平面图和对应截面图(沿f-f’轴所截取)。在实施例中，图案化层2210是光致抗蚀剂层，并且光致抗蚀剂层通过湿式剥离或等离子体灰化过程被去除。图案化层2210的去除完全暴露再暴露孔/沟槽2214。
图22G示出采用材料层2216对孔/沟槽2214的填充以及后续平面化之后的图22F的结构的平面图和对应截面图(沿g-g’轴所截取)。在实施例中，材料层2216用于形成插塞，并且是永久ILD材料。在另一个实施例中，材料层116用于形成导电通孔，并且是金属填充层。在一个这种实施例中，金属填充层是单个材料层，或者从若干层来形成，包括导电衬里层和填充层。任何适当沉积过程(例如电镀、化学气相沉积或物理气相沉积)可用来形成这种金属填充层。在实施例中，金属填充层由非限制性地例如Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、Cu、W、Ag、Au或者其合金之类的导电材料来组成。在沉积之后平面化材料层116的情况下，可使用化学机械抛光过程。
在实施例中，材料层2216是适合于形成导电通孔的材料。在一个这种实施例中，牺牲或永久占位材料2206是永久占位材料(例如永久ILD材料)。在另一个这种实施例中，牺牲或永久占位材料2206是牺牲占位材料，其随后被去除并且采用例如永久ILD材料之类的材料来取代。在另一个实施例中，材料层2216是适合于形成介电插塞的材料。在一个这种实施例中，牺牲或永久占位材料2206是牺牲占位材料，其随后被去除或者部分去除，以实现金属线形成。
要理解，图22G的所产生结构随后可用作用于形成后续金属线/通孔和ILD层的基础。备选地，图22G的结构可表示集成电路中的最终金属互连层。此外要理解，上述示例没有包括附图中的蚀刻终止或金属帽层，其原本可能是图案化所需的。但是，为了清楚起见，这类层没有包含在附图中，因为它们不影响总体概念。
在另一方面，实施例针对实现各向同性干式蚀刻连同孔收缩过程的过程流程。在一个这种实施例中，图案化方案在采用有机聚合物对全部通孔位置的填充之后提供掩模层中的引脚孔图案化。作为示范处理方案，图22H-22J示出按照本公开的实施例、表示涉及预先形成通孔位置的自对齐各向同性蚀刻的方法中的各种操作的集成电路层的部分的角截面图。
图22H示出采用占位材料对全部可能通孔位置的填充之后的起始结构。参照图22H，金属化层2252(例如金属化层的ILD层)在衬底(未示出)上方形成，并且包括其中的多个金属线2254。(一个或多个)ILD材料(其可以是两个或更多不同ILD材料2256和2258)包围可能形成通孔的位置。牺牲占位材料2260占用金属线2252上方可形成全部可能通孔的位置。掩模层2262(例如薄低温氧化物掩模层)在底层结构上形成。要理解，牺牲占位材料2260在相邻特征之上不存在，其可通过沉积和平面化或凹进过程来实现。
图22I示出形成掩模层2262的开口2264的掩模层2262的图案化之后的图22H的结构。参照图22I，开口2264暴露牺牲占位材料2260的底层部分。具体来说，开口2264暴露仅在其中通孔选择成被形成的位置处的牺牲占位材料2260的底层部分。在实施例中，掩模层2262中的开口2264充分小于暴露的牺牲占位材料2260。如以上简述，比暴露的牺牲占位材料2260相对更小的开口2264的形成对未对齐问题提供显著增加容差。该过程相对实际通孔位置的选择和图案化将通孔位置有效地“收缩”到“引脚孔”大小。在实施例中，通过光刻过程(例如正色调光刻过程)在掩模层2262上首先形成和图案化光敏材料，并且然后通过蚀刻过程图案化掩模层2262，采用开口2262来图案化掩模层2262。
图22J示出通过开口2264所暴露的位置中的牺牲占位材料2260的去除以形成暴露的通孔位置2266之后的图22I的结构。在实施例中，牺牲占位材料2260在通孔位置2266通过各向同性蚀刻过程被去除。在一个这种实施例中，牺牲占位材料2260是有机聚合物，以及各向同性蚀刻过程是各向同性等离子体灰化(氧等离子体)或湿式清洁过程。
又参照图22J，要理解，后续处理可涉及掩模层2262的去除以及采用导电通孔材料对孔/沟槽2266的填充。另外，没有通过开口2264所暴露(即，没有被选择作为通孔位置)的剩余牺牲占位材料2260可采用永久ILD材料来取代。所产生结构随后可用作用于形成后续金属线/通孔和ILD层的基础。备选地，所产生结构可表示集成电路中的最终金属互连层。
按照本公开的一个或多个实施例，如上所述，本文所述的方式可建立于所谓“光桶”的使用，其中每一个可能特征(例如通孔或插塞)预先图案化到衬底中。然后，光致抗蚀剂填充到图案化特征中，以及光刻操作只用来挑选用于通孔开口形成的选择通孔。光桶方式可允许覆盖中的更大关键尺寸(CD)和/或误差，同时保留挑选感兴趣通孔或插塞的能力。用于选择特定光桶的光刻方式可包括但不限于193nm浸没光刻(i193)、远紫外(EUV)和/或电子束直写(EBDW)光刻。
总体上，按照本公开的一个或多个实施例，DSA方式或减法方式呈现为光敏的。在一个视图中，取得一种形式的光桶，其中光刻限制可放宽，以及未对齐容差可以较高，因为光桶通过非光解材料来包围。此外，在实施例中，不是以例如30mJ/cm2进行暴露，这种光桶而是可以以例如3mJ/cm2来暴露。这通常引起很差的CD控制和粗糙度。但是在这种情况下，CD和粗糙度控制将通过光桶几何结构来定义，其能够很好地控制和定义。因此，这种光桶方式可用来避免成像/剂量折衷(其限制下一代光刻过程的吞吐量)。在实施例中，没有被选择用于去除的光桶材料最终作为半导体结构中的永久ILD部分被保留。在另一个实施例中，没有被选择用于去除的光桶材料最终被交换半导体结构中的永久ILD部分。
在实施例中，光桶“ILD”组成通常与标准ILD极为不同，以及在一个实施例中在两个方向高度自对齐。更一般来说，在实施例中，如本文所使用的术语“光桶”涉及如被蚀刻开口中形成的超快光致抗蚀剂或电子束抗蚀剂或另一光敏材料的使用。在一个这种实施例中，在旋涂应用之后使用聚合物到开口中的热回流。在一个实施例中，快速光致抗蚀剂通过从现有光致抗蚀剂材料中去除猝灭剂来制作。在另一个实施例中，光桶通过内腐蚀过程和/或光刻/收缩/蚀刻来形成。要理解，光桶无需填充有实际光致抗蚀剂，只要该材料充当光敏开关。在一个实施例中，光刻用来暴露被选择用于去除的对应光桶。但是，光刻限制可放宽，以及未对齐容差可以较高，因为光桶通过非光解材料来包围。在一个实施例中，光桶经过远紫外(EUV)光的暴露，以便暴露光桶，其中在具体实施例中，EUV暴露处于5-15纳米的范围中。虽然本文所述的许多实施例涉及基于聚合物的光桶材料，但是在其他实施例中，类似地实现基于纳米粒子的光桶材料。
按照本公开的实施例，描述一种光桶方式。本文所述的一个或多个实施例针对用于自对齐通孔和插塞图案化的减法方式以及从其中产生的结构。在实施例中，本文所述过程实现后道工艺特征制作的自对齐金属化的实现。对下一代通孔和插塞图案化所预计的覆盖问题可通过本文所述的一个或多个方式来解决。更具体来说，本文所述的一个或多个实施例涉及使用已经蚀刻的沟槽预先形成每一个通孔和插塞的减法方法的使用。附加操作然后用来选择要保留哪些通孔和插塞。能够使用光桶示出这类操作，但是也可使用更常规抗蚀剂暴露和ILD回填方式来执行选择过程。
在第一方面，使用通孔第一插塞第二方式。作为示例，图23A-23L示出按照本公开的实施例、表示减法自对齐通孔和插塞图案化的方法中的各种操作的集成电路层的部分。在每个所述操作的每个图示中，示出截面图和/或角视图。这些视图将在本文中称作对应截面图和角视图。
图23A示出按照本公开的实施例、层间介电(ILD)层2302上形成的第一硬掩模材料层2304在沉积之后但在图案化之前的起始结构2300的截面图。参照图23A，图案化掩模2306具有沿其侧壁在第一硬掩模材料层2304上或上方所形成的隔离物2308。
图23B示出按照本公开的实施例、通过节距加倍对第一硬掩模层的图案化之后的图23A的结构。参照图23B，图案化掩模2306被去除，以及隔离物2308的所产生图案例如通过蚀刻过程来转移到第一硬掩模材料层2304，以形成第一图案化硬掩模2310。在一个这种实施例中，第一图案化硬掩模2310采用栅格图案来形成，如图23B所示。在实施例中，第一图案化硬掩模2310的栅格结构是紧密节距栅格结构。在这种具体实施例中，紧密节距不是直接经过常规光刻可取得的。例如，可首先形成基于常规光刻的图案(掩模2306)，但是节距可通过使用隔离物掩模图案化来二等分，如图23A和图23B所示。更进一步，虽然未示出，但是原始节距可通过第二轮隔离物掩模图案化来四等分。相应地，图23B的第一图案化硬掩模2310的栅格状图案可使硬掩模线以恒定节距来间隔并且具有恒定宽度。
图23C示出按照本公开的实施例、第二图案化硬掩模的形成之后的图23B的结构。参照图23C，第二图案化硬掩模2312与第一图案化硬掩模2310交错地形成。在一个这种实施例中，第二图案化硬掩模2312通过第二硬掩模材料层(其具有与第一硬掩模材料层2304不同的组成)的沉积来形成。第二硬掩模材料层然后例如通过化学机械抛光(CMP)来平面化，以提供第二图案化硬掩模2312。
图23D示出按照本公开的实施例、硬掩模帽层的沉积之后的图23C的结构。参照图23D，硬掩模帽层2314在第一图案化硬掩模2310和第一图案化硬掩模2312上形成。在一个这种实施例中，硬掩模帽层2314的材料组成和蚀刻选择性与第一图案化硬掩模2310和第一图案化硬掩模2312相比是不同的。
图23E示出按照本公开的实施例、硬掩模帽层的图案化之后的图23D的结构。参照图23E，图案化硬掩模帽层2314在第一图案化硬掩模2310和第一图案化硬掩模2312上形成。在一个这种实施例中，图案化硬掩模帽层2314采用与第一图案化硬掩模2310和第一图案化硬掩模2312的栅格图案正交的栅格图案来形成，如图23E所示。在实施例中，通过图案化硬掩模帽层2314所形成的栅格结构是紧密节距栅格结构。在一个这种实施例中，紧密节距不是直接经过常规光刻可取得的。例如，可首先形成基于常规光刻的图案，但是节距可通过使用隔离物掩模图案化来二等分。更进一步，原始节距可通过第二轮隔离物掩模图案化来四等分。相应地，图23E的图案化硬掩模帽层2314的栅格状图案可使硬掩模线以恒定节距来间隔并且具有恒定宽度。
图23F示出按照本公开的实施例、第一图案化硬掩模的进一步图案化以及多个光桶的后续形成之后的图23E的结构。参照图23F，使用图案化硬掩模帽层2314作为掩模，第一图案化硬掩模2310进一步被图案化以形成第一图案化硬掩模2316。第二图案化硬掩模2312在这个过程中没有进一步被图案化。随后，图案化硬掩模帽层2314被去除，以及光桶2318在ILD层2302上方的所产生开口中形成。这个阶段的光桶2318表示所产生金属化层中的全部可能通孔位置。
图23G示出按照本公开的实施例、留下所选通孔位置的光桶暴露和显影以及到底层ILD中的随后通孔开口蚀刻之后的图23F的结构。参照图23G，选择光桶2318被暴露和去除，以提供所选通孔位置2320。通孔位置2320经过选择性蚀刻过程(例如选择性等离子体蚀刻过程)，以便将通孔开口延伸到底层ILD层2302中，从而形成图案化ILD层2302’。蚀刻对剩余光桶2318、对第一图案化硬掩模2316并且对第二图案化硬掩模2312是选择性的。
图23H示出按照本公开的实施例、剩余光桶的去除、硬掩模材料的后续形成以及第二多个光桶的后续形成之后的图23G的结构。参照图23H，剩余光桶例如通过选择性蚀刻过程被去除。所形成的全部开口(例如在光桶2318以及通孔位置2320的去除时形成的开口)然后填充有硬掩模材料2322，例如基于碳的硬掩模材料。随后，第一图案化硬掩模2316例如采用选择性蚀刻过程被去除，以及所产生开口填充有第二多个光桶2324。这个阶段的光桶2324表示所产生金属化层中的全部可能插塞位置。要理解，第二图案化硬掩模2312在该过程中的这个阶段没有进一步被图案化。
图23I示出按照本公开的实施例、插塞位置选择之后的图23H的结构。参照图23I，来自图23H的光桶2324从将不会形成插塞的位置2326中去除。在插塞选择成被形成的位置中，保留光桶2324。在一个实施例中，为了形成将不会形成插塞的位置2326，光刻用来暴露对应光桶2324。暴露的光桶然后可通过显影剂被去除。
图23J示出按照本公开的实施例、最近形成的硬掩模从通孔和线路位置中的去除之后的图23I的结构。参照图23J，去除图23I所示的硬掩模材料2322。在一个这种实施例中，硬掩模层2322是基于碳的硬掩模材料，并且采用等离子体灰化过程被去除。如所示，剩余的特征包括图案化ILD层2302’、为插塞形成所保留的光桶2324以及通孔开口2328。虽然未示出，但是要理解，在实施例中，在这个阶段还保留第二硬掩模层2312。
图23K示出按照本公开的实施例、没有***塞形成光桶所保护的位置中的图案化ILD层的凹进之后的图23J的结构。参照图23K，没有被光桶2324所保护的图案化ILD层2302’的部分被凹进，以便除了通孔开口2328之外还提供金属线开口2330。
图23L示出按照本公开的实施例、金属填充之后的图23K的结构。参照图23L，金属化2332在开口2328和2332中形成。在一个这种实施例中，金属化2332通过金属填充和抛光回(polishback)过程来形成。参照图23L的左边部分，该结构示为包括下部，其包括其中形成了金属线和通孔(共同示为2332)的图案化ILD层2302’。结构2334的上区域包括第二图案化硬掩模2312以及剩余(插塞位置)光桶2324。在实施例中，上区域2334在后续制作之前例如通过CMP或内腐蚀被去除。但是，在备选实施例中，上区域2334保留在最终结构中。
图23L的结构随后可用作用于形成后续金属线/通孔和ILD层的基础。备选地，图23L的结构可表示集成电路中的最终金属互连层。要理解，上述过程操作可按照备选序列来实施，而并非需要执行每一个操作，和/或可执行附加过程操作。又参照图23L，通过减法方式的自对齐制作可在这个阶段完成。按照相似方式所制作的下一层类似地要求再一次发起整个过程。备选地，其他方式可在这个阶段用来提供附加互连层，例如常规双或单镶嵌方式。
在第二方面，使用插塞第一通孔第二方式。作为示例，图23M-23S示出按照本公开的另一个实施例、表示减法自对齐插塞和通孔图案化的方法中的各种操作的集成电路层的部分。在每个所述操作的每个图示中，平面图在顶部示出，而对应截面图在底部示出。这些视图将在本文中称作对应截面图和平面图。
图23M示出按照本公开的实施例、衬底2351上方所形成的起始正交网格的平面图和对应截面图。参照平面图以及分别沿轴a-a’和b-b’所截取的对应截面图(a)和(b)，起始网格结构2350包括其上设置了第一硬掩模层2354的栅格ILD层2352。第二硬掩模层2356设置在第一硬掩模层2354上，并且图案化成具有与底层栅格结构正交的栅格结构。另外，开口2358保留在第二硬掩模层2356的栅格结构与通过ILD层2352和第一硬掩模层2354所形成的底层栅格之间。
图23N示出按照本公开的实施例、开口填充和内腐蚀之后的图23M的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’和b-b’所截取的对应截面图(a)和(b)，图23M的开口2358填充有介电层2360，例如氧化硅层。这种介电层2360能够采用沉积氧化物膜例如通过化学气相沉积(CVD)、高密度等离子体沉积(HDP)或旋压电介质来形成。所沉积的材料可要求内腐蚀，以便取得图23N所示的相对高度，从而留下上开口2358’。
图23O示出按照本公开的实施例、留下所选插塞位置的光桶填充、暴露和显影之后的图23N的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’和b-b’所截取的对应截面图(a)和(b)，在图23N的上开口2358’中形成光桶。随后，暴露和去除大部分光桶。但是，选择光桶2362没有被暴露，并且因而被保留，以提供所选插塞位置，如图23O所示。
图23P示出按照本公开的实施例、介电层2360的部分的去除之后的图23O的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’和b-b’所截取的对应截面图(a)和(b)，去除没有被光桶2362所覆盖的介电层2360的部分。但是，被光桶2362所覆盖的介电层2360的部分保留在图23P的结构中。在一个实施例中，没有被光桶2362所覆盖的介电层2360的部分通过湿式蚀刻过程被去除。
图23Q示出按照本公开的实施例、留下所选通孔位置的光桶填充、暴露和显影之后的图23P的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’和b-b’所截取的对应截面图(a)和(b)，在介电层2360的部分的去除时形成的开口中形成光桶。随后，选择光桶被暴露和去除，以提供所选通孔位置2364，如图23Q所示。
图23R示出按照本公开的实施例、到底层ILD中的通孔开口蚀刻之后的图23Q的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’和b-b’所截取的对应截面图(a)和(b)，图23Q的通孔位置2364经过选择性蚀刻过程(例如选择性等离子体蚀刻过程)，以便将通孔开口2364延伸到开口2364’，其被形成到底层ILD层2352中。
图23S示出按照本公开的实施例、第二硬掩模层和剩余光桶材料的去除之后的图23R的结构的平面图和对应截面图。参照平面图以及分别沿轴a-a’和b-b’所截取的对应截面图(a)和(b)，去除第二硬掩模层2356以及任何剩余光桶材料(即，尚未暴露和显影的光桶材料)。去除可对全部其他剩余特征有选择地执行。在一个这种实施例中，第二硬掩模层2356是基于碳的硬掩模材料，以及去除通过O2等离子体灰化过程来执行。又参照图23S，在这个阶段剩余的是其中形成了通孔开口2364’的ILD层2352以及被保存以用于插塞位置(例如通过上覆光桶材料所保存)的介电层2360的部分。因此，在一个实施例中，图23S的结构包括ILD层2352，其采用介电层的位置的通孔开口来图案化(以供后续金属填充)以创建插塞。剩余开口2366能够填充有金属，以形成金属线。要理解，可去除硬掩模2354。
相应地，一旦填充有金属互连材料，图23S的结构随后可用作用于形成后续金属线/通孔和ILD层的基础。备选地，一旦填充有金属互连材料，图23S的结构可表示集成电路中的最终金属互连层。又参照图23S，通过减法方式的自对齐制作可在这个阶段完成。按照相似方式所制作的下一层类似地要求再一次发起整个过程。备选地，其他方式可在这个阶段用来提供附加互连层，例如常规双或单镶嵌方式。
要理解，与图23A-23L和图23M-23S关联描述的方式不一定如形成对齐到底层金属化层的通孔那样来执行。因此，在一些上下文中，这些过程方案可被看作是涉及相对任何底层金属化层沿由顶至下方向的盲发射。在第三方面，减法方式提供与底层金属化层的对齐。作为示例，图24A-24I示出按照本公开的另一个实施例、表示减法自对齐通孔图案化的方法中的各种操作的集成电路层的部分。在每个所述操作的每个图示中，提供角三维截面图。
图24A示出按照本公开的实施例、深度金属线制作之后的减法通孔和插塞过程的起始点结构2400。参照图24A，结构2400包括具有中间层间介电(ILD)线2404的金属线2402。要理解，线路2402的一部分可与底层通孔关联，以用于耦合到前一互连层。在实施例中，通过将沟槽图案化到ILD材料(例如线路2404的ILD材料)中来形成金属线2402。沟槽然后通过金属来填充，并且如果需要则平面化到ILD线2404的顶部。在实施例中，金属沟槽和填充过程涉及高纵横比特征。例如，在一个实施例中，金属线高度(h)与金属线宽度(w)的纵横比大致处于5-10的范围中。
图24B示出按照本公开的实施例、金属线的凹进之后的图24A的结构。参照图24B，金属线2402有选择地被凹进，以提供第一级金属线2406。有选择地对ILD线2404执行凹进。可通过经过干式蚀刻、湿式蚀刻或者其组合的蚀刻来执行凹进。凹进的程度可通过供用作后道工艺(BEOL)互连结构内的适当导电互连线的第一级金属线2406的目标厚度来确定。
图24C示出按照本公开的实施例、层间介电(ILD)层的形成之后的图24B的结构。参照图24C，ILD材料层2408被沉积以及如果需要则平面化到凹进金属线2406和ILD线2404上方的水平高度。
图24D示出按照本公开的实施例、硬掩模层的沉积和图案化之后的图24C的结构。参照图24D，硬掩模层2410在ILD层2408上形成。在一个这种实施例中，硬掩模层2410采用与第一级金属线2406/ILD线2404的栅格图案正交的栅格图案来形成，如图24D所示。在实施例中，通过硬掩模层2410所形成的栅格结构是紧密节距栅格结构。在一个这种实施例中，紧密节距不是直接经过常规光刻可取得的。例如，可首先形成基于常规光刻的图案，但是节距可通过使用隔离物掩模图案化来二等分。更进一步，原始节距可通过第二轮隔离物掩模图案化来四等分。相应地，图24D的第二硬掩模层2410的栅格状图案可使硬掩模线以恒定节距来间隔并且具有恒定宽度。
图24E示出按照本公开的实施例、使用图24D的硬掩模的图案所限定的沟槽形成之后的图24D的结构。参照图24E，蚀刻ILD层2408的暴露的区域(即，2410未保护)，以形成沟槽2412和图案化ILD层2414。蚀刻在第一级金属线2406和ILD线2404的顶面上停止并且因而使其暴露。
图24F示出按照本公开的实施例、全部可能通孔位置中的光桶形成之后的图24E的结构。参照图24F，光桶2416在凹进金属线2406的暴露的部分上方的全部可能通孔位置中形成。在一个实施例中，光桶2416基本上与ILD线2404的顶面共面地形成，如图24F所示。另外，又参照图24F，硬掩模层2410可从图案化ILD层2414中去除。
图24G示出按照本公开的实施例、通孔位置选择之后的图24F的结构。参照图24G，去除选择通孔位置2418中的图24F的光桶2416。在通孔没有选择成被形成的位置中，保留光桶2416。在一个实施例中，为了形成通孔位置2418，光刻用来暴露对应光桶2416。暴露的光桶然后可通过显影剂被去除。
图24H示出按照本公开的实施例、剩余光桶到永久ILD材料的转换之后的图24G的结构。参照图24H，光桶2416的材料在位置中例如通过烘焙操作时的交联来改性，以形成最终ILD材料2420。在一个这种实施例中，交联提供烘焙时的溶解性切换。最终交联材料具有介电间性质，并且因而能够保留在最终金属化结构中。
又参照图24H，在实施例中，所产生结构包括金属化结构的单个平面2450中的总共三个不同介电材料区域(ILD线2404+ILD线2414+交联光桶2420)。在一个这种实施例中，ILD线2404、ILD线2414和交联光桶2420中的两个或全部由相同材料组成。在另一个这种实施例中，ILD线2404、ILD线2414和交联光桶2420全部由不同材料组成。在任一种情况下，在具体实施例中，在最终结构中可观察到例如ILD线2404与ILD线2414的材料之间的垂直接缝(例如接缝2497)和/或ILD线2404与交联光桶2420的材料之间的垂直接缝(例如接缝2498)和/或ILD线2414与交联光桶2420的材料之间的垂直接缝(例如接缝2499)之类的区别。
图24I示出按照本公开的实施例、金属线和通孔形成之后的图24H的结构。参照图24I，金属线2422和通孔2424在图24H的开口的金属填充时形成。金属线2422通过通孔2424来耦合到底层金属线2406。在实施例中，开口按照镶嵌方式或倒置填充方式来填充，以提供图24I所示的结构。因此，按照上述方式形成金属线和通孔的金属(例如铜及关联阻挡和籽晶层)沉积可以是通常用于标准后道工艺(BEOL)处理的过程。在实施例中，在后续制作操作中，可去除ILD线2414，以提供所产生金属线2424之间的空气隙。
图24I的结构随后可用作用于形成后续金属线/通孔和ILD层的基础。备选地，图24I的结构可表示集成电路中的最终金属互连层。又参照图24I，通过减法方式的自对齐制作可在这个阶段完成。按照相似方式所制作的下一层类似地要求再一次发起整个过程。备选地，其他方式可在这个阶段用来提供附加互连层，例如常规双或单镶嵌方式。
按照本公开的实施例，描述多色光桶。本文所述的一个或多个实施例针对多色光桶作为用于解决光刻节距极限之下的插塞和通孔制作的方式的使用。本文所述的一个或多个实施例针对用于自对齐通孔和插塞图案化的减法方式以及从其中产生的结构。在实施例中，本文所述过程实现后道工艺特征制作的自对齐金属化的实现。对下一代通孔和插塞图案化所预计的覆盖问题可通过本文所述的一个或多个方式来解决。
在示范实施例中，以下所述的方式建立于使用所谓的光桶的方式，其中每一个可能特征(例如通孔)重新图案化到衬底中。然后，光致抗蚀剂填充到图案化特征中，以及光刻操作只用来挑选用于通孔开口形成的选择通孔。在以下所述的具体实施例中，光刻操作用来限定多个“多色光桶”上方的相对较大孔，其然后能够通过特定波长的整片暴露来开启。多色光桶方式允许覆盖中的更大关键尺寸(CD)和/或误差，同时保留挑选感兴趣通孔的能力。在一个这种实施例中，沟槽用来包含抗蚀剂本身，以及整片暴露的多个波长用来有选择地开口感兴趣通孔。
更具体来说，本文所述的一个或多个实施例涉及使用已经蚀刻的沟槽预先形成每一个通孔和或通孔开口的减法方法的使用。附加操作则用来选择要保留哪些通孔和插塞。这类操作能够使用光桶示出，但是选择过程也可使用更常规抗蚀剂暴露和ILD回填方式来执行。
在示例中，可使用自对齐通孔开口方式。作为示范处理方案，图25A-25H示出按照本公开的实施例、表示使用多色光桶的减法自对齐通孔图案化的方法中的各种操作的集成电路层的部分。在每个所述操作的每个图示中，示出截面图。
图25A示出按照本公开的实施例、层间介电(ILD)层2502上形成的第一硬掩模材料层2504在沉积之后但在图案化之前的起始结构2500的截面图。参照图25A，图案化掩模2506具有沿其侧壁在第一硬掩模材料层2504上或上方所形成的隔离物2508。
图25B示出按照本公开的实施例、第一硬掩模层的第一次图案化以及后续第一颜色光桶填充之后的图25A的结构。参照图25B，图案化掩模2506和对应隔离物2508共同用作蚀刻期间的掩模，以形成经过第一硬掩模材料层2504并且部分进入ILD层2502中的沟槽2510。沟槽2510然后填充有第一颜色光桶2512。
图25C示出按照本公开的实施例、第一硬掩模层的第二次图案化以及后续第二颜色光桶填充之后的图25B的结构。参照图25C，图案化掩模2506被去除，以及第二多个沟槽2514在隔离物2508之间经过第一硬掩模材料层2504被蚀刻并部分蚀刻到ILD层2502中。随后，沟槽2514填充有第二颜色光桶材料层2516。
又参照图25C，隔离物2508的负片图案因而例如通过形成沟槽2510和2514的两个蚀刻过程来转移到第一硬掩模材料层2504。在一个这种实施例中，隔离物2508并且因此沟槽2510和2514采用栅格图案来形成，如图25C所示。在实施例中，栅格图案是紧密节距栅格图案。在这种具体实施例中，紧密节距不是直接经过常规光刻可取得的。例如，基于常规光刻的图案可首先限制到掩模2506，但是节距可通过使用负隔离物掩模图案化来二等分，如图25A-25C所示。更进一步，虽然未示出，但是原始节距可通过第二轮隔离物掩模图案化来四等分。相应地，光桶2512和2516共同的栅格状图案以恒定节距来间隔并且具有恒定宽度。
图25D示出按照本公开的实施例、将第一和第二颜色光桶相互隔离的平面化之后的图25C的结构。参照图25D，第二颜色光桶材料层2516以及隔离物2508的顶部部分例如通过化学机械抛光(CMP)来平面化，直到暴露第一颜色光桶2512的顶面，从而从光桶材料层2516形成分立第二颜色光桶2518。在一个实施例中，第一颜色光桶2512和第二颜色光桶2518的组合表示随后形成的金属化结构中的全部可能通孔位置。
图25E示出按照本公开的实施例、第一颜色光桶的暴露和显影以留下所选通孔位置之后的图25D的结构。参照图25E，第二硬掩模2520在图25D的结构上形成并且图案化。图案化第二硬掩模2520展现所选第一颜色光桶2512A。所选光桶2512A暴露于光辐照并且被去除(即，显影)，以提供所选通孔开口2513A。要理解，本文中与形成和图案化硬掩模层有关的描述在实施例中涉及覆盖硬掩模层上方的掩模形成。掩模形成可涉及适合于光刻处理的一个或多个层的使用。在图案化一个或多个光刻层时，图案通过蚀刻过程来转移到硬掩模层，以提供图案化硬掩模层。
又参照图25E，在第二硬掩模层2520的图案化时也许不可能仅展现所选光桶2512A。例如，还可展现一个或多个相邻(或附近)第二颜色光桶2518。这些附加展现的光桶可能不是最终通孔形成的期望位置。但是，在实施例中，任何所展现第二颜色光桶2518在暴露于用来图案化第一颜色光桶2512的编组的辐照时没有被改性。例如，在一个实施例中，第一颜色光桶2512易受到红色整片暴露2521，并且能够被显影以去除第一颜色光桶2512的选择，如图25E所示。在那个实施例中，第二颜色光桶2518不易受到红色整片暴露，并且因而不能被显影和去除，即使在红色整片暴露期间被展现，如图25E所示。在实施例中，通过具有不同辐照易感性的相邻光桶，可适应较大图案和/或偏移容差，以放宽原本与图案化第二硬掩模层2520关联的限制。
图25F示出按照本公开的实施例、第二颜色光桶的暴露和显影以留下附加所选通孔位置之后的图25E的结构。参照图25F，第三硬掩模2522在图25E的结构上形成并且图案化。第三硬掩模2522还可填充所选通孔开口2513A，如图25F所示。图案化第三硬掩模2522展现所选第二颜色光桶2518A和2518B。所选光桶2518A和2518B暴露于光辐照并且被去除(即，显影)，以分别提供所选通孔开口2519A和2519B。
又参照图25F，在第三硬掩模层2522的图案化时也许不可能仅展现所选光桶2518A和2518B。例如，还可展现一个或多个相邻(或附近)第一颜色光桶2512。这些附加展现的光桶可能不是最终通孔形成的期望位置。但是，在实施例中，任何所展现第一颜色光桶2512在暴露于用来图案化第二颜色光桶2518的编组的辐照时没有被改性。例如，在一个实施例中，第二颜色光桶2518易受到绿色整片暴露2523，并且能够被显影以去除第二颜色光桶2518的选择，如图25F所示。在那个实施例中，第一颜色光桶2512不易受到绿色整片暴露，并且因而不能被显影和去除，即使在绿色整片暴露期间被展现，如图25F所示。在实施例中，通过具有不同辐照易感性的相邻光桶，可适应较大图案和/或偏移容差，以放宽原本与图案化第三硬掩模层2522关联的限制。
图25G示出按照本公开的实施例、第三硬掩模层的去除以及蚀刻以形成通孔位置之后的图25F的结构。参照图25G，去除第三硬掩模层2522。在一个这种实施例中，第三硬掩模层2522是基于碳的硬掩模层，并且通过灰化过程被去除。然后，通孔开口2519A、2513A和2519B的图案经过选择性蚀刻过程(例如选择性等离子体蚀刻过程)，以便将通孔开口更深地延伸到底层ILD层2502中，从而形成具有通孔位置2524的通孔图案化ILD层2502’。蚀刻对剩余光桶2512和2518以及对隔离物2508是选择性的。
图25H示出按照本公开的实施例、金属填充之前的图25G的结构。参照图25H，去除全部剩余第一颜色和第二颜色光桶2512和2518。剩余第一颜色和第二颜色光桶2512和2518可直接被去除，或者可首先被暴露和显影以实现去除。剩余第一颜色和第二颜色光桶2512和2518的去除提供金属线沟槽2526，其中的一些耦合到图案化ILD层2502’中的通孔位置2524。后续过程能够包括隔离物2508和硬掩模层2504的去除以及金属线沟槽2526和通孔位置2524的金属填充。在一个这种实施例中，金属化通过金属填充和重新抛光过程来形成。
在金属填充时，图25H的结构随后可用作用于形成后续金属线/通孔和ILD层的基础。备选地，在金属填充时，图25H的结构可表示集成电路中的最终金属互连层。又参照图25H，通过减法方式的自对齐制作可在这个阶段完成。按照相似方式所制作的下一层类似地要求再一次发起整个过程。备选地，其他方式可在这个阶段用来提供附加互连层，例如常规双或单镶嵌方式。
又参照图25A-25H，若干选项可被认为对提供第一颜色光桶2512和第二颜色光桶2518是可行的。例如，在实施例中，使用两个不同正色调有机光致抗蚀剂。要理解，在一个这种实施例中，具有不同化学结构的材料能够被选择用于第一颜色光桶2512和第二颜色光桶2518，以允许不同涂层、光活化和显影过程被使用。作为示范实施例，常规193nm光刻聚甲基丙烯酸酯抗蚀剂***被选择用于第一颜色光桶2512，而常规248nm聚羟基苯乙烯光致抗蚀剂***被选择用于第二颜色光桶2518。这两种类型的树脂之间的显著化学差异允许两个不同有机铸溶剂被使用；这可以是必需的，因为第二颜色光桶2518的材料涂敷有已经存在的第一颜色光桶2512的材料。第一颜色光桶2512的铸溶剂不受限制，而对于第二颜色光桶2518，可使用醇类溶剂，因为它们仍然能够溶解PHS材料但是不溶解没那么极化的聚甲基丙烯酸酯。
在实施例中，作为第一颜色光桶2512的聚甲基丙烯酸酯树脂以及作为第二颜色光桶2518的材料的聚羟基苯乙烯树脂的组合使两个不同暴露波长能够被使用。典型193nm光刻聚合物基于具有193nm吸收光酸产生剂(PAG)的聚甲基丙烯酸酯，因为聚合物在这个波长没有极强地吸收。另一方面，聚羟基苯乙烯可能不是适合的，因为它们极强地吸收193nm，并且阻止在整个膜的PAG的活化。在一个实施例中，第一颜色光桶2512的材料则能够在193nm光子存在的情况下有选择地被活化和显影。为了强调第一颜色光桶2512与第二颜色光桶2518之间的光速度差，能够对每个调谐例如在193nm的PAG吸收率、PAG加载和光酸强度等的因素。另外，强193nm吸收剂能够添加到第二颜色光桶2518(或者有选择地沉积在第二颜色光桶2518之上)，以降低大量的膜内的PAG活化。在暴露之后，在具体实施例中，第一颜色光桶2512的显影有选择地采用标准TMAH显影剂来执行，其中第二颜色光桶2518的最小显影将发生。
在实施例中，为了在第一颜色光桶2512存在的情况下有选择地去除第二颜色光桶2518，使用第二较低能量波长，其仅活化第二颜色光桶2518中而不活化第一颜色光桶2512中的PAG。这能够按照两种方式来取得。首先，在一个实施例中，使用具有不同吸收特性的PAG。例如，三烷基锍盐在例如248nm的波长具有极低吸收率，而三芳基锍具有极高吸收率。因此，通过在第一颜色光桶2512中使用三烷基锍或另一非248nm吸收PAG的同时在第二颜色光桶2518中使用三芳基锍或另一248nm吸收PAG，来取得选择性。备选地，感光剂能够结合到第二颜色光桶2518中，其吸收有选择地将能量传递给第二颜色光桶2518中的PAG而没有活化在第一颜色光桶2512中发生的低能光子，因为没有感光剂存在。
在另一个实施例中，图25I示出按照本公开的实施例、用于一种光桶类型的示范双色调抗蚀剂以及用于另一种光桶类型的示范单色调抗蚀剂。参照图25I，在一个实施例中，双色调光致抗蚀剂***(PB-1)用于第一颜色光桶2512的材料。单色调(慢)光致抗蚀剂***(PB-2)用于第二颜色光桶2518的材料。双色调光致抗蚀剂可表征为具有光响应，其因***中包含的光碱产生剂的活化而在较高剂量有效地关断。光产生碱中和光酸，并且阻止聚合物去保护。在实施例中，在第一颜色光桶2512的暴露期间，剂量选择成使得双色调抗蚀剂(PB-1)作为快速正色调***进行操作，而单色调抗蚀剂(PB-2)尚未接收使溶解性切换被活化的充分光子。这允许PB-1采用TMAH显影剂被去除，而没有去除PB-2。为了有选择地去除PB-2而没有去除PB-1，较高剂量用于第二暴露(即，第二颜色光桶2518的暴露)。所选剂量需要活化PB-2中的充分PAG以允许TMAH中的溶解，以及需要经过PBG的活化将PB-2移入负色调响应体系中。在这个方案中，相同PAG能够用于PB-1和PB-2，以及相同暴露波长能够用于暴露1和2。要理解，PB-1可要求光碱产生剂(PBG)的结合；但是，有可能将需要不同类型的聚合物，以便在一旦已经涂敷PB-1则允许PB-2的涂敷。如上所述，聚甲基丙烯酸酯类型抗蚀剂对PB-1的利用以及PHS类型对PB-2的利用可满足这个要求。
要理解，按照本公开的实施例，可切换分别对第一和第二颜色光桶2512和2518的上述指定材料。另外，上述多色光桶方式可称作1-D。类似方式可使用交叉栅格来应用于2-D***，但是光桶材料必须耐受来自上述交叉栅格的蚀刻和清洁。结果是棋盘类型图案，其中沿垂直方向具有比上述方式中要小的通孔/插塞。另外要理解，与图25A-25H关联描述的方式不一定如形成对齐到底层金属化层的通孔那样来执行，但是它们肯定能够这样实现。在其他上下文中，这些过程方案可被看作是涉及相对任何底层金属化层沿由顶至下方向的盲发射。
按照本公开的实施例，描述用于导电片的光桶。
作为举例，图26A示出常规后道工艺(BEOL)金属化层的平面图。参照图26A，常规BEOL金属化层2600示为具有设置在层间介电层2602中的导电线或布线2604。金属线一般可相互平行地延伸，并且可包括导电线2604的一个或多个的连续性中的切口、断点或插塞2606。为了电耦合平行金属线的两个或更多，上或底层布线2608包含在前一或下一金属化层中。这种上或底层布线2608可包括耦合导电通孔2612的导电线2610。要理解，由于上或底层布线2608包含在前一或下一金属化层中，所以上或底层布线2608能够消耗包括金属化层的半导体结构的垂直不动产。
相比之下，图26B示出按照本公开的实施例、具有耦合金属化层的金属线的导电片的后道工艺(BEOL)金属化层的平面图。参照图26B，BEOL金属化层2650示为具有设置在层间介电层2652中的导电线或布线2654。金属线一般可相互平行地延伸，并且可包括导电线2654的一个或多个的连续性中的切口、断点或插塞2656。为了电耦合平行金属线的两个或更多金属线，导电片158包含在金属化层2650中。要理解，由于导电片2658包含在与导电线2654相同的金属化层中，所以导电片2658对包括金属化层的半导体结构的垂直不动产的消耗相对于图26A的结构能够降低。
本文所述的一个或多个实施例针对用于镶嵌插塞和片图案化的光桶方式。这类图案化方案可被实现，以实现双向基于隔离物的互连。实现可特别适合于电连接金属化层的两个平行线，其中两个金属线使用基于隔离物的方式来制作，其原本可限制同一金属化层中的两个相邻线路之间的导电连接的包含。一般来说，一个或多个实施例针对一种方式，其采用镶嵌技术来形成金属之间的导电片和非导电空间或中断(插塞)。
更具体来说，本文所述的一个或多个实施例涉及使用镶嵌方法来形成片和插塞。最初，每一个可能片和插塞位置首先在硬掩模层中图案化。附加操作则用来选择要保留哪些片和插塞位置。位置然后转移到底层间介电层中。这类操作能够使用光桶示出。在具体实施例中，用于通孔、插塞和片的镶嵌图案化的方法提供有使用光桶化方式和选择性硬掩模的自对齐。
按照本公开的实施例，光桶图案化用于按照自对齐方式来制作插塞和片。一般概述过程流程能够涉及(1)交叉栅格的制作，之后接着(2)用于插塞限定的光桶化以及将光致抗蚀剂改变成能够耐受下游处理的“硬”材料，之后接着(3)通过采用可填充材料的回填、凹进可填充材料并且去除原始交叉栅格的栅格色调反转，之后接着(4)用于“片”定义的光桶化，之后接着(5)将图案蚀刻转移到底层层间介电(ILD)层并且抛光掉附加硬掩模材料。要理解，虽然一般过程流程没有包括通孔，但是在实施例中，本文所述的方式能够实现成使用相同自对齐栅格来扩展到多遍插塞、通孔和片。
作为示例，图27A-27K示出按照本公开的实施例、表示制作具有耦合金属化层的金属线的导电片的后道工艺(BEOL)金属化层的方法中的各种操作的角截面图。
参照图27A，交叉栅格图案化方案中的第一操作在层间介电(ILD)层2702(其在衬底2700上方所形成)上方执行。覆盖硬掩模2704首先在ILD层2702上形成。第一栅格硬掩模2706在盖硬掩模2704上方沿第一方向形成。在实施例中，第一栅格硬掩模2706采用栅格图案来形成，如图27A所示。在实施例中，第一栅格硬掩模2706的栅格结构是紧密节距栅格结构。在这种具体实施例中，紧密节距不是直接经过常规光刻可取得的。例如，可首先形成基于常规光刻的图案，但是节距可通过使用隔离物掩模图案化来二等分。更进一步，原始节距可通过第二轮隔离物掩模图案化来四等分。相应地，图27A的第一栅格硬掩模2706的栅格状图案可使硬掩模线以恒定节距紧密间隔并且具有恒定宽度。
参照图27B，交叉栅格图案化方案中的第二操作在层间介电(ILD)层2702上方执行。第二栅格硬掩模2708沿覆盖硬掩模2704上方的第二方向来形成。第二方向与第一方向正交。第二栅格硬掩模2708具有其上的上覆硬掩模2710。在实施例中，在图案化过程中使用上覆硬掩模2710来制作第二栅格硬掩模2710。第二栅格硬掩模2708的连续性通过第一栅格硬掩模2706的线路来中断，并且因此第一栅格硬掩模2706的部分在上覆硬掩模2710下面延伸。在实施例中，第二栅格硬掩模2708与第一栅格硬掩模2706交错地形成。在一个这种实施例中，第二栅格硬掩模2708通过第二硬掩模材料层(其具有与第一栅格硬掩模2706不同的组成)的沉积来形成。第二硬掩模材料层然后例如通过化学机械抛光(CMP)来平面化，并且然后使用上覆硬掩模2710来图案化，以提供第二栅格硬掩模2708。如对于第一栅格硬掩模2706的情况那样，在实施例中，第二栅格硬掩模2708的栅格结构是紧密节距栅格结构。在这种具体实施例中，紧密节距不是直接经过常规光刻可取得的。例如，可首先形成基于常规光刻的图案，但是节距可通过使用隔离物掩模图案化来二等分。更进一步，原始节距可通过第二轮隔离物掩模图案化来四等分。相应地，图27A的第二栅格硬掩模2708的栅格状图案可使硬掩模线以恒定节距紧密间隔并且具有恒定宽度。
参照图27C，插塞光桶图案化方案作为第一光桶化过程来执行。在实施例中，光桶2712在第一栅格硬掩模2706与第二栅格硬掩模2708之间的全部暴露的开口上形成。在实施例中，通孔图案化过程可选地在插塞光桶图案化过程之前执行。通孔图案化可以是直接图案化，或者可涉及独立光桶化过程。
参照图27D，光桶2712的选择光桶被去除，而其他光桶2712例如通过不使选择光桶2712暴露于用来开口全部其他光桶2712的光刻和显影过程来保留。图27A的覆盖硬掩模2704的暴露的部分然后被蚀刻，以提供第一次图案化硬掩模2714。这个阶段的所保留光桶2712表示最终金属化层中的插塞位置。也就是说，在第一光桶过程中，光桶从将不会形成插塞的位置中去除。在一个实施例中，为了形成将不会形成插塞的位置，光刻用来暴露对应光桶。暴露的光桶然后可通过显影剂被去除。
参照图27E，执行栅格色调反转过程。在实施例中，介电区域2716在图27D的结构的全部暴露的区域中形成。在实施例中，介电区域2716通过介电层的沉积以及内腐蚀以形成介电区域2716来形成。
参照图27F，没有被上覆硬掩模2710所覆盖的第一栅格硬掩模2706的部分然后被去除，以便仅留下在上覆硬掩模2710下面剩余的第一栅格硬掩模2706的部分2706’。
参照图27G，片光桶图案化方案作为第二光桶化过程来执行。在实施例中，光桶2718在第一栅格硬掩模2706的暴露的部分的去除时所形成的全部暴露的开口中形成。
参照图27H，光桶2718的一个选择光桶被去除，而其他光桶2718例如通过不使光桶2718暴露于用来开口其他光桶的光刻和显影过程来保留。图27D-27G的第一次图案化硬掩模2714的暴露的部分然后被蚀刻，以提供第二次图案化硬掩模2715。这个阶段的所保留光桶2718表示导电片将不处于最终金属化层中的位置。也就是说，在第二光桶过程中，光桶从最终将形成导电片的位置中去除。在一个实施例中，为了形成将形成导电片的位置，光刻用来暴露对应光桶。暴露的光桶然后可通过显影剂被去除。
参照图27I，去除上覆硬掩模2710、第二栅格硬掩模2708和介电区域2716。随后，在上覆硬掩模2710的去除时所暴露的第二次图案化硬掩模2715的部分被去除，以提供第三次图案化硬掩模2720，第二栅格硬掩模2708以及介电区域2716被去除。在实施例中，光桶2712和2718的剩余光桶在去除上覆硬掩模2710、第二栅格硬掩模2708和介电区域2716之前首先被硬化(例如通过烘焙过程)。在这个阶段，光桶2712的选择光桶、光桶2718的选择光桶和第一栅格硬掩模2706的所保留部分2706’在第三次图案化硬掩模2720上方保留。在实施例中，上覆硬掩模2710、第二栅格硬掩模2708和介电区域2716使用选择性湿式蚀刻过程被去除，而使用干式蚀刻过程去除在上覆硬掩模2710的去除时所暴露的第二次图案化硬掩模2715的部分，以提供第三次图案化硬掩模2720。
参照图27J，第三次图案化硬掩模2720的图案被转移到ILD层2702的上部，以形成图案化ILD层2722。在实施例中，第三次图案化硬掩模2720的插塞和片图案然后被转移到ILD层2702，以形成图案化ILD层2722。在实施例中，蚀刻过程用来将图案转移到ILD层2702中。在一个这种实施例中，光桶2712的选择光桶、光桶2718的选择光桶以及在第三次图案化硬掩模2720上方剩余的第一栅格硬掩模2706的所保留部分2706’在用来形成图案化ILD层2722的蚀刻期间被去除或消耗。在另一个实施例中，光桶2712的选择光桶、光桶2718的选择光桶以及在第三次图案化硬掩模2720上方剩余的第一栅格硬掩模2706的所保留部分2706’在用来形成图案化ILD层2722的蚀刻之前或之后被去除。
参照图27K，在图案化ILD层2732的形成之后，形成导电线2724。在一个实施例中，导电线2724使用金属填充和重新抛光过程来形成。在导电线2724的形成期间，还形成耦合两个金属线2724的导电片2728。因此，在实施例中，导电线2724之间的导电耦合(片2728)在相同ILD层2722中并且在与导电线2724相同的平面中与导电线2724同时形成。另外，插塞2726可作为导电线2724的一个或多个中的断点或中断来形成，如图27K所示。在一个这种实施例中，插塞2726是图案转移期间所保存以形成图案化ILD层2722的ILD层2702的区域。在实施例中，第三次图案化硬掩模2720被去除，如图27K所示。在一个这种实施例中，第三次图案化硬掩模2720在形成导电线2724和片2728之后例如使用金属化后化学机械平面化(CMP)过程被去除。
又参照图27K，在实施例中，用于半导体结构的后道工艺(BEOL)金属化层包括层间介电(ILD)层2722，其设置在衬底2700上方。多个导电线2724沿第一方向设置在ILD层2722中。导电片2728在ILD层2722中沉积。导电片沿与第一方向正交的第二方向来耦合多个导电线2724的两个。
通过以小节距、小宽度或两者的常规光刻处理，如图27K所示的这种布置原本可能是不可取得的。另外，采用常规过程，自对齐可能是不可取得的。此外，在节距分割方案用来最终提供导电线2724的图案的情况下，如图27K所示的布置原本可能是不可取得的。
在实施例中，导电片2728与多个导电线的两个是连续(contimuous)而不是毗连的(contiguous)，如图27K所示。在实施例中，导电片2728与多个导电线2724的两个是共面的，如图27K所示。在实施例中，BEOL金属化层还包括介电插塞2726，其设置在多个导电线2724之一的一端，如图27K所示。在一个实施例中，介电插塞2726与ILD层是连续而不是毗连的，如图27K所示。在一个实施例中，虽然未示出，但是BEOL金属化层还包括导电通孔，其设置在多个导电线2724之一下方并且与其电耦合。
图27K的结构随后可用作用于形成后续金属线/通孔和ILD层的基础。备选地，图27K的结构可表示集成电路中的最终金属互连层。又参照图27K，通过镶嵌光桶方式的这种自对齐制作可持续，以制作下一金属化层。备选地，其他方式可在这个阶段用来提供附加互连层，例如常规双或单镶嵌方式。还要理解，虽然未示出，但是导电线2724的一个或多个可耦合到底层导电通孔，其可使用附加光桶操作来形成。在实施例中，作为对上述二维方式的备选方案，也可对插塞和片(以及可能的通孔)图案化实现一维栅格方式。这种一维方式提供仅沿一个方向的限制。因此，节距可在一个方向是“紧密的”而在一个方向是“宽松的”。
本文所述的一个或多个实施例针对用于减法插塞和片图案化的光桶方式。这类图案化方案可被实现，以实现双向基于隔离物的互连。实现可特别适合于电连接金属化层的两个平行线，其中两个金属线使用基于隔离物的方式来制作，其原本可限制同一金属化层中的两个相邻线路之间的导电连接的包含。一般来说，一个或多个实施例针对一种方式，其采用减法技术来形成金属之间的导电片和非导电空间或中断(插塞)。
本文所述的一个或多个实施例提供采用使用光桶化方式和选择性硬掩模的自对齐来减法图案化通孔、切口和/或片的方式。实施例可涉及所谓的纺织图案化方式对减法图案化自对齐互连、插塞和通孔的使用。纺织方式可涉及具有每个硬掩模材料之间的蚀刻选择性的硬掩模的纺织图案的实现。在本文所述的具体实施例中，纺织处理方案被实现，以便有选择地图案化互连、切口和通孔。
作为本文所述一个或多个实施例的概述，一般概述过程流程能够涉及下列过程序列：(1)使用采用四个“颜色”硬掩模(其相互之间有选择地蚀刻)的纺织过程流程的制作，(2)去除通孔的光桶化的硬掩模类型的第一个，(3)回填第一硬掩模材料，(4)去除切口(或插塞)的光桶化的硬掩模类型的第二个，(5)回填第二掩模材料，(6)去除导电片的光桶化的硬掩模类型的第三个，(7)减法蚀刻切口和片的金属，以及(8)采用永久ILD材料和重新抛光的硬掩模去除和后续回填。
图28A-28T示出按照本公开的实施例、表示制作具有耦合金属化层的金属线的导电片的后道工艺(BEOL)金属化层的方法中的各种操作的角截面图。
参照图28A，栅格图案化方案在覆盖硬掩模层2802(其在衬底(未示出)上方所形成的金属层2800上方所形成)上方执行。第一栅格硬掩模2804在覆盖硬掩模2802上方沿第一方向形成。第二栅格硬掩模2806沿第一方向并且与第一栅格硬掩模2804交替地形成。在实施例中，第一栅格硬掩模2804从具有与第二栅格硬掩模2806的材料不同的蚀刻选择性的材料来形成。
在实施例中，采用栅格图案来形成第一和第二栅格硬掩模2804和2806，如图28A所示。在实施例中，第一和第二栅格硬掩模2804和2806的栅格结构是紧密节距栅格结构。在这种具体实施例中，紧密节距不是直接经过常规光刻可取得的。例如，可首先形成基于常规光刻的图案，但是节距可通过使用隔离物掩模图案化来二等分。更进一步，原始节距可通过第二轮隔离物掩模图案化来四等分。相应地，图28A的第一和第二栅格硬掩模2804和2806的栅格状图案可使硬掩模线以恒定节距紧密间隔并且具有恒定宽度。
参照图28B，执行牺牲交叉栅格图案化过程。上覆硬掩模2808沿第二方向(其与第一方向正交，即，与第一和第二栅格硬掩模2804和2806正交)采用栅格图案来形成。
在实施例中，上覆硬掩模2808采用紧密节距栅格结构来形成。在这种具体实施例中，紧密节距不是直接经过常规光刻可取得的。例如，可首先形成基于常规光刻的图案，但是节距可通过使用隔离物掩模图案化来二等分。更进一步，原始节距可通过第二轮隔离物掩模图案化来四等分。相应地，图28B的上覆硬掩模2808的栅格状图案可使硬掩模线以恒定节距紧密间隔并且具有恒定宽度。
参照图28C，执行纺织图案形成。在上覆硬掩模2808的栅格之间所暴露的第一硬掩模2804的区域有选择地被蚀刻并且采用第三硬掩模2810的区域来取代。在上覆硬掩模2808的栅格之间所暴露的第二硬掩模2806的区域有选择地被蚀刻并且采用第四硬掩模2812的区域来取代。在实施例中，第三硬掩模2810从具有与第一硬掩模2804和第二硬掩模2806的材料不同的蚀刻选择性的材料来形成。在另外的实施例中，第四硬掩模2812从具有与第一硬掩模2804、第二硬掩模2806和第三硬掩模2810的材料不同的蚀刻选择性的材料来形成。
参照图28D，去除上覆硬掩模2808。在实施例中，上覆硬掩模2808对第一硬掩模2804、第二硬掩模2806、第三硬掩模2810和第四硬掩模2812有选择地使用蚀刻、灰化或清洁过程被去除，以留下纺织图案，如图28D所示。
图28E-28H与通孔图案化过程关联。参照图28E，第三硬掩模2810对第一硬掩模2804有选择地、对第二硬掩模2806有选择地并且对第四硬掩模2812有选择地被去除，以提供暴露覆盖硬掩模2802的部分的开口2814。在实施例中，第三硬掩模2810对第一硬掩模2804有选择地、对第二硬掩模2806有选择地并且对第四硬掩模2812有选择地使用选择性蚀刻或清洁过程。
参照图28F，通孔光桶图案化方案作为第一光桶化过程来执行。在实施例中，光桶在图28E的全部暴露的开口2814中形成。光桶的选择光桶被去除以再暴露开口2814，而其他光桶2816例如通过不使光桶2816暴露于用来开口第一光桶的全部其他光桶的光刻和显影过程来保留(在所示具体情况下，三个光桶被保留，而一个被去除)。
参照图28G，覆盖硬掩模2802的暴露的部分然后被蚀刻，以提供第一次图案化硬掩模2820。另外，金属层2800经过开口来蚀刻，以提供第一次图案化金属层2822中的蚀刻沟槽2818。第一次图案化金属层2822包括导电通孔2824。在减法金属蚀刻之后，剩余光桶2816被去除，以再暴露关联开口2814。
参照图28H，沟槽2818和开口2814采用硬掩模材料来回填。在实施例中，与第三硬掩模2810相似或相同的材料在图28G的结构上形成，并且被平面化或内腐蚀，以提供深硬掩模区域2826和浅硬掩模区域2828。在一个实施例中，深硬掩模区域2826和浅硬掩模区域2828具有第三材料类型(例如第三硬掩模2810的材料类型)。
图28I-28L与金属线切口或插塞形成图案化过程关联。参照图28I，第一硬掩模2804对第二硬掩模2806有选择地、对第三材料类型的深硬掩模区域2826和浅硬掩模区域2828有选择地并且对第四硬掩模2812有选择地被去除，以提供暴露第一次图案化硬掩模2820的部分的开口2830。在实施例中，第一硬掩模2804对第二硬掩模2806有选择地、对第三材料类型的深硬掩模区域2826和浅硬掩模区域2828有选择地并且对第四硬掩模2812有选择地使用选择性蚀刻或清洁过程被去除。
参照图28J，切口或插塞光桶图案化方案作为第二光桶化过程来执行。在实施例中，光桶在图28I的全部暴露的开口2830中形成。光桶的选择光桶被去除以再暴露开口2830，而其他光桶2832例如通过不使光桶2832暴露于用来开口第二光桶的全部其他光桶的光刻和显影过程来保留(在所示具体情况下，三个光桶被保留，而一个被去除)。这个阶段的被去除光桶表示切口或插塞将处于最终金属化层中的位置。也就是说，在第二光桶过程中，光桶从最终将形成插塞或切口的位置中去除。
参照图28K，第一次图案化硬掩模2820的暴露的部分然后被蚀刻，以提供其中形成了沟槽2836的第二次图案化硬掩模2834。在蚀刻之后，剩余光桶2832被去除，以再暴露关联开口2830。
参照图28L，沟槽2834和开口2830采用硬掩模材料来回填。在实施例中，与第一硬掩模2804的材料相似或相同的材料在图28K的结构上形成，并且被平面化或内腐蚀，以提供深硬掩模区域2838和浅硬掩模区域2840。在一个实施例中，深硬掩模区域2838和浅硬掩模区域2840具有第一材料类型(例如第一硬掩模2804的材料类型)。
参照图28M，第四硬掩模2812对第一材料类型的深硬掩模区域2838和浅硬掩模区域2840有选择地、对第二硬掩模2806有选择地并且对第三材料类型的深硬掩模区域2826和浅硬掩模区域2828有选择地被去除。在实施例中，第四硬掩模2812对第一材料类型的深硬掩模区域2838和浅硬掩模区域2840有选择地、对第二硬掩模2806有选择地并且对第三材料类型的深硬掩模区域2826和浅硬掩模区域2828有选择地使用选择性蚀刻或清洁过程被去除。深蚀刻过程经过所产生开口并且完全经过第二次图案化硬掩模2834来执行以形成第三次图案化硬掩模2842，并且完全经过第一次图案化金属层2822来执行以形成第二次图案化金属层2844。虽然未示出，但是在这个阶段，可执行第二切口或插塞图案化过程。
参照图28N，与图28M关联形成的深开口采用硬掩模材料来回填。在实施例中，与第四硬掩模2812相似或相同的材料在图28M的结构上形成，并且被平面化或内腐蚀，以提供深硬掩模区域2846。在一个实施例中，深硬掩模区域2846具有第四材料类型(例如第四硬掩模2812的材料类型)。在可选实施例中，如与图28S的2899关联示出，下面进行描述，ILD层(例如低k介电层)可首先被填充并且内腐蚀到第二次图案化金属层2844的水平。第四类型的硬掩模材料(即，2846的浅版本)然后在ILD层上形成。
图28O-28R与导电片形成图案化过程关联。参照图28O，第二硬掩模2806对第一材料类型的深硬掩模区域2838和浅硬掩模区域2840有选择地、对第三材料类型的深硬掩模区域2826和浅硬掩模区域2828有选择地并且对第四材料类型的深硬掩模区域2846有选择地被去除，以提供暴露第三次图案化硬掩模2842的部分的开口2848。在实施例中，第二硬掩模2806对第一材料类型的深硬掩模区域2838和浅硬掩模区域2840有选择地、对第三材料类型的深硬掩模区域2826和浅硬掩模区域2828有选择地并且对第四材料类型的深硬掩模区域2846有选择地使用选择性蚀刻或清洁过程被去除。
参照图28P，导电片光桶图案化方案作为第三光桶化过程来执行。在实施例中，光桶在图28O的全部暴露的开口2848中形成。光桶的选择光桶被去除以再暴露开口2848，而其他光桶2850例如通过不使光桶2850暴露于用来开口第三光桶的全部其他光桶的光刻和显影过程来保留(在所示具体情况下，一个光桶2850被保留，而三个被去除)。这个阶段的被去除光桶表示导电片将不在最终金属层中形成的位置。也就是说，在第三光桶过程中，光桶2850在最终将形成导电片的位置中保留。
参照图28Q，第三次图案化硬掩模2842的暴露的部分然后经过开口2848来蚀刻，以提供其中形成了沟槽2854的第四次图案化硬掩模2852。在蚀刻之后，去除剩余光桶2850。
参照图28R，第一材料类型的深硬掩模区域2838和浅硬掩模区域2840对第三材料类型的深硬掩模区域2826和浅硬掩模区域2828有选择地并且对第四材料类型的深硬掩模区域2846有选择地被去除，以进一步暴露第四次图案化硬掩模2852的部分。在实施例中，第一材料类型的深硬掩模区域2838和浅硬掩模区域2840对第三材料类型的深硬掩模区域2826和浅硬掩模区域2828有选择地并且对第四材料类型的深硬掩模区域2846有选择地使用选择性蚀刻或清洁过程被去除。
参照图28S，深蚀刻过程经过所产生开口并且完全经过第二次图案化金属层2844来执行，以形成第三次图案化金属层2856。在这个阶段，在与图28N关联的操作形成ILD层2899的情况下，如以上在可选实施例中描述，这种ILD层2899的部分在图28S的结构中是可查看的。
参照图28T的部分(a)，在实施例中，执行图28S的剩余硬掩模部分2828、2846、2852的硬掩模去除，并且随后平面化该结构。在一个实施例中，深硬掩模区域2826的高度减小，但是区域没有完全被去除，以形成通孔帽2858和ILD 2860。另外，形成插塞区域2862。在一个实施例中，ILD 2899与图28N关联地形成，以及在一个这种实施例中，插塞区域2862包括与ILD 2899不同的材料。在另一个实施例中，ILD 2899不与图28N关联地形成，以及ILD2860和插塞2862的整个部分同时采用相同材料、例如使用ILD回填过程来形成。在实施例中，结构的金属化部分包括金属线2864、导电通孔2824(具有其上的通孔帽2858)和导电片2866，如图28T的部分(a)所示。
参照图28T的部分(a)，在实施例中，ILD回填2861在图28S的结构上形成。在一个这种实施例中，ILD膜被沉积，并且然后被内腐蚀，以提供图28T的部分(b)的结构。在实施例中，使图28S的硬掩模保留在原位，可执行下一金属化层的模板化。也就是说，具有余留硬掩模的地形可用来模板化下一层图案化过程。
在任一种情况下，无论是图28T的部分(a)还是(b)，本文所述的实施例包括半导体结构中的最终金属化层的导电通孔2824上方的余留硬掩模材料(2858或2826)。另外，又参照图28A-28T，要理解，切口、通孔和片图案化的顺序可以是可互换的。另外，虽然示范过程流程示出一个切口、一个通孔和一个片遍，但是可执行多遍每种类型的图案化。
又参照图28T的部分(a)，在实施例中，用于半导体结构的后道工艺(BEOL)金属化层包括层间介电(ILD)层2860。多个导电线2864沿第一方向设置在ILD层2860中。导电片2866沿与第一方向正交的第二方向来耦合多个导电线2864的两个。
通过以小节距、小宽度或两者的常规光刻处理，如图28T所示的这种布置原本可能是不可取得的。另外，采用常规处理方案，自对齐可能是不可取得的。此外，在节距分割方案用来最终提供导电线2864的图案的情况下，如图28T所示的布置原本可能是不可取得的。
在实施例中，导电片2866与多个导电线2864的两个导电性是连续而不是毗连的。在实施例中，导电片2866与多个导电线2866的两个是共面的。在实施例中，BEOL金属化层还包括介电材料的插塞2862，其设置在多个导电线2866之一的一端。在一个实施例中，BEOL金属化层还包括导电通孔。
图28T的结构随后可用作用于形成后续金属线/通孔和ILD层的基础。备选地，图28T的结构可表示集成电路中的最终金属互连层。又参照图28T，通过减法光桶方式的这种自对齐制作可持续，以制作下一金属化层。备选地，其他方式可在这个阶段用来提供附加互连层，例如常规双或单镶嵌方式。
按照本公开的实施例，描述用于暴露未对齐的容差的抗蚀剂裁剪。抗蚀剂裁剪可包括内部猝灭、嫁接层猝灭或者顶上层猝灭中的一个或多个。本文所述的一个或多个实施例针对具有可释放猝灭剂的二级烘焙光致抗蚀剂。应用可定向到远紫外(EUV)光刻、一般光刻应用、覆盖问题的解决方案和一般光致抗蚀剂技术中的一个或多个。在实施例中，描述适合于改进基于光桶的方式的性能的材料。在这种方式中，抗蚀剂材料限制到预先图案化硬掩模。光桶的选择光桶然后使用高分辨率光刻工具(例如EUV光刻工具)被去除。具体实施例可被实现，以改进跨给定光桶的抗蚀剂材料响应的均匀性。
为了提供上下文，光桶方式中的一个目标可以是首先跨暴露的光桶扩散任何EUV释放酸以改进跨所选桶的抗蚀剂响应的均匀性的能力。在以往方式中，这通过使用特殊材料(其使酸能够以足够低的温度跨光桶扩散，以避免从这些酸所激起的溶解性切换反应)来取得。但是，另一个抗蚀剂成分(即，猝灭剂)的作用可阻止这种优点被完全实现。具体来说，猝灭剂可在酸能够跨给定光桶扩散或展布之前中和酸。按照本文所述的一个或多个实施例，解决这类问题，标准猝灭剂采用能够通过紫外(UV)暴露等所释放的猝灭剂来取代，从而提供避免过早酸中和的能力。
更具体来说，按照本文所述的一个或多个实施例，包括UV释放猝灭剂的光桶抗蚀剂材料被实现，以有效地提供“2级PEB”，其中EUV暴露的效果跨给定光桶有效地求平均。这类实施例可实现“数字”桶响应，其中整个光桶被清除或者不清除。在具体实施例中，这种响应更容忍边缘放置误差，其中航空图像没有完全对齐到光桶网格。
为了例示本文所涉及概念的一个或多个，图29A-29C示出按照本公开的实施例、使用包括二级烘焙光致抗蚀剂的光桶进行图案化的方法中的各种操作的截面图和对应平面图。
参照图29A，预先图案化硬掩模2904设置在衬底2902上方。预先图案化硬掩模2904具有开口，其填充有二级烘焙光致抗蚀剂2906。二级烘焙光致抗蚀剂2906限制到预先图案化硬掩模2904中的开口，例如以提供潜在通孔位置的网格。
参照图29B，光桶的选择光桶经过来自光刻工具的暴露2907。二级烘焙光致抗蚀剂2906采用光刻工具(例如EUV光刻工具)来暴露，以选择要开口哪些通孔。在实施例中，光刻工具与预先图案化硬掩模2904网格之间的对齐是不完全的，从而引起目标桶中的暴露和/或相邻桶中的部分暴露的不对称性。如在平面图中看到，暴露2907是移位航空图像2908。
参照图29C，虽然图29B的暴露可涉及非选择光桶的未对齐和部分暴露，但是只有所选光桶被清除，以形成开口2920，从而留下作为闭合光桶2912的未选择光桶。在一个实施例中，该过程用来确保最终仅开口选择光桶，在二级烘焙光致抗蚀剂2906的选择区域的暴露2907之后，全部二级烘焙光致抗蚀剂2906首先被烘焙以用于酸扩散。紫外(UV)猝灭释放然后被执行以用于酸中和。第二烘焙然后对溶解性切换来执行，如下面更详细描述。在具体实施例中，从第一烘焙操作所释放的光酸在整个光桶扩散。UV整片暴露释放猝灭剂，并且然后执行最终溶解性切换烘焙。下面与图30A-30E关联地详述该过程。
因此，接收更大暴露的选择位置最终被清除，以提供显影之后的开口光桶位置2920。在未对齐的情况下在较小程度上仅接收部分暴露或者没有接收暴露的非选择位置保持为显影之后的闭合光桶位置2912。
为了例示使用常规光致抗蚀剂的对比情形，图29D示出接着未对齐暴露之后的光桶显影的常规抗蚀剂光桶的截面图。光桶区域2954示为仅部分被清除2950，其中某个残余光致抗蚀剂2952剩余。在光桶2954是所选光桶的情况下，未对齐暴露2907仅部分清除光桶，这可导致这类位置中的导电结构的后续不良质量制作。在光桶2954为非选择光桶的情况下，某个不必要开口2950出现，潜在地导致不不必要位置中的导电结构的后续形成。
在更详细过程描述中，图30A-30E示出按照本公开的实施例、使用包括二级烘焙光致抗蚀剂的光桶进行图案化的方法中的各种操作的示意图。
参照图30A，第一3002和第二3004光桶各自包括可光解组成，其包括酸去保护光致抗蚀剂材料、光酸产生(PAG)成分3010和光碱产生成分3012。未对齐EUV或电子束暴露3006对所选光桶3002和非选择光桶3004来执行，这极大地暴露所选光桶3002并且在较小程度上部分暴露非选择光桶3004。在具体实施例中，光碱产生成分3012是UV可释放猝灭剂。
参照图30B，执行第一烘焙。在一个实施例中，第一烘焙在过低而不能引起溶解性切换的温度下执行。在一个这种实施例中，烘焙是仅扩散烘焙，从而分别导致光桶3002和3004的扩散材料3020和3022。
参照图30C，猝灭剂3014被释放，以分别形成光桶3002和3004的材料3024和3026。在一个实施例中，猝灭剂3014是UV释放猝灭剂。在这种具体实施例中，UV释放猝灭剂通过UV整片暴露(例如365nm暴露)来释放。在实施例中，光桶3002和3004均在相同程度上暴露于整片暴露。
参照图30D，执行第二烘焙，以分别提供光桶3002和3004的材料3028和3030。在实施例中，第二烘焙生成溶解性切换，其中次临界酸浓度被猝灭。这样，基本上不存在局部酸浓度。也就是说，非预计仅部分暴露的光桶的部分的去保护没有发生。
参照图30E，光桶3002和3004经过显影过程。所选光桶3002在显影时被清除，以提供清除光桶3032。非选择光桶3004在显影时没有被清除，并且保留被阻断光桶3034。这样，甚至在未对齐暴露的情况下，也取得数字光桶响应(仅开口或闭合，而没有部分开口)。
要理解，并非全部实施例都要求单个组成来取得二级烘焙光致抗蚀剂。在第一备选示例中，图30A’示出按照本公开的实施例、使用光桶进行图案化的另一种方法中的操作的示意图。参照图30A’，第一3002’和第二3004’光桶各自包括沿第一3002’和第二3004’光桶的底部和侧壁的嫁接光碱产生成分3050。可光解组成在嫁接光碱产生成分3050内形成。可光解组成包括酸去保护光致抗蚀剂材料和光酸产生(PAG)成分3010’。暴露3006’和多级显影过程然后可与上述方式相似地执行。
在第二备选示例中，图30A”示出按照本公开的实施例、使用光桶进行图案化的另一种方法中的操作的示意图。参照图30A"，第一3002"和第二3004”光桶各自包括可光解组成，其包括酸去保护光致抗蚀剂材料和光酸产生(PAG)成分3010”。在执行第一烘焙之后，包括碱产生成分的层3060在第一3002”和第二3004”上形成。光桶3002”和3004”然后暴露于紫外(UV)辐射。在这种情况下，碱成分无需经由光碱产生剂来引入，而是在后来的过程操作中例如通过基层的气相沉积或者对基本气氛NMP的暴露来沉积。
上述光致抗蚀剂组成和方式的应用可被实现，以创建覆盖全部可能通孔(或插塞)位置的规则结构，之后接着仅预期特征的选择性图案化。为了提供另外的材料细节，在实施例中，又参照图30A-30E，光桶3002和3004包括可光解组成。可光解组成包括酸去保护光致抗蚀剂材料，其在某个波长具有充分透明度。可光解组成还包括光酸产生(PAG)成分，其在该波长具有充分透明度。可光解组成包括碱产生成分，其在该波长具有充分吸收率。在备选实施例中，酸去保护光致抗蚀剂材料在该波长不是充分透明的。
在实施例中，碱产生成分是从由光碱产生成分、电子碱产生成分、化学碱产生成分和UV碱产生成分所组成的组中选取的成分。在一个实施例中，碱产生成分是超声碱产生成分。在实施例中，碱产生成分是UV吸收的。在实施例中，碱产生成分包括低能UV发色团。在这种具体实施例中，低能UV发色团从由萘基氨基甲酸酯、2-硝基苯基氨基甲酸酯、芳基氨基甲酸酯、香豆素、苯乙酮酸、取代苯乙酮和二苯甲酮所组成的组中选取。在一个实施例中，低能UV发色团是光释放胺。在实施例中，碱产生成分包括从由N,N-双环己基-2-硝基苯基氨基甲酸酯、N,N-二取代氨基甲酸酯和单取代氨基甲酸酯所组成的组中选取的材料。
在实施例中，PAG成分包括从由三乙基、三甲基和其他三烷基磺酸所组成的组中选取的材料，其中磺酸基从由三氟甲基磺酸、九氟丁烷磺酸(nonanfluorobutanesulfonate)和p-甲苯磺酸或者包含接合到有机基的–SO3磺酸阴离子的其他示例所组成的组中选取。在实施例中，酸去保护光致抗蚀剂材料是从由聚合物、分子玻璃、碳硅烷和金属氧化物所组成的组中选取的酸去保护材料。在一个实施例中，使用金属氧化物，而不需要释放碱。在实施例中，酸去保护光致抗蚀剂材料包括从由聚羟基苯乙烯、聚甲基丙烯酸酯、包含对羧基酸催化去保护敏感的酯功能性的聚羟基苯乙烯或聚甲基丙烯酸酯的小分子量分子玻璃版本、碳硅烷以及对酸催化去保护或交联敏感的金属氧化物处理功能性所组成的组中选取的材料。
在实施例中，波长为大致365nm。在实施例中，酸去保护光致抗蚀剂材料在大致13.5纳米的波长是充分吸收的。在实施例中，酸去保护光致抗蚀剂材料在大致在5-150keV的范围中的能量是充分吸收的。在实施例中，PAG成分与碱产生成分的摩尔比率为至少50:1。
又参照图30A-30E、图30A’和图30A"，按照本公开的实施例，选择用于半导体处理的光桶的方法包括提供具有与第二光桶3004相邻的第一光桶3002的结构。该结构暴露于远紫外(EUV)或电子束辐射3006，其中第一光桶3002在比第二光桶3004要大的程度上暴露于EUV或电子束辐射3006。在将该结构暴露于EUV或电子束辐射3006之后，第一和第二光桶的第一烘焙如与图30B关联描述来执行。在执行第一烘焙之后，结构暴露于紫外(UV)辐射，其中第一光桶在与第二光桶大致相同的程度上暴露于UV辐射，如与图30C关联描述。在将该结构暴露于UV辐射之后，第一和第二光桶的第二烘焙如与图30D关联描述来执行。在执行第二烘焙之后，该结构被显影。显影开口第一光桶，而使第二光桶保持闭合，如与图30E关联描述。
在实施例中，将该结构暴露于远紫外(EUV)或电子束辐射包括将该结构暴露于具有大致13.5纳米的波长的能量。在另一个实施例中，将该结构暴露于远紫外(EUV)或电子束辐射包括将该结构暴露于5-150keV的范围中的能量。在实施例中，将该结构暴露于UV辐射包括将该结构暴露于具有大致365纳米的波长的能量。在实施例中，第一烘焙在大致在50-120℃的范围中的温度下执行大致在0.5-5分钟的范围中的时长。在实施例中，第二烘焙在大致在100-180℃的范围中的温度下执行大致在0.5-5分钟的范围中的时长。
在实施例中，具体参照图30A，第一和第二光桶各自包括可光解组成，其包括酸去保护光致抗蚀剂材料、光酸产生(PAG)成分和光碱产生成分。在一个这种实施例中，将该结构暴露于远紫外(EUV)或电子束辐射包括活化PAG成分。第一烘焙扩散从在整个第一和第二光桶活化PAG成分所形成的酸。将该结构暴露于UV辐射包括活化光碱产生成分。第二烘焙猝灭具有从光碱产生成分所生成的碱的第二光桶中形成的酸的总量，但是没有猝灭第一光桶中形成的酸的总量。
在另一个实施例中，具体参照图30A’，第一和第二光桶各自包括沿第一和第二光桶的底部和侧壁的嫁接光碱产生成分以及嫁接光碱产生成分内形成的可光解组成。可光解组成包括酸去保护光致抗蚀剂材料和光酸产生(PAG)成分。在一个这种实施例中，将该结构暴露于远紫外(EUV)或电子束辐射包括活化PAG成分。第一烘焙扩散从在整个第一和第二光桶活化PAG成分所形成的酸。将该结构暴露于UV辐射包括活化嫁接光碱产生成分。第二烘焙猝灭具有从光碱产生成分所生成的碱的第二光桶中形成的酸的总量，但是没有猝灭第一光桶中形成的酸的总量。
在另一个实施例中，具体参照图30A”，第一和第二光桶各自包括可光解组成，其包括酸去保护光致抗蚀剂材料和光酸产生(PAG)成分。该方法还包括在执行第一烘焙之后而在将该结构暴露于紫外(UV)辐射之前形成包括第一和第二光桶上碱产生成分的层。在一个这种实施例中，将该结构暴露于远紫外(EUV)或电子束辐射包括活化PAG成分。第一烘焙扩散从在整个第一和第二光桶活化PAG成分所形成的酸。将该结构暴露于UV辐射包括活化碱产生成分。第二烘焙猝灭具有从碱产生成分所生成的碱的第二光桶中形成的酸的总量，但是没有猝灭第一光桶中形成的酸的总量。
在上述情况的任一个中，在实施例中，显影该结构包括在正色调显影的情况下采用标准水性TMAH显影剂(例如在0.1M–1M的浓度范围中)或者基于四烷基氢氧化铵的其他水性或酒精显影剂在30-120秒的浸没或涂敷，之后接着采用DI水的漂洗。在另一个实施例中，在负色调显影的情况下，显影该结构包括采用有机溶剂(例如环己酮、2-庚酮、乙酸甲酯等)的浸没或涂敷，之后接着采用另一个有机溶剂(例如己烷、庚烷、环己胺等)的漂洗。
在示范实施例中，上述方式建立于使用所谓的光桶的方式，其中每一个可能特征(例如通孔)预先图案化到衬底中。然后，光致抗蚀剂填充到图案化特征中，以及光刻操作只用来挑选用于通孔开口形成的选择通孔。在具体实施例中，光刻操作用来限定包括二级烘焙光致抗蚀剂的多个光桶上方的较大孔，如上所述。二级烘焙光致抗蚀剂光桶方式允许覆盖中的更大关键尺寸(CD)和/或误差，同时保留挑选感兴趣通孔的能力。
按照本公开的实施例，描述例如用于光桶的抗蚀剂的图像色调反转。本文所述的一个或多个实施例针对具有特殊性质的材料类，以实现图案反转(例如孔反转到柱)和相关处理方式以及从其中产生的结构。材料类可以是软材料(例如类似光致抗蚀剂材料)类。作为一般方式，类似抗蚀剂材料在预先图案化硬掩模中沉积。类似抗蚀剂材料然后可采用高分辨率光刻工具(例如远紫外(EUV)处理工具)来选出。另一方面，与之相反，类似抗蚀剂材料可留下，以永久保留在最终制作结构中(例如作为形成金属线之间的断点的层间介电(ILD)材料或结构(“插塞”)。对下一代插塞图案化所预计的覆盖(边缘放置)问题可通过本文所述的一个或多个方式来解决。
更具体来说，本文所述的一个或多个实施例针对具有特定性质的旋压电介质(例如ILD)的使用，所述性质实现图案化光致抗蚀剂层中的孔(“桶”)的填充，而没有破坏光致抗蚀剂层图案。首先，在溶剂(其没有溶解或引起光致抗蚀剂和介电材料的混和)中引入旋压介电材料。要理解，要求孔的良好填充能力。旋压介电膜的初始交联(或设置)在光致抗蚀剂和旋压电介质没有混和并且丢失图案信息的条件下实现。一旦图案被反转，桶中的材料则经过烘焙/固化来转换成具有预期性质(例如k值、模数、蚀刻选择性等)的电介质。虽然并不局限于这种材料，但是基于1,3,5-三硅环己烷构建块的旋压介电材料可被实现，以满足上述标准。与这种材料(或其他基于硅的电介质)的溶解性的丢失的交联能够以热方式或者在较低温度下通过使用酸、碱或刘易斯(Lweis)酸催化剂过程来发起。在一个实施例中，这种低温催化剂对本文所述方式的实现是关键的。
在实施例中，本文所述的方式涉及获取最佳成像性能(例如其来自正色调材料)，以便产生负色调图案，其中最终膜具备所寻求材料性质。最终材料性质可与高性能低k介电/ILD材料类似。相比之下，用于介电膜的直接图案化的现有技术选项受到限制，而没有打算呈现对将来数代缩小技术是可制造的必要光刻性能。
如下面与图31和图32A-32H关联地详细描述，按照本文所述的实施例，在ILD材料中预先图案化的沟槽填充有化学放大光致抗蚀剂。使用高分辨率光刻(例如EUV)，沟槽内的所选孔经由常规正色调处理来暴露和去除。在这个阶段，空孔采用预催化剂层来处理。在一个这种实施例中，预催化剂层是自组装单层(SAM)—包含附连催化剂层。所产生装饰孔然后填充有介电前体，其中具有伴随超覆。孔中的催化剂的局部化(或贴近)导致仅在孔中的电介质的选择***联和设置。去除超覆和光致抗蚀剂，之后接着电介质的最终固化(若需要的话)和金属化过程。
按照本公开的实施例，本文所述方式的关键特征涉及具有超覆的变化厚度的变化图案密度的适应。在一个实施例中，实现这种适应，因为交联仅在孔中/附近发生，以及超覆最终通过平面化(例如通过化学机械抛光被去除。在实施例中，孔中的介电材料的选择***联在没有在超覆的区域中实现其的情况下实现。在具体实施例中，在正色调光刻图案化和显影之后，亲水Si-OH端接表面在孔以及已经去除光致抗蚀剂的任何位置中被暴露。亲水表面可在光致抗蚀剂涂敷之前存在或者在例如氢氧化四甲铵(TMAH)显影或随后漂洗期间来创建。要理解，尚未暴露和显影的光致抗蚀剂将适度或极强地保持特性疏水性质，并且因而图案化过程有效地创建亲水和疏水域。
在实施例中，暴露的亲水表面采用表面嫁接试剂(其携带交联介电材料所需的催化剂或预催化剂)来功能化。电介质的后续涂敷导致采用超覆的孔的填充，如上所述并且如下面更详细示出。在采用例如低温烘焙的预催化剂的活化和可控扩散时，介电材料在孔中有选择地交联，其中最小交联在超覆中发生，即，在孔的正上方。然后能够使用铸溶剂或者另一个溶剂中的溶解来去除超覆介电材料。要理解，去除过程还可去除光致抗蚀剂，或者光致抗蚀剂能够采用另一个溶剂或者通过灰化过程被去除。在实施例中，通过所反转的色调，介电材料可在金属化或另一处理之前以较高温度来烘焙/固化。
按照本文所述的一个或多个实施例，存在用于在孔中安装催化剂或预催化剂的若干方式。对于一些介电材料，要求强布朗斯台德酸(Bronsted acid)。在其他情况下，可采用强刘易斯酸。为了便于本文的描述，术语“酸”用来表示两种情形。在实施例中，采用催化剂或预催化剂的直接吸附。在这个情形中，催化剂被涂敷到亲水表面上，并且经由H键合或另一静电交互极强地保持。介电材料的后续涂敷导致孔中局部化的酸和介电前体，其中热或另一活化发起预期交联化学。在示范实施例中，富Si-OH表面与强刘易斯酸B(C6F5)3的反应导致Si-O-B(C6F5)3H+的形成。这个所产生刘易斯酸用来以比非催化过程相对要低的温度来催化含氢硅烷前体分子的交联。在一个实施例中，所采用的催化剂的大尺寸使到超覆区域中的扩散为最小。
在另一个实施例中，方式涉及催化剂或预催化剂经由硅烷化学品(例如氯、烷氧和氨硅烷或其他表面嫁接基，其可包括硅氧烷、氯化硅烷、烯烃、炔、胺、磷化氢、硫醇、膦酸或羧酸)的共价粘合。在这种情形中，催化剂或预催化剂共价链接到嫁接试剂。例如，基于鎓盐的众所周知的酸产生剂(例如光或热)能够附连到硅氧烷(例如[(MeO)3Si-CH2CH2CH2SR2][X]，其中R＝烷基或芳基，以及X＝弱配位阴离子，例如三氟甲磺酸、全氟丁基、H-B(C6F5)3、BF4等)。催化剂或预催化剂能够有选择地附连到感兴趣ILD或者有选择地使用热、干式蚀刻或湿式蚀刻过程从抗蚀剂中去除。在又一个实施例中，使用类似技术在光致抗蚀剂涂敷之前引入催化剂或预催化剂。在这种情形中，为了是有效的，嫁接材料必须不干扰光刻，并且必须耐受后续处理。
作为用于示范本文所述概念的示范媒介，图31示出按照本公开的实施例、层间介电(ILD)线路以及具有抗蚀剂线之一中形成的孔的抗蚀剂线的交替图案的角视图。参照图31，图案3100包括交替ILD线3102和抗蚀剂线3104。孔3106在抗蚀剂线3104之一中例如通过常规光刻来形成。如下面与图32A-32H关联描述，例如图案3100等的图案能够经过色调反转。
在示范过程流程中，图32A-32H示出按照本公开的实施例、涉及使用倒置交联采用电介质的图像色调反转的制作过程中的截面图。
图32A示出ILD材料3202中的沟槽3204的预先图案化之后的起始结构的截面图。沟槽3204的选择沟槽填充有化学放大光致抗蚀剂3206，而其他沟槽经处理以提供未填充沟槽(或者未填充沟槽部分，如图31所示)。例如，在一个实施例中，使用高分辨率光刻(例如远紫外(EUV)光刻)，沟槽3204内的所选孔经由常规正色调处理来暴露和去除。
虽然为了简洁起见而未示出，但是要理解，未填充沟槽(或者填充沟槽内形成的孔)可暴露区域3208中的底层特征(例如底层金属线)。此外，在实施例中，起始结构可按照栅格状图案来图案化，其中沟槽以恒定节距来间隔并且具有恒定宽度。例如，图案可通过节距二等分或者节距四等分方式来制作。一些沟槽可与底层通孔或下级金属化线关联。
图32B示出采用预催化剂层3210(其在一个实施例中是含自组装单层(SAM)的催化剂材料)对空沟槽或孔的处理之后的图32A的结构的截面图。在一个这种实施例中，如所示，预催化剂层3210在ILD 3202的暴露的部分上而不在抗蚀剂3206的暴露的部分或者例如在区域3208的任何暴露的金属上形成。在实施例中，通过将图32A的结构暴露于气相中的预催化剂形成分子或者溶剂中溶解的分子，来形成预催化剂层3210。在一个实施例中，预催化剂层是通过直接吸附所形成的催化剂或预催化剂层，如上所述。在另一个实施例中，预催化剂层3210是通过共价粘合所形成的催化剂或预催化剂层。
图32C示出采用介电材料3212对所产生装饰孔的填充之后的图32B的结构的截面图。要理解，介电材料3212具有填充沟槽或孔的部分3212A以及沟槽或孔上方的部分3212B。部分3212B在本文中称作超覆。在一个实施例中，介电材料3212是旋压介电材料。
在一个实施例中，介电材料3212从基于含氢硅烷前体分子的材料类来选取，其中催化剂调停Si-H键与交联剂(例如水、乙基烷氧化矽(TEOS)、六乙氧基三硅杂环己烷或类似多功能交联剂)的反应。在一个这种实施例中，介电材料3212包括三硅杂环己烷，其随后可通过O基共同交联。在其他实施例中，基于烷氧基硅烷的介电前体或倍半硅氧烷(SSQ)用于介电材料3212。
图32D示出介电材料3212的部分3212A的交联之后的图32C的结构的截面图。在实施例中，未填充沟槽或孔中的催化剂(例如预催化剂层3210)的局部化(或贴近)导致选择***联，以形成交联区域3214以及仅孔中的介电材料3212的部分3212A的设置。也就是说，在实施例中介电材料3212的部分3212B不是交联的。在实施例中，用来形成区域3214的交联通过热固化过程(即，通过加热)来实现。
在实施例中，介电材料3212包括三硅杂环己烷，以及用来形成区域3214的交联包括通过O基共同链接的三硅杂环己烷。参照图33A，示出三硅杂环己烷3300。参照图33B，两个交联(XL)三硅杂环己烷分子3300形成交联材料3320。图33C示出交联三硅杂环己烷结构3340的理想化表示。要理解，实际上，结构3340用来表示低聚物的复合混合，但是共同点是H帽三硅杂环己烷环。
图32E示出介电材料3212的超覆区域3212B的去除之后的图32D的结构的截面图。图32F示出抗蚀剂3206对交联区域3214有选择的去除之后的图32E的结构的截面图。在实施例中，如所示，抗蚀剂3206在与用来去除介电材料3212的超覆区域3212B的处理操作(例如第一湿式化学显影操作)不同的后续处理操作(例如第二湿式化学显影操作)中去除。但是，在另一个实施例中，抗蚀剂3206在用来去除介电材料3212的超覆区域3212B的相同处理操作(例如湿式化学显影操作)中去除。在实施例中，剩余交联区域3214经过附加固化过程(例如交联固化过程之后的附加加热)。在一个实施例中，在抗蚀剂3206和超覆区域3212B的去除之后执行附加固化。
图32G示出金属填充层3216的形成之后的图32F的结构的截面图。金属填充层3216可在图32F的开口沟槽(或孔)中以及在超覆区域中形成。金属填充层可以是单个材料层，或者可从若干层来形成，包括导电衬里层和填充层。任何适当沉积过程(例如电镀、化学气相沉积或物理气相沉积)可用来形成金属填充层3216。在实施例中，金属填充层3216由非限制性地例如Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、Cu、W、Ag、Au或者其合金等的导电材料来组成。
图32H示出形成金属特征3218(例如金属线或通孔)的金属填充层的平面化之后的图32G的结构的截面图。在实施例中，使用化学机械抛光过程来执行形成金属特征3218的金属填充层3216的平面化。示范所产生结构在图32H中示出，其中金属特征3218与ILD材料3202中的交联(介电)区域3214交替。
要理解，图32H的所产生结构随后可用作用于形成后续金属线/通孔和ILD层的基础。备选地，图32H的结构可表示集成电路中的最终金属互连层。此外要理解，上述示例没有包括附图中的蚀刻终止或金属覆盖层，其原本可能是图案化所需的。但是，为了清楚起见，这类层没有包含在附图中，因为它们不影响总体倒置填充概念。
又参照图32A-32H，这种图案化方案可实现为集成图案化方式，其涉及创建覆盖全部可能位置的规则结构，之后接着仅预期特征的选择性图案化。交联区域3214表示一种材料，其能够作为金属线末端之间的ILD保留在最终结构中(例如作为插塞)。
按照本公开的实施例，描述对角线掩模图案化。本文所述的一个或多个实施例针对用于覆盖改进的对角线硬掩模图案化，特别是在半导体集成电路的后道工艺(BEOL)特征的制作中。基于对角线硬掩模的图案化的应用可包括但无需局限于193nm浸没光刻、远紫外(EUV)光刻、互连制作、覆盖改进、覆盖预算、插塞图案化、通孔图案化中的实现。实施例可对BEOL结构的自对齐制作是特别有用的。
在实施例中，本文所述的方式涉及一种集成方案，其相对于现有方式容许增加的通孔和插塞覆盖余量。在一个这种实施例中，全部潜在通孔和插塞被预先图案化并且填充有抗蚀剂，以形成多个光桶。随后，在具体实施例中，EUV或193nm光刻用来选择用于实际最终通孔和插塞制作的通孔和插塞位置的某些位置。在实施例中，对角线线路图案化用来增加最近邻居距离，从而引起覆盖预算增加到二的平方根倍。更具体来说，本文所述的一个或多个实施例涉及使用已经蚀刻的沟槽预先形成每一个通孔和插塞的减法方法的使用。附加操作则用来选择要保留哪些通孔和插塞。使用光桶示出这类操作，但是也可使用更常规抗蚀剂暴露和ILD回填方式来执行选择过程。
在一个方面，可实现对角线硬掩模方式。作为示例，图34A-34X示出按照本公开的实施例、表示使用对角线硬掩模进行自对齐通孔和插塞图案化的方法中的各种操作的集成电路层的部分。在每个所述操作的每个图示中，示出截面图和/或平面图和/或角视图。这些视图将在本文中称作对应截面图、平面图和角视图。
图34A示出按照本公开的实施例、层间介电(ILD)层3402上形成的第一硬掩模材料层3404在沉积之后但在图案化之前的起始结构3400的截面图。参照图34A，图案化掩模3406具有沿其侧壁在第一硬掩模材料层3404上或上方所形成的隔离物3408。
图34B示出按照本公开的实施例、通过节距加倍对第一硬掩模层的图案化之后的图34A的结构的截面图。参照图34B，图案化掩模3406被去除，以及隔离物3408的所产生图案例如通过蚀刻过程来转移到第一硬掩模材料层3404，以形成第一图案化硬掩模3410。在一个这种实施例中，第一图案化硬掩模3410采用栅格图案来形成，如图34B所示。在实施例中，第一图案化硬掩模3410的栅格结构是紧密节距栅格结构。在这种具体实施例中，紧密节距不是直接经过常规光刻可取得的。例如，可首先形成基于常规光刻的图案(掩模3406)，但是节距可通过使用隔离物掩模图案化来二等分，如图34A和图34B所示。更进一步，虽然未示出，但是原始节距可通过第二轮隔离物掩模图案化来四等分。相应地，图34B的第一图案化硬掩模3410的栅格状图案可使硬掩模线以恒定节距来间隔并且具有恒定宽度。
图34C示出按照本公开的实施例、第二图案化硬掩模的形成之后的图34B的结构的截面图。参照图34C，第二图案化硬掩模3412与第一图案化硬掩模3410交错地形成。在一个这种实施例中，第二图案化硬掩模3412通过第二硬掩模材料层(例如具有与第一硬掩模材料层3404不同的组成)的沉积来形成。第二硬掩模材料层然后例如通过化学机械抛光(CMP)来平面化，以提供第二图案化硬掩模3412。
图34D示出按照本公开的实施例、硬掩模帽层(第三硬掩模层)的沉积之后的图34C的结构的截面图。参照图34D，硬掩模帽层3414在第一图案化硬掩模3410和第一图案化硬掩模3412上形成。在一个这种实施例中，硬掩模帽层3414的材料组成和蚀刻选择性与第一图案化硬掩模3410和第一图案化硬掩模3412相比是不同的。
图34E示出按照本公开的实施例、硬掩模帽层的图案化之后的图34D的结构的角视图。参照图34E，图案化硬掩模帽层3414在第一图案化硬掩模3410和第一图案化硬掩模3412上形成。在一个这种实施例中，图案化硬掩模帽层3414采用与第一图案化硬掩模3410和第一图案化硬掩模3412的栅格图案正交的栅格图案来形成，如图34E所示。在实施例中，通过图案化硬掩模帽层3414所形成的栅格结构是紧密节距栅格结构。在一个这种实施例中，紧密节距不是直接经过常规光刻可取得的。例如，可首先形成基于常规光刻的图案，但是节距可通过使用隔离物掩模图案化来二等分。更进一步，原始节距可通过第二轮隔离物掩模图案化来四等分。相应地，图34E的图案化硬掩模帽层3414的栅格状图案可使硬掩模线以恒定节距来间隔并且具有恒定宽度。要理解，本文中与形成和图案化硬掩模层(或硬掩模帽层，例如硬掩模帽层3414)有关的描述在实施例中涉及覆盖硬掩模或硬掩模帽层上方的掩模形成。掩模形成可涉及适合于光刻处理的一个或多个层的使用。在图案化一个或多个光刻层时，图案通过蚀刻过程来转移到硬掩模或硬掩模帽层，以提供图案化硬掩模或硬掩模帽层。
图34F示出按照本公开的实施例、第一图案化硬掩模的进一步图案化之后的图34E的结构的角视图和对应平面图。参照图34F，使用图案化硬掩模帽层3414作为掩模，第一图案化硬掩模3410进一步被图案化以形成第一图案化硬掩模3416。第二图案化硬掩模3412在这个过程中没有进一步被图案化。在实施例中，第一图案化硬掩模3410被图案化到足以暴露ILD层3402的区域的深度，如图34F所示。
图34G示出按照本公开的实施例、硬掩模帽层的去除和第四硬掩模层的形成之后的图34F的结构的平面图。参照图34G，硬掩模帽层(第三硬掩模层)3414例如通过湿式蚀刻过程、干式蚀刻过程或CMP过程被去除。第四硬掩模层3418在一个实施例中通过沉积和CMP过程在所产生结构上形成。在一个这种实施例中，第四硬掩模层3418通过与第二图案化硬掩模层3412和第一图案化硬掩模层3416的材料不同的材料层的沉积来形成。
图34H示出按照本公开的实施例、第一对角线硬掩模层的沉积和图案化之后的图34G的结构的平面图。参照图34H，第一对角线硬掩模层3420在图34G的第四硬掩模层3418、第二图案化硬掩模层3412和第一图案化硬掩模层3416布置上形成。在实施例中，第一对角线硬掩模层3420具有基本上或高度对称对角线(例如以相对于第二图案硬掩模层3412的栅格结构的45度)的图案，以覆盖第四硬掩模层3418的交替线路。在实施例中，第一对角线硬掩模层3420的对角线图案以最小关键尺寸(CD)(即没有使用节距二等分或节距四等分)来印制。要理解，单独线路可甚至比最小CD更大地印制，只要第四硬掩模层3418的相邻行的某个区域保持为被展现。无论如何，图34H的第一对角线硬掩模层3420的栅格状图案可使硬掩模线以恒定节距来间隔并且具有恒定宽度。要理解，本文中与形成和图案化对角线硬掩模层(例如第一对角线硬掩模层3420)有关的描述在实施例中涉及覆盖硬掩模层上方的掩模形成。掩模形成可涉及适合于光刻处理的一个或多个层的使用。在图案化一个或多个光刻层时，图案通过蚀刻过程来转移到硬掩模层，以提供对角线图案化硬掩模层。在具体实施例中，第一对角线硬掩模层是基于碳的硬掩模层。
图34I示出按照本公开的实施例、第四硬掩模层的所展现区域的去除之后的图34H的结构的平面图。参照图34I，使用第一对角线硬掩模层3420作为掩模，去除第四硬掩模层3418的所展现区域。在一个这种实施例中，第四硬掩模层3418的所展现区域通过各向同性蚀刻过程(例如湿式蚀刻过程或者非各向异性等离子体蚀刻过程)被去除，使得任何部分暴露导致第四硬掩模材料的部分展现块的完全去除。在一个实施例中，已经去除第四硬掩模层3418的区域展现ILD层3402的部分，如图34I所示。
图34J示出按照本公开的实施例、第一对角线硬掩模层的去除之后的图34I的结构的平面图。参照图34J，第一对角线硬掩模层3420被去除，以展现第一图案化硬掩模3416和第二图案化硬掩模层3412。还展现的是第四硬掩模层3418的部分，其通过第一对角线硬掩模层3420来保护以免受各向同性蚀刻。相应地，沿每个交替行或者向下沿图34J的所产生网格状图案的交替列，第四硬掩模层3418的区域与底层ILD层3402的所展现区域交替。也就是说，结果是ILD层3402区域和第四硬掩模层区域3418的棋盘图案。因此，在最近邻居距离3422(示为沿方向b的距离)中实现增加到二的平方根倍。在具体实施例中，第一对角线硬掩模层3420是基于碳的硬掩模材料，并且采用等离子体灰化过程被去除。
图34K示出按照本公开的实施例、第一多个光桶形成之后的图34J的结构的平面图。参照图34K，第一多个光桶3424在ILD层3402上方的开口中形成，使得没有ILD层3402的部分保持为被展现。这个阶段的光桶3424表示所产生金属化层中的全部可能通孔位置的第一半。
图34L示出按照本公开的实施例、光桶暴露和显影以形成所选通孔位置以及到底层ILD中的后续通孔开口蚀刻之后的图34K的结构的平面图和对应截面图(沿a-a’轴所截取)。参照图34L，选择光桶3424被暴露和去除，以提供所选通孔位置3426。通孔位置3426经过选择性蚀刻过程(例如选择性等离子体蚀刻过程)，以便将通孔开口延伸到底层ILD层3402中，从而形成图案化ILD层3402’。蚀刻对剩余未暴露光桶3424是选择性的，对第一图案化硬掩模层3416是选择性的，对第二图案化硬掩模层3412是选择性的，并且对第四硬掩模层3418是选择性的。
图34M示出按照本公开的实施例、剩余光桶的去除以及第五硬掩模材料的后续形成之后的图34L的结构的平面图和对应截面图(沿b-b’轴所截取)。参照图34M，第一多个光桶的剩余光桶例如通过选择性蚀刻或灰化过程被去除。所展现的全部开口(例如在光桶3424连同通孔位置3426的去除时形成的开口)然后填充有硬掩模材料3428，例如基于碳的硬掩模材料。
图34N示出按照本公开的实施例、第四硬掩模层的剩余区域的去除之后的图34M的结构的平面图和对应截面图(沿c-c’轴所截取)。参照图34N，第四硬掩模层3418的全部剩余区域例如通过选择性蚀刻或灰化过程被去除。在一个实施例中，已经去除剩余第四硬掩模层3418的区域展现图案化ILD层3402’的部分，如图34N所示。
图34O示出按照本公开的实施例、第二多个光桶形成之后的图34N的结构的平面图和对应截面图(沿d-d’轴所截取)。参照图34O，第二多个光桶3430在图案化ILD层3402’上方的开口中形成，使得没有图案化ILD层3402’的部分保持为被展现。这个阶段的光桶3430表示所产生金属化层中的全部可能通孔位置的第二半。
图34P示出按照本公开的实施例、光桶暴露和显影以形成所选通孔位置以及到底层ILD中的后续通孔开口蚀刻之后的图34O的结构的平面图和对应截面图(沿e-e’轴所截取)。参照图34P，选择光桶3430被暴露和去除，以提供所选通孔位置3432。通孔位置3432经过选择性蚀刻过程(例如选择性等离子体蚀刻过程)，以便将通孔开口延伸到底层图案化ILD层3402’中，从而形成另外的图案化ILD层2302”。蚀刻对剩余未暴露光桶3430是选择性的，对第一图案化硬掩模层3416是选择性的，对第二图案化硬掩模层3412是选择性的，并且对硬掩模材料3428是选择性的。
图34Q示出按照本公开的实施例、第五硬掩模材料的去除、沟槽蚀刻和后续牺牲层形成之后的图34P的结构的平面图和对应截面图(沿f-f’轴所截取)。参照图34Q，硬掩模材料层3428被去除，从而展现潜在通孔位置的全部原始第一和第二半。图案化ILD层3402”然后被图案化，以形成ILD层3402”’，其包括通孔开口3432和3426连同没有形成通孔开口的沟槽3436。沟槽3436最终将用于金属线制作，如以下所述。在沟槽蚀刻的完成时，全部开口(包括通孔开口3426和3432以及沟槽3436)填充有牺牲材料3434。在一个实施例中，硬掩模材料层3428是基于碳的硬掩模材料，并且采用等离子体灰化过程被去除。在一个实施例中，牺牲材料3434是可流动有机或无机材料，例如牺牲光吸收材料(SLAM)。牺牲材料3434被形成或平面化到第一图案化硬掩模3416和第二图案化硬掩模3412的水平，如图34Q所示。
图34R示出按照本公开的实施例、第二对角线硬掩模层的沉积和图案化之后的图34Q的结构的平面图。参照图34R，第二对角线硬掩模层3438在图34Q的牺牲材料3434、第二图案化硬掩模层3412和第一图案化硬掩模层3416布置上形成。在实施例中，第二对角线硬掩模层3438具有基本上或高度对称对角线(例如以相对于第二图案硬掩模层3412的栅格结构的45度)的图案，以覆盖第一图案化硬掩模层3416的交替线路。在实施例中，第二对角线硬掩模层3438的对角线图案以最小关键尺寸(CD)(即没有使用节距二等分或节距四等分)来印制。要理解，单独线路可甚至比最小CD更大地印制，只要第一图案化硬掩模层3416的相邻行的某个区域保持为被展现。无论如何，图34R的第二对角线硬掩模层3438的栅格状图案可使硬掩模线以恒定节距来间隔并且具有恒定宽度。要理解，本文中与形成和图案化对角线硬掩模层(例如第二对角线硬掩模层3438)有关的描述在实施例中涉及覆盖硬掩模层上方的掩模形成。掩模形成可涉及适合于光刻处理的一个或多个层的使用。在图案化一个或多个光刻层时，图案通过蚀刻过程来转移到硬掩模层，以提供对角线图案化硬掩模层。在具体实施例中，第二对角线硬掩模层3438是基于碳的硬掩模层。
图34S示出按照本公开的实施例、第一图案化硬掩模层的所展现区域的去除、第二对角线硬掩模层的去除之后以及第三多个光桶形成之后的图34R的结构的平面图和对应截面图(沿g-g’轴所截取)。参照图34S，使用第二对角线硬掩模层3438作为掩模，去除第一图案化硬掩模层3416的所展现区域。在一个这种实施例中，第一图案化硬掩模层3416的所展现区域通过各向同性蚀刻过程(例如湿式蚀刻过程或者非各向异性等离子体蚀刻过程)被去除，使得任何部分展现导致第一图案化硬掩模材料3416的部分展现块的完全去除。又参照图34S，第二对角线硬掩模层3438被去除，以展现牺牲材料3434和第二图案化硬掩模层3412。还展现的是第一图案化硬掩模层3416的部分，其通过第二对角线硬掩模层3438来保护以免受各向同性蚀刻。在具体实施例中，第二对角线硬掩模层3438是基于碳的硬掩模材料，并且采用等离子体灰化过程被去除。参照图34S，第三多个光桶3440在图案化ILD层3402”’上方的所产生开口中形成，使得没有图案化ILD层3402”’的部分保持为被展现。这个阶段的光桶3440表示所产生金属化层中的全部可能插塞位置的第一半。相应地，沿每个交替行或者向下沿图34S的所产生网格状图案的交替列，第一图案化硬掩模层3416的区域与光桶3440交替。也就是说，结果是光桶3440区域和第一图案化硬掩模层3416区域的棋盘图案。因此，在最近邻居距离3442(示为沿方向b的距离)中实现增加到二的平方根倍。
图34T示出按照本公开的实施例、插塞位置选择和沟槽蚀刻之后的图34S的结构的平面图和对应截面图(沿h-h’轴所截取)。参照图34T，来自图34S的光桶3440从将不会形成插塞的位置3442中去除。在插塞选择成被形成的位置中，保留光桶3440。在一个实施例中，为了形成将不会形成插塞的位置3442，光刻用来暴露对应光桶3440。暴露的光桶然后可通过显影剂被去除。图案化ILD层3402”’然后被图案化，以形成ILD层3402””，其包括在位置3442所形成的沟槽3444。沟槽3444最终将用于金属线制作，如以下所述。
图34U示出按照本公开的实施例、剩余第三光桶的去除和后续硬掩模形成之后的图34T的结构的平面图和对应截面图(沿i-i’轴所截取)。参照图34U，全部剩余光桶3440例如通过灰化过程被去除。在全部剩余光桶3440的去除时，全部开口(包括沟槽3444)填充有硬掩模材料层3446。在一个实施例中，硬掩模材料层3446是基于碳的硬掩模材料。
图34V示出按照本公开的实施例、第一图案化硬掩模去除和第四多个光桶形成之后的图34V的结构的平面图和对应截面图(沿j-j’轴所截取)。参照图34V，第一图案化硬掩模层3416被去除(例如通过选择性干式或湿式蚀刻过程)，以及第四多个光桶3448在图案化ILD层3402””上方的所产生开口中形成，使得没有图案化ILD层3402””的部分保持为被展现。这个阶段的光桶3448表示所产生金属化层中的全部可能插塞位置的第二半。
图34W示出按照本公开的实施例、插塞位置选择和沟槽蚀刻之后的图34V的结构的平面图和对应截面图(沿k-k’轴所截取)。参照图34W，来自图34V的光桶3448从将不会形成插塞的位置3450中去除。在插塞选择成被形成的位置中，保留光桶3448。在一个实施例中，为了形成将不会形成插塞的位置3450，光刻用来暴露对应光桶3448。暴露的光桶然后可通过显影剂被去除。图案化ILD层3402””然后被图案化，以形成ILD层3402””’，其包括在位置3450所形成的沟槽3452。沟槽3452最终将用于金属线制作，如以下所述。
图34X示出按照本公开的实施例、剩余第四光桶、硬掩模材料层和牺牲材料的去除以及后续金属填充之后的图34W的结构的平面图和对应第一截面图(沿l-l’轴所截取)和第二截面图(沿m-m’轴所截取)。参照图34X，去除剩余第四光桶3448、硬掩模材料层3446和牺牲材料3434。在一个这种实施例中，硬掩模材料层3446是基于碳的硬掩模材料，以及硬掩模材料层3446和剩余第四光桶3448均采用等离子体灰化过程被去除。在一个实施例中，牺牲材料3434在不同蚀刻过程中去除。参照图34X的平面图，金属化3454与第二图案化硬掩模层3412交错和共面地形成。参照沿图34X的平面图的l-l’轴所截取的第一截面图，金属化3454填充图案化层间介电层3402””’中形成的沟槽3452和3454(即，如对应于沿图34W的k-k’轴所截取的截面图)。参照沿图34X的平面图的m-m’轴所截取的第二截面图，金属化3454还填充图案化层间介电层3402””’中形成的沟槽3436和通孔开口3432和3426(即，如对应于沿图34Q的f-f’轴所截取的截面图)。因此，金属化3454用来形成用于金属化结构(例如BEOL金属化结构)的层间介电层中的多个导电线和导电通孔。
在实施例中，金属化3454通过金属填充和抛光回过程来形成。在一个这种实施例中，第二图案化硬掩模层3412的厚度在重新抛光过程期间减少。在这种具体实施例中，虽然厚度减少，但是第二图案化硬掩模3412的一部分被保留，如图34X所示。相应地，图案化层间介电层3402””’中形成的既不是导电线也不是导电通孔的金属特征3456保持为与第二图案化硬掩模层交错并且在图案化层间介电层3402””’上或上方(但不在其中)，又如图34X所示。在备选具体实施例(未示出)中，第二图案化硬掩模3412在抛光回期间完全被去除。相应地，既不是导电线也不是导电通孔的金属特征3456没有保留在最终结构中。在任一种情况下，图34X的所述结构随后可用作用于形成后续金属线/通孔和ILD层的基础。备选地，图34X的结构可表示集成电路中的最终金属互连层。
要理解，上述过程操作可按照备选序列来实施，而并非需要执行每一个操作，和/或可执行附加过程操作。又参照图34X，通过使用对角线硬掩模的金属化层制作可在这个阶段完成。按照相似方式所制作的下一层要求再一次发起整个过程。备选地，其他方式可在这个阶段用来提供附加互连层，例如常规双或单镶嵌方式。
在实施例中，如本描述通篇所使用，层间介电(ILD)材料包括介电或绝缘材料层或者由其组成。适当介电材料的示例包括但不限于硅的氧化物(例如二氧化硅(SiO2))、硅的掺杂氧化物、硅的氟化氧化物、硅的碳掺杂氧化物、本领域已知的各种低k介电材料及其组合。层间介电材料可通过常规技术(诸如例如化学气相沉积(CVD)、物理气相沉积(PVD))或者通过其他沉积方法来形成。
在实施例中，如又在本描述中通篇所使用，金属线或互连线材料(和通孔材料)由一个或多个金属或其他导电结构来组成。常见示例是铜线和结构的使用，其可以或者可以不包括铜与周围ILD材料之间的阻挡层。如本文所使用的术语“金属”包括合金、堆叠以及多个金属的其他组合。例如，金属互连线可包括阻挡层(例如包括Ta、TaN、Ti或TiN中的一个或多个的层)、不同金属或合金的堆叠等。因此，互连线可以是单个材料层，或者可从若干层来形成，包括导电衬里层和填充层。任何适当沉积过程(例如电镀、化学气相沉积或物理气相沉积)可用来形成互连线。在实施例中，互连线由非限制性地例如Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或者其合金等的导电材料来组成。互连线在本领域有时还称作迹线、导线、线路、金属或者简单地称作互连。
在实施例中，如又在本描述中通篇所使用，硬掩模材料由与层间介电材料不同的介电材料来组成。在一个实施例中，不同硬掩模材料可用于不同区域中，以便提供相互之间以及与底层介电和金属层不同的生长或蚀刻选择性。在一些实施例中，硬掩模层包括硅的氮化物(例如氮化硅)层或者硅的氧化物层或两者或者其组合。其他适当材料可包括基于碳的材料。在另一个实施例中，硬掩模材料包括金属种类。例如，硬掩模或另一上覆材料可包括钛的氮化物(例如氮化钛)或者另一种金属的层。潜在更少量的其他材料(例如氧)可包含在这些层的一个或多个中。备选地，可根据特定实现来使用本领域已知的其他硬掩模层。硬掩模层可通过CVD、PVD或者通过其他沉积方法来形成。
在实施例中，又如在本描述中通篇所使用，光刻操作使用193nm浸没光刻(i193)、EUV和/或EBDW光刻等执行。可使用正色调或负色调抗蚀剂。在一个实施例中，光刻掩模是三层掩模，其由地形掩蔽部分、抗反射涂敷(ARC)层和光致抗蚀剂层来组成。在这种具体实施例中，地形掩蔽部分是碳硬掩模(CHM)层，以及抗反射涂敷层是硅ARC层。
按照本文所述的实施例，描述用于光桶的光学和SEM计量。要理解，预先图案化硬掩模对限定光刻图案的使用能够使覆盖测量成为难题，因为对这种图案化的暴露的响应是数字(二进制)的，并且特征大小是量化的。因此，底层掩模图案的大小成为覆盖的最小可测量单位，其对有效过程控制是过大的。下面描述的方式不仅实现比底层预先图案化硬掩模大小要小许多的覆盖量度，而且还提供比覆盖移位放大许多倍的信号响应，从而实现极准确覆盖量度。
为了提供本文所述概念的结构框架，图35A-35D示出按照本公开的实施例、表示使用预先图案化硬掩模的图案化处理方案中的各种操作的截面图和对应俯视图。
参照图35A，第一预先图案化硬掩模3502和第二预先图案化硬掩模3504在底层3506上方形成。全部可能通孔或插塞位置作为预先图案化硬掩模3502和第二预先图案化硬掩模3504中的开口3508来暴露。
参照图35B，多个光致抗蚀剂层部分3510在图35A的开口3508中形成。
参照图35C，多个光致抗蚀剂层部分3510的选择部分3512通过光刻暴露3514来暴露。通过光刻暴露3514所暴露的多个光致抗蚀剂层部分3510的选择部分3512可表示最终将开口或选择的通孔或插塞。
但是，按照本公开的实施例，光刻暴露3514沿图35C的X方向具有覆盖误差。例如，截面图的左边的暴露的光致抗蚀剂层3512向右移位到光致抗蚀剂的一部分没有通过光刻暴露3514所暴露的程度。俯视图的全部暴露的光致抗蚀剂层3512向右移位到光致抗蚀剂的一部分没有通过光刻暴露3514所暴露的程度。此外，移位可足够充分以部分暴露相邻位置，如图35C所示。
参照图35D，对选择位置3512清除暴露的光致抗蚀剂，以提供开口3516。开口3516可用于后续通孔或插塞制作，这取决于半导体结构的特定层。
但是，在因覆盖误差而执行位置3512的不充分暴露的情况下，一些开口3516可能不幸地没有完全开口。一般来说，暴露3514必须提供临界数量的电子或光子，以完全清除多个光致抗蚀剂层部分3510的选择部分3512，以便提供开口3516。可容许某个覆盖误差，但是不可容许相当大的覆盖误差。另外，如下面更详细描述，甚至在全部开口3516完全开口的情况下，下一层的成功制作也可要求至少在某种程度上基于开口3516的覆盖测量。
本文所述的一个或多个实施例针对涉及层上的多节距栅格结构用来提取相对于底层的覆盖信息的方式。本文所述的实施例可被实现，以解决与通过使用光学计量工具来测量预先图案化硬掩模之上图案化的层(例如通孔或插塞)和底层预先图案化硬掩模层(例如光桶)之间的覆盖关联的问题。在实施例中，栅格以与底层预先图案化栅格不同但是与底层栅格之一平行的两个或更多节距来图案化。当前层与硬掩模图案的覆盖的移位引起随覆盖移动并且与覆盖误差成比例的光学信号。通过比较，光学覆盖通常涉及实际特征，因而提供类似响应。在这里，移动被量化为类似运动中的相反移动。也就是说，响应是数字的(例如数字化和放大运动)，因为它基于级。在一个实施例中，测量“条纹”图案。
下面描述的图36A-36E示范使用响应覆盖的变化的光桶对光学信号的生成。要理解，常规光学计量工具测量较大目标(例如20-30微米)。对于本文所述的实施例，结构从线路/空间的阵列来生成，其低于检查工具的分辨率极限，并且平衡光桶概念，以创建能够采用常规覆盖测量算法来检测/测量的移动边缘。计量工具所看到的最终图案因来自随覆盖而移动的亚分辨率图案的光的衍射和散射而显示可测量光学边缘。图36F示出供与图36A-36E关联使用的可能光学计量标记。
图36A示出按照本公开的实施例、当前层覆盖于底层预先图案化硬掩模网格上的覆盖情形的俯视图。
参照图36A，底层包括第一预先图案化硬掩模3602和第二预先图案化硬掩模3604。多个光致抗蚀剂层部分3610和多个开口3616(已经暴露和显影)处于第一预先图案化硬掩模3602和第二预先图案化硬掩模3604结构之间。当前层通过覆盖图像3650A来表示。覆盖图像3650A具有零的覆盖移位和P/4的节距增量。作为示范实施例，当前层的覆盖图像3650A的节距示为要大25％(在顶部半区域3652A中)以及要小25％(在底部半区域3654A中)。宽未暴露特征3656A和3658A包含在当前层中，如图36A所示。
图36B示出按照本公开的实施例、当前层相对底层预先图案化硬掩模网格具有四分之一节距的正覆盖的覆盖情形的俯视图。
参照图36A，底层包括第一预先图案化硬掩模3602和第二预先图案化硬掩模3604。多个光致抗蚀剂层部分3610和多个开口3616(已经暴露和显影)处于第一预先图案化硬掩模3602和第二预先图案化硬掩模3604结构之间。当前层通过覆盖图像3650B来表示。覆盖图像3650B具有P/4的正(+ve)覆盖移位。宽未暴露特征3656B和3658B包含在当前层中，其中具有如图36B所示的宽未暴露特征3656B和3658B的移动。
图36C示出按照本公开的实施例、当前层相对底层预先图案化硬掩模网格具有一半节距的正覆盖的覆盖情形的俯视图。
参照图36C，底层包括第一预先图案化硬掩模3602和第二预先图案化硬掩模3604。多个光致抗蚀剂层部分3610和多个开口3616(已经暴露和显影)处于第一预先图案化硬掩模3602和第二预先图案化硬掩模3604结构之间。当前层通过覆盖图像3650C来表示。覆盖图像3650C具有P/2的正(+ve)覆盖移位。宽未暴露特征3656C和3658C包含在当前层中，其具有如图36C所示的宽未暴露特征3656C和3658C的移动。
图36D示出按照本公开的实施例、当前层相对底层预先图案化硬掩模网格具有任意值Δ的正覆盖的覆盖情形的俯视图。
参照图36D，底层包括第一预先图案化硬掩模3602和第二预先图案化硬掩模3604。多个光致抗蚀剂层部分3610和多个开口3616(已经暴露和显影)处于第一预先图案化硬掩模3602和第二预先图案化硬掩模3604结构之间。当前层通过覆盖图像3650D来表示。覆盖图像3650D具有零的覆盖移位和P+Δ的节距增量。宽未暴露特征3656D和3658D包含在当前层中，如图36D所示。
图36E示出按照本公开的实施例、当前层相对底层预先图案化硬掩模网格具有任意值Δ的正覆盖的覆盖情形的俯视图，其中通过改变s抗蚀剂灵敏度和/或所绘制特征大小使可测量Δ如所需一样小。
参照图36E，底层包括第一预先图案化硬掩模3602和第二预先图案化硬掩模3604。多个光致抗蚀剂层部分3610和多个开口3616(已经暴露和显影)处于第一预先图案化硬掩模3602和第二预先图案化硬掩模3604结构之间。当前层通过覆盖图像3650E来表示。覆盖图像3650E具有+Δ的覆盖移位和P+Δ的节距增量。宽未暴露特征3656E和3658E包含在当前层中，其中具有如图36E所示的宽未暴露特征3656E和3658E的移动。在实施例中，对于Δ的小覆盖移位，所测量信号被放大到P的数量级，以及Δ能够如所需一样小。
图36F示出按照本公开的实施例、适合于以上与图36A-36E关联描述的方式的示范度量结构。参照图36F，计量结构3697包括层1特征3698(例如底层)和层2特征3699(例如当前层)。在一个实施例中，特征的每个的宽度为大约20-30微米，如图36F所示。这种结构可包含在例如划封线(scribe line)中或***(drop-in)单元中的管芯上。在实施例中，完成管芯可包括具有通过窄特征的集合中的通孔或插塞的阵列所形成的宽特征的拍频的区域。在任何方向的两个不同拍频的存在可暗示上述技术对测量覆盖的使用。上述方式可实现使用该技术的每一个通孔或插塞图案化层的光桶中的覆盖的准确测量。实施例可增强未来数代技术的精度，同时使用当前技术覆盖测量工具。
本文所述的一个或多个实施例针对涉及使用关键尺寸扫描电子显微(CDSEM)技术来测量预先图案化硬掩模(例如光桶)上的覆盖的方式。本文所述的实施例可被实现，以解决与通过使用扫描电子显微(例如CDSEM)来测量预先图案化硬掩模层(例如光桶层)之上图案化的通孔和/或插塞层和底层预先图案化硬掩模层之间的覆盖关联的问题。在实施例中，通孔或插塞位置以与底层预先图案化硬掩模节距略微不同的节距来图案化。由于覆盖失配，清除的光桶的位置取决于覆盖失配量。
图37A示出按照本公开的实施例、当前层覆盖于底层预先图案化硬掩模上的覆盖情形的俯视图。
参照图37A，底层包括第一预先图案化硬掩模3702和第二预先图案化硬掩模3704。多个光致抗蚀剂层部分3710和多个开口3716(已经暴露和显影)处于第一预先图案化硬掩模3702和第二预先图案化硬掩模3704结构之间。当前层通过覆盖图像3750A来表示。覆盖图像3750A具有沿X的零的覆盖移位以及沿Y的零的覆盖移位。作为示范实施例，当前层的覆盖图像3750A的节距相对于底层要大25％，即，以节距+Δ来图案化，其中Δ＝P/4。区域3760A以零覆盖移位(PB0,0)突出显示“光桶簇”的位置。
图37B示出按照本公开的实施例、当前层在X方向相对底层预先图案化硬掩模网格具有四分之一节距的正覆盖移位的覆盖情形的俯视图。
参照图37B，底层包括第一预先图案化硬掩模3702和第二预先图案化硬掩模3704。多个光致抗蚀剂层部分3710和多个开口3716(已经暴露和显影)处于第一预先图案化硬掩模3702和第二预先图案化硬掩模3704结构之间。当前层通过覆盖图像3750B来表示。覆盖图像3750B具有沿X的PX/4的覆盖移位以及沿Y的零的覆盖移位。作为示范实施例，当前层的覆盖图像3750B的节距相对于底层要大25％，即，以节距+Δ来图案化，其中Δ＝P/4。区域3760B相对PB0,0突出显示光桶簇的X＝-2PX和Y＝0的位置。区域3760B和对应开口/闭合垂直列左移等于节距的两倍的量。要理解，由于暴露的光桶密度与区域中的其他列是不同的事实，开口/闭合列将具有与其他列不同的对比度。
图37C示出按照本公开的实施例、当前层在X方向相对底层预先图案化硬掩模网格具有四分之一节距的负覆盖的覆盖情形的俯视图。
参照图37C，底层包括第一预先图案化硬掩模3702和第二预先图案化硬掩模3704。多个光致抗蚀剂层部分3710和多个开口3716(已经暴露和显影)处于第一预先图案化硬掩模3702和第二预先图案化硬掩模3704结构之间。当前层通过覆盖图像3750C来表示。覆盖图像3750C具有沿X的-PX/4的覆盖移位以及沿Y的零的覆盖移位。作为示范实施例，当前层的覆盖图像3750C的节距相对于底层要大25％，即，以节距+Δ来图案化，其中Δ＝P/4。区域3760C相对PB0,0突出显示光桶簇的X＝+2PX和Y＝0的位置。区域3760C和对应开口/闭合垂直列右移等于节距的两倍的量。
图37D示出按照本公开的实施例、当前层在Y方向相对底层预先图案化硬掩模网格具有四分之一节距的正覆盖的覆盖情形的俯视图。
参照图37D，底层包括第一预先图案化硬掩模3702和第二预先图案化硬掩模3704。多个光致抗蚀剂层部分3710和多个开口3716(已经暴露和显影)处于第一预先图案化硬掩模3702和第二预先图案化硬掩模3704结构之间。当前层通过覆盖图像3750D来表示。覆盖图像3750D具有沿X的零的覆盖移位以及沿Y的PY/4的覆盖移位。作为示范实施例，当前层的覆盖图像3750D的节距相对于底层要大25％，即，以节距+Δ来图案化，其中Δ＝P/4。区域3760D相对PB0,0突出显示光桶簇的X＝0和Y＝-2PY的位置。区域3760D和对应开口/闭合水平行下移等于节距的两倍的量。
图37E示出按照本公开的实施例、当前层在X方向相对底层预先图案化硬掩模网格具有四分之一节距的正覆盖并且在Y方向相对底层预先图案化硬掩模网格具有四分之一节距的正覆盖的覆盖情形的俯视图。
参照图37E，底层包括第一预先图案化硬掩模3702和第二预先图案化硬掩模3704。多个光致抗蚀剂层部分3710和多个开口3716(已经暴露和显影)处于第一预先图案化硬掩模3702和第二预先图案化硬掩模3704结构之间。当前层通过覆盖图像3750E来表示。覆盖图像3750E具有沿X的PX/4的覆盖移位以及沿Y的PY/4的覆盖移位。作为示范实施例，当前层的覆盖图像3750E的节距相对于底层要大25％，即，以节距+Δ来图案化，其中Δ＝P/4。区域3760E相对PB0,0突出显示光桶簇的X＝-2PX和Y＝-2PY的位置。区域3760E和对应开口/闭合水平行下移等于节距的两倍的量。另外，区域3760E和对应开口/闭合垂直列左移等于节距的两倍的量。
又参照图37A-37E，要理解，半导体芯片的截面分析可展现对齐标记，其包括如指示本文所述一个或多个实施例的应用的多个网格化通孔和插塞之中的通孔和/或插塞的垂直和水平阵列。这类结构可包含在例如划封线中或***单元中的管芯上。这种方式的应用可实现预计与CDSEM计量配合使用的每一个通孔和/或插塞图案化层的光桶中的覆盖的准确测量。还要理解，常规覆盖技术不可与这种样式的图案化配合工作。
按照本公开的实施例，描述光刻(例如远紫外光刻(EUV))的高分辨率相移掩模(PSM)制作的新结构。这类PSM掩模可用于一般(直接)光刻或互补光刻。
光刻常用于制造过程中以形成光致抗蚀剂层中的图案。在光刻过程中，光致抗蚀剂层沉积在将要被蚀刻的底层之上。通常，底层是半导体层，但可以是任何类型的硬掩模或介电材料。光致抗蚀剂层然后经过光掩模或十字线有选择地暴露于辐射。光致抗蚀剂然后被显影，以及在“正性”光致抗蚀剂的情况下，暴露于辐射的光致抗蚀剂的那些部分被去除。
用来图案化晶圆的光掩模或十字线放置在光刻暴露工具(通常称作“分档器(stepper)”或“扫描仪”)内。在分档器或扫描仪机器中，光掩模或十字线放置在辐射源与晶圆之间。光掩模或十字线通常从放置在石英衬底上的图案化铬(吸收层)来形成。辐射基本上未衰减地经过不存在铬的位置中的光掩模或十字线的石英段。相比之下，辐射没有经过掩模的铬部分。因为入射到掩模的辐射完全经过石英段或者完全被铬段所阻挡，所以这种类型的掩模称作二元掩模。在辐射有选择地经过掩模之后，掩模上的图案通过经过一系列透镜将掩模的图像投影到光致抗蚀剂中来转移到光致抗蚀剂中。
随着光掩模或十字线上的特征越来越共同靠近，当掩模上的特征的大小与光源的波长相当时，衍射效应开始生效。衍射使投影到光致抗蚀剂上的图像模糊，从而引起不良分辨率。
一种防止衍射图案干扰光致抗蚀剂的预期图案化的现有技术方法是采用称作移位器的透明层来覆盖光掩模或十字线中的所选开口。移位器移位与另一个相邻集合异相的暴露射线的集合之一，这使来自衍射的干涉图案无效。这个方式称作相移掩模(PSM)方式。然而，降低缺陷并且增加掩模生产中的吞吐量的备选掩模制作方案是光刻过程发展的重要焦点领域。
本公开的一个或多个实施例针对制作光刻掩模的方法和所产生光刻掩模。为了提供上下文，满足半导体工业所提出的积极装置缩放目标的要求依靠(harbor on)光刻掩模以高保真度来图案化较小特征的能力。但是，图案化越来越小特征的方式提出掩模制作的极大难题。在这方面，当今广泛使用中的光刻掩模依靠相移掩模(PSM)技术来图案化特征的概念。但是，在创建越来越小图案的同时降低缺陷仍然是掩模制作中的最大障碍之一。相移掩模的使用可具有若干缺点。首先，相移掩模的设计是要求大量资源的比较复杂过程。其次，由于相移掩模的性质，难以检查缺陷是否存在于相移掩模中。相移掩模中的这类缺陷产生于用来生产掩模本身的当前集成方案。常规相移掩模采用麻烦并且有点易出现缺陷方式来图案化厚光吸收材料，并且然后将图案转移到辅助相移的次级层。更麻烦的是，吸收层两次经过等离子体蚀刻，并且因此等离子体蚀刻的不需要效果(例如加载效果、反应离子蚀刻滞后、充电和再现效果)导致掩模生产中的缺陷。
材料中的创新以及制作无缺陷光刻掩模的新集成技术仍然是实现装置缩放的优先考虑事项。相应地，为了利用相移掩模技术的全部有益效果，可需要一种新集成方案，其采用(i)以高保真度来图案化移位层，以及(ii)仅一次并且在制作的最终阶段来图案化吸收剂。另外，这种制作方案还可提供其他优点，例如材料选择中的灵活性、制作期间的降低衬底损坏以及掩模制作中的增加吞吐量。
图38示出按照本公开的实施例的光刻掩模结构3801的截面图。光刻掩模3801包括管芯中区域3810、框架区域3820和管芯-框架界面区域3830。管芯-框架界面区域3830包括管芯中区域3810和框架区域3820的相邻部分。管芯中区域3810包括图案化移位层3806，其直接设置在衬底3800上，其中图案化移位层具有带有侧壁的特征。框架区域3820包围管芯中区域3810，并且包括图案化吸收层3802，其直接设置在衬底3800上。
设置在衬底3800上的管芯-框架界面区域3830包括双层堆叠3840。双层堆叠3840包括上层3804，其设置在下图案化移位层3806上。双层堆叠3840的上层3804由与框架区域3820的图案化吸收层3802相同的材料来组成。
在实施例中，图案化移位层3806的特征的最上表面3808具有与管芯-框架界面区域的特征的最上表面3812不同的并且与框架区域中的特征的最上表面3814不同的高度。此外，在实施例中，管芯-框架界面区域的特征的最上表面3812的高度与框架区域的特征的最上表面3814的高度是不同的。相移层3806的典型厚度的范围为40-100nm，而吸收层的典型厚度的范围为30-100nm。在实施例中，框架区域3820中的吸收层3802的厚度为50nm，设置在管芯-框架界面区域3830中的移位层3806上的吸收层3804的组合厚度为120nm，以及框架区域中的吸收层的厚度为70nm。在实施例中，衬底3800为石英，图案化移位层包括非限制性地例如硅化钼、氧氮化钼硅、氮化钼硅、氧氮化硅或氮化硅等的材料，以及吸收剂材料为铬。
按照本公开的实施例，描述互补电子束光刻。本文所述的一个或多个实施例针对涉及或适合于互补电子束光刻(CEBL)的光刻方式和加工，包括实现这类方式和加工时的半导体处理考虑因素。
互补光刻利用并进工作的两种光刻技术的力量在大批量制造(HVM)中以20nm半节距及以下来降低逻辑装置中的图案化关键层的成本。实现互补光刻的最节省成本方式是将光学光刻与电子束光刻(EBL)相结合。将集成电路(IC)设计转移到晶圆的过程需要下列项：按照预定义节距来印制单向线路(严格单向或主要单向)的光学光刻、增加线路密度的节距分割技术以及“切割”线路的EBL。EBL还用来图案化其他关键层，特别是接触部和通孔。光学光刻能够单独用来图案化其他层。当用来补充光学光刻时，EBL称作CEBL或互补EBL。CEBL针对切割线路和孔。通过不尝试图案化全部层，CEBL在以高级(更小)技术节点(例如10nm或更小，例如7nm或5nm技术节点)来满足工业图案化需要中起互补但至关重要的作用。CEBL还扩展当前光学光刻技术、工具和基础设施的使用。
本文所公开的实施例可用来制造大量不同类型的集成电路和/或微电子装置。这类集成电路的示例包括但不限于处理器、芯片组组件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可制造半导体存储器。此外，集成电路或其他微电子装置可用于本领域已知的大量电子装置中。例如在计算机***(例如桌上型、膝上型、服务器)、蜂窝电话、个人电子器件等中。集成电路可与总线以及***中的其他组件耦合。例如，处理器可通过一个或多个总线来耦合到存储器、芯片组等。处理器、存储器和芯片组的每个潜在地可使用本文所公开方式来制造。
如上所述，电子束(ebeam)光刻可被实现，以补充标准光刻技术，以便取得集成电路制作的特征的预期缩放。电子束光刻工具可用来执行电子束光刻。在示范实施例中，图39是电子束光刻设备的电子束柱的截面示意表示。
参照图39，电子束柱3900包括用于提供电子束3904的电子源3902。电子束3904经过限制孔径3906并且随后经过高纵横比照射光学器件3908。出局束3910然后经过缝隙3912，并且可通过薄透镜3914(例如，其可以是磁性的)来控制。最终，束3904经过整形孔径3916(其可以是一维(1-D)整形孔径)，并且然后经过消隐器孔径阵列(BAA)3918。BAA 3918包括其中的多个物理孔径，例如在硅的薄片中形成的开口。情况可以是，只有BAA 3918的一部分在给定时间暴露于电子束。作为替代或者相结合，只有经过BAA 3918的电子束3904的一部分3920被允许经过最终孔径3922(例如光束部分3921示为被阻断)以及可能的台架反馈偏转器(stage feedbackdeflector)3924。
又参照图39，所产生电子束3926最终作为光点3928来照射到晶圆(例如IC制造中使用的硅晶圆)的表面。具体来说，所产生电子束可照射晶圆上的光致抗蚀剂层，但是实施例并不局限于此。台架扫描3932沿图39所示箭头3934的方向相对于光束3926来移动晶圆3930。要理解，电子束工具完全可包括图39所示类型的大量主体3900。另外，电子束工具可具有关联基本计算机，以及每个柱体还可具有对应柱体计算机。
在实施例中，当下面提到消隐器孔径阵列(BAA)中的开口或孔径时，BAA的开口或孔径的全部或一些能够在晶圆/管芯沿晶圆行程或扫描方向在下面移动时切换成打开或“闭合”(例如通过光束偏转)。在一个实施例中，关于每个开口是将电子束传递到样本还是将光束偏转到例如法拉第杯或消隐孔径中，能够单独控制BAA。包括这种BAA的电子束柱或设备可构建成将总体光束覆盖只偏转到BAA的一部分，并且然后BAA中的单独开口电配置成传递(“通”)或者不传递(“断”)电子束。例如，未偏转电子传递到晶圆并且暴露抗蚀剂层，而偏转电子在法拉第杯或消隐孔径中被捕获。要理解，提到“开口”或“开口高度”表示接收晶圆上所照射的光点大小，而不是表示BAA中的物理开口，因为物理开口比从BAA最终生成的光点大小(例如纳米标度)要大许多(例如微米标度)。因此，当本文中描述为BAA中的开口柱或BAA的节距说成是“对应”于金属线的节距时，这种描述实际表示如从BAA所生成的照射光点的节距与所切割线路的节距之间的关系。作为下面提供的示例，从BAA4310所生成的光点具有与线路4300的节距相同的节距(当共同考虑BAA开口的两列时)。同时，仅从BAA4310的交错阵列的一列所生成的光点具有线路4300的节距的两倍的节距。
在实施例中，交错光束孔径阵列被实现，以解决电子束机器的吞吐量，同时还实现最小导线节距。没有交错，边缘放置误差(EPE)的考虑因素意味着作为导线宽度的两倍的最小节距不能被切割，因为不存在单个堆叠中垂直堆叠的可能性。例如，图40示出相对于线路4002的BAA的孔径4000，所述线路4002将要切割或者在孔径4000下沿箭头4004的方向扫描线路的同时使通孔放置在目标位置中。参照图40，对于将要切割的给定线路4002或者将要放置的通孔，切割器开口(孔径)的EPE4006产生作为线路的节距的BAA网格中的矩形开口。
图41示出分别相对于两个线路4104和4106的BAA的两个非交错孔径4100和4102，所述两个线路4104和4106将要切割或者在孔径4100和4102下沿箭头4108的方向扫描线路的同时使通孔放置在目标位置中。参照图41，当图40的矩形开口4000被放置在具有其他这类矩形开口(例如，这时作为4100和4102)的垂直单列中时，待切割线路的容许节距通过2xEPE4110加上BAA开口4100和4102之间的距离要求4112加上一个导线4104或4106的宽度来限制。所产生间距4114通过图41的最右边的箭头所示。这种线性阵列可将布线的节距严重地限制为比导线的宽度的3-4x要大许多，这可能是不可接受的。另一个可能不可接受的备选方案是采用略微偏移导线位置来切割更紧密节距导线两(或更多)遍；这个方式可严重限制电子束机器的吞吐量。
与图41形成对照，图42示出按照本公开的实施例、相对于多个线路4208的BAA4200的交错孔径4206的两列4202和4204，所述多个线路将要切割或者在孔径4206下沿方向4210扫描线路4208的同时使通孔放置在目标位置中，其具有通过箭头所示的扫描方向。参照图41，交错BAA4200包括如所示在空间上交错的两个线性阵列4202和4204。两个交错阵列4202和4204切割(或者将通孔放置在)交替线路4208。线路4208在一个实施例中以导线宽度的两倍来放置在紧密网格上。如本公开通篇所使用，术语“交错阵列”能够表示开口4206的交错，其在一个方向(例如垂直方向)交错，并且当看作沿正交方向(例如水平方向)扫描时没有重叠或者具有某个重叠。在后一种情况下，有效重叠提供未对齐的容差。
要理解，虽然交错阵列在本文中为了简洁起见而示为两个垂直列，但是单“列”的开口或孔径在垂直方向无需是成列的。例如，在实施例中，只要第一阵列共同具有在垂直方向的节距，并且在扫描方向与第一阵列交错的第二阵列共同具有在垂直方向的节距，则取得交错阵列。因此，本文中提到或叙述垂直列实际能够由一个或多个列来组成，除非指定为开口或孔径的单列。在一个实施例中，在开口的“列”不是开口的单列的情况下，“列”内的任何偏移能够采用选通定时来补偿。在实施例中，关键点在于，BAA的交错阵列的开口或孔径在于在第一方向的特定节距，但是在第二方向偏移，以允许它们在没有在第一方向的切口或通孔之间的任何间隙的情况下放置切口或通孔。
因此，一个或多个实施例针对交错光束孔径阵列，其中与成行(inline)布置(其不能适应EPE技术需要)相反，开口被交错以允许满足EPE切口和/或通孔要求。相比之下，没有交错，边缘放置误差(EPE)的问题意味着作为导线宽度的两倍的最小节距不能被切割，因为不存在单个堆叠中垂直堆叠的可能性。与之相反，在实施例中，交错BAA的使用实现比每个导线位置单独电子束写入要快远超过4000倍。此外，交错阵列允许导线节距为导线宽度的两倍。在具体实施例中，阵列具有两列之上的4096个交错开口，使得能够进行切口和通孔位置的每个的EPE。要理解，如本文所考虑的交错阵列可包括交错开口的两列或更多列。
在实施例中，交错阵列的使用留下用于包含BAA的孔径(其包含用于将电子束传递或引导到晶圆或者引导到法拉第杯或消隐孔径的一个或两个电极)周围的金属的空间。也就是说，每个开口可由电极单独控制，以传递或偏转电子束。在一个实施例中，BAA具有4096个开口，以及电子束设备覆盖4096个开口的整个阵列，其中电控制每个开口。吞吐量改进通过如粗黑箭头所示扫描开口下的晶圆来实现。
在具体实施例中，交错BAA具有两行交错BAA开口。这种阵列准许紧密节距导线，其中导线节距能够是导线宽度的2x。此外，全部导线能够在单遍中切割(或者能够在单遍中制作通孔)，由此实现电子束机器上的吞吐量。图21A示出按照本公开的实施例、相对于使切口(水平线路中的断点)或通孔(填充框)使用交错BAA来图案化的多个线路(右)的BAA的交错孔径(左)的两列，其具有通过箭头所示的扫描方向。
参照图43A，产生于单个交错阵列的线路可如所示，其中线路具有单节距，其中切口和通孔被图案化。具体来说，图43A示出多个线路4300或开口线路位置4302，其中没有线路存在。通孔4304和切口4306可沿线路4300形成。线路4300相对于具有扫描方向4312的BAA4310示出。因此，图43A可被看作是由单个交错阵列所产生的典型图案。虚线示出切口在图案化线路中出现的位置(包括去除完全线路或线路部分的总切口)。通孔位置4304图案化通孔，其落在导线4300之上。
要理解，除了与图39关联描述的之外，包括如上所述的交错光束孔径阵列(交错BAA)的电子束柱还可包括其他特征。例如，在实施例中，样本台架能够被旋转90度，以适应交替金属化层，其可相互正交地印制(例如在X与Y扫描方向之间旋转)。在另一个实施例中，电子束工具能够在台架上装载晶圆之前将晶圆旋转90度。
图43B示出按照本公开的实施例、基于图43A所示类型的金属线布局的集成电路中的金属化层4352的堆叠4350的截面图。参照图43B，在示范实施例中，互连堆叠4350的金属截面从下八个匹配金属层4354、4356、4358、4360、4362、4364、4366和4368的单个BAA阵列来得出。要理解，更厚/更宽的上金属线4370和4372不是采用单个BAA来制作。通孔位置4374示为连接下八个匹配金属层4354、4356、4358、4360、4362、4364、4366和4368。
总体上，在实施例中，如本文所述的互补光刻涉及首先通过现有技术光刻(例如193nm浸没光刻(193i))来制作网格化布局。节距分割可被实现，以便将栅格化的布局中的线路密度增加到n倍。采用193i光刻加上n倍节距分割的栅格化的布局形成能够指定为193i+P/n节距分割。节距划分网格化布局的图案化然后可使用电子束直写(EBDW)“切口”来图案化。在一个这种实施例中，193nm浸没缩放能够采用成本有效节距分割对许多代扩展。在一个实施例中，互补EBL用来中断栅格连续性并且图案化通孔。在另一个实施例中，互补EUV用来中断栅格连续性并且图案化通孔。
图44示出按照本公开的一个实现的计算装置4400。计算装置4400容纳板4402。板4402可包括多个组件，其包括但不限于处理器4404和至少一个通信芯片4406。处理器4404物理和电耦合到板4402。在一些实现中，至少一个通信芯片4406也物理和电耦合到板4402。在另外实现中，通信芯片4406是处理器4404的组成部分。
取决于其应用，计算装置4400可包括其他组件，其可以或者可以不在物理和电学上耦合到板4402。这些其他组件包括但不限于易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位***(GPS)装置、罗盘、加速计、陀螺仪、扬声器、照相机和大容量存储装置(例如硬盘驱动、致密盘(CD)、数字多功能光盘(DVD)等)。
通信芯片4406实现用于向和从计算装置4400传递数据的无线通信。术语“无线”及其派生可用来描述可通过经由非固态介质使用调制电磁辐射来传递数据的电路、装置、***、方法、技术、通信信道等。该术语并不是暗示关联装置不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片4406可实现多个无线标准或协议的任一个，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、EDCT、蓝牙及其派生以及表示为3G、4G、5G和以上的任何其他无线协议。计算装置4400可包括多个通信芯片4406。例如，第一通信芯片4406可专用于短程无线通信、例如Wi-Fi和蓝牙，以及第二通信芯片4406可专用于长程无线通信、例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算装置4400的处理器4404包括封装在处理器4404中的集成电路管芯。在本公开的实施例的一些实现中，处理器的集成电路管芯包括一个或多个装置，例如按照本公开的实现所构建的MOS-FET晶体管。术语“处理器”可表示处理来自寄存器和/或存储器的电子数据以将那个电子数据变换为可存储在寄存器和/或存储器中的其他电子数据的任何装置或者装置的一部分。
通信芯片4406还包括封装在通信芯片4406中的集成电路管芯。按照本公开的另一个实现，通信芯片的集成电路管芯按照本公开的实现来构建。
在另外的实现中，计算装置4400内容纳的另一个组件可包含集成电路管芯，其按照本公开的实施例的实现所构建。
在各个实施例中，计算装置4400可以是膝上型、上网本、笔记本、超级本、智能电话、平板、个人数字助理(PDA)、超移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携音乐播放器或者数字录像机。在其他实现中，计算装置4400可以是处理数据的任何其他电子装置。
图45示出***物4500，其包括本公开的一个或多个实施例。***物4500是用来将第一衬底4502桥接到第二衬底4504的中间衬底。第一衬底4502可以是例如集成电路管芯。第二衬底4504可以是例如存储器模块、计算机主板或者另一个集成电路管芯。一般来说，***物4500的用途是将连接扩展到更宽节距或者将连接重新布线到不同连接。例如，***物4500可将集成电路管芯耦合到球栅阵列(BGA)506，其随后能够耦合到第二衬底4504。在一些实施例中，第一和第二衬底4502/4504附连到***物4500的相对侧。在其他实施例中，第一和第二衬底4502/4504附连到***物4500的同一侧。以及在另外的实施例中，三个或更多衬底通过***物4500来互连。
***物4500可由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或聚合物材料(例如聚酰亚胺)来形成。在另外的实现中，***物可由交替刚性或柔性材料来形成，所述材料可包括以上所述供半导体衬底中使用的相同材料，例如硅、锗和其他III-V族和IV族材料。
***物可包括金属互连4508和通孔4510，包括但不限于透硅通孔(TSV)4512。***物4500还可包括嵌入式装置4514，包括无源和有源装置两者。这类装置包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)装置。更复杂装置(例如射频(RF)装置、功率放大器、电源管理装置、天线、阵列、传感器和MEMS装置)也可在***物4500上形成。按照本公开的实施例，本文所述的设备或过程可用于***物4500的制作中。
因此，本公开的实施例包括亚10nm节距图案化和自组装装置。
示例实施例1：集成电路结构包括从半导体衬底的表面突出的多个半导体主体，多个半导体主体具有通过部分主体部分所中断的栅格图案。沟槽隔离层处于多个半导体主体之间，并且与多个半导体主体的下部相邻，但是没有与多个半导体主体的上部相邻，其中所述沟槽隔离层处于部分主体部分之上。一个或多个栅电极堆叠处于多个半导体主体的上部的顶面上并且与其侧壁横向相邻，并且处于沟槽隔离层的部分上。后道工艺(BEOL)金属化层处于一个或多个栅电极堆叠上方，BEOL金属化层包括沿相同方向的多个交替第一和第二导电线类型，其中第一导电线类型的总组成与第二导电线类型的总组成是不同的。
示例实施例2：示例实施例1的集成电路结构，其中第一导电线类型的线路间隔开某个节距，并且其中第二导电线类型的线路间隔开该节距。
示例实施例3：示例实施例1或2的集成电路结构，其中多个交替第一和第二导电线类型处于层间介电(ILD)层中。
示例实施例4：示例实施例1或2的集成电路结构，其中多个交替第一和第二导电线类型的线路通过空气隙来分隔。
示例实施例5：示例实施例1、2、3或4的集成电路结构，其中第一导电线类型的总组成基本上包括铜，并且其中第二导电线类型的总组成基本上包括从由Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、Cu、W、Ag、Au及其合金所组成的组中选取的材料。
示例实施例6：示例实施例1、2、3、4或5的集成电路结构，其中多个交替第一和第二导电线类型的线路各自包括沿线路的底部和侧壁的阻挡层。
示例实施例7：示例实施例1、2、3、4或5的集成电路结构，其中多个交替第一和第二导电线类型的线路各自包括沿线路的底部但是不沿线路的侧壁的阻挡层。
示例实施例8：示例实施例1、2、3、4、5、6或7的集成电路结构，其中多个交替第一和第二导电线类型的线路的一个或多个线路连接到底层通孔，底层通孔连接到底层金属化层，底层金属化层处于一个或多个栅电极堆叠与BEOL金属化层之间，并且其中多个交替第一和第二导电线类型的线路的一个或多个线路通过介电插塞来中断。
示例实施例9：示例实施例1、2、3、4、5、6、7或8的集成电路结构，其中栅格图案具有恒定节距。
示例实施例10：示例实施例1、2、3、4、5、6、7、8或9的集成电路结构，还包括一个或多个栅电极堆叠的两侧上的源区或漏区，其中源区或漏区与多个半导体主体的上部相邻，并且包括与半导体主体的半导体材料不同的半导体材料。
示例实施例11：示例实施例1、2、3、4、5、6、7、8或9的集成电路结构，还包括一个或多个栅电极堆叠的两侧上的源区或漏区，其中源区或漏区处于多个半导体主体的上部内。
示例实施例12：示例实施例1、2、3、4、5、6、7、8、9、10或11的集成电路结构，其中一个或多个栅电极堆叠的每个堆叠包括高k栅介电层和金属栅电极。
示例实施例13：示例实施例1、2、3、4、5、6、7、8、9、10、11或12的集成电路结构，其中第一导电线类型具有带有与第二导电线类型的上表面的金属组成不同的金属组成的上表面。
示例实施例14：集成电路结构包括从半导体衬底的表面突出的多个半导体主体，多个半导体主体具有通过部分主体部分所中断的栅格图案。沟槽隔离层处于多个半导体主体之间，并且与多个半导体主体的下部相邻，但是没有与多个半导体主体的上部相邻，其中所述沟槽隔离层处于部分主体部分之上。一个或多个栅电极堆叠处于多个半导体主体的上部的顶面上并且与其侧壁横向相邻，并且处于沟槽隔离层的部分上。后道工艺(BEOL)金属化层处于一个或多个栅电极堆叠上方，BEOL金属化层包括沿相同方向的多个交替第一和第二导电线类型，其中多个交替第一和第二导电线类型的线路各自包括沿线路的底部但是不沿线路的侧壁的阻挡层。
示例实施例15：示例实施例14的集成电路结构，其中第一导电线类型的线路间隔开某个节距，并且其中第二导电线类型的线路间隔开该节距。
示例实施例16：示例实施例14或15的集成电路结构，其中多个交替第一和第二导电线类型处于层间介电(ILD)层中。
示例实施例17：示例实施例14或15的集成电路结构，其中多个交替第一和第二导电线类型的线路通过空气隙来分隔。
示例实施例18：示例实施例14、15、16或17的集成电路结构，其中第一导电线类型的总组成与第二导电线类型的总组成是相同的。
示例实施例19：示例实施例14、15、16或17的集成电路结构，其中第一导电线类型的总组成基本上包括铜，并且其中第二导电线类型的总组成基本上包括从由Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、Cu、W、Ag、Au及其合金所组成的组中选取的材料。
示例实施例20：示例实施例14、15、16、17、18或19的集成电路结构，其中多个交替第一和第二导电线类型的线路的一个或多个线路连接到底层通孔，底层通孔连接到底层金属化层，底层金属化层处于一个或多个栅电极堆叠与BEOL金属化层之间，并且其中多个交替第一和第二导电线类型的线路的一个或多个线路通过介电插塞来中断。
示例实施例21：示例实施例14、15、16、17、18、19或20的集成电路结构，其中栅格图案具有恒定节距。
示例实施例22：示例实施例14、15、16、17、18、19、20或21的集成电路结构，还包括一个或多个栅电极堆叠的两侧上的源区或漏区，其中源区或漏区与多个半导体主体的上部相邻，并且包括与半导体主体的半导体材料不同的半导体材料。
示例实施例23：示例实施例14、15、16、17、18、19、20或21的集成电路结构，还包括一个或多个栅电极堆叠的两侧上的源区或漏区，其中源区或漏区处于多个半导体主体的上部内。
示例实施例24：示例实施例14、15、16、17、18、19、20、21、22或23的集成电路结构，其中一个或多个栅电极堆叠的每个堆叠包括高k栅介电层和金属栅电极。
示例实施例25：集成电路结构包括从半导体衬底的表面突出的多个半导体主体，多个半导体主体具有通过部分主体部分所中断的第一栅格图案。沟槽隔离层处于多个半导体主体之间，并且与多个半导体主体的下部相邻，但是没有与多个半导体主体的上部相邻，其中沟槽隔离层处于部分主体部分之上。一个或多个栅电极堆叠处于多个半导体主体的上部的顶面上并且与其侧壁横向相邻，并且处于沟槽隔离层的部分上。第一后道工艺(BEOL)金属化层处于一个或多个栅电极堆叠上方，第一BEOL金属化层包括在第一方向的交替金属线和介电线的第二栅格。第二BEOL金属化层处于第一BEOL金属化层上方，第二BEOL金属化层包括在第二方向的交替金属线和介电线的第三栅格。第二方向与第一方向正交。第二BEOL金属化层的第三栅格的每个金属线处于介电层上，介电层包括与第一BEOL金属化层的交替金属线和介电线对应的第一介电材料和第二介电材料的交替截然不同区域。第二BEOL金属化层的第三栅格的每个介电线包括与第一介电材料和第二介电材料的交替截然不同区域截然不同的第三介电材料的连续区域。
示例实施例26：示例实施例25的集成电路结构，其中第二BEOL金属化层的金属线通过通孔来电耦合到第一BEOL金属化层的金属线，所述通孔具有与第一BEOL金属化层的金属线的中心直接对齐并且与第二BEOL金属化层的金属线的中心直接对齐的中心。
示例实施例27：示例实施例25或26的集成电路结构，其中第二BEOL金属化层的金属线通过插塞来中断，所述插塞具有与第一BEOL金属化层的介电线的中心直接对齐的中心。
示例实施例28：示例实施例25、26或27的集成电路结构，其中第一介电材料、第二介电材料和第三介电材料都不是相同材料。
示例实施例29：示例实施例25、26或27的集成电路结构，其中第一介电材料、第二介电材料和第三介电材料中只有两个是相同材料。
示例实施例30：示例实施例25、26、27、28或29的集成电路结构，其中第一介电材料和第二介电材料的交替截然不同区域通过接缝来分隔，并且其中第三介电材料的连续区域通过接缝与第一介电材料和第二介电材料的交替截然不同区域分隔。
示例实施例31：示例实施例25、26、27或30的集成电路结构，其中第一介电材料、第二介电材料和第三介电材料全部是相同材料。
示例实施例32：示例实施例25、26、27、28、29、30或31的集成电路结构，其中第一栅格图案具有恒定节距。
示例实施例33：示例实施例25、26、27、28、29、30、31或32的集成电路结构，还包括一个或多个栅电极堆叠的两侧上的源区或漏区，其中源区或漏区与多个半导体主体的上部相邻，并且包括与半导体主体的半导体材料不同的半导体材料。
示例实施例34：示例实施例25、26、27、28、29、30、31或32的集成电路结构，还包括一个或多个栅电极堆叠的两侧上的源区或漏区，其中源区或漏区处于多个半导体主体的上部内。
示例实施例35：示例实施例25、26、27、28、29、30、31、32、33或34的集成电路结构，其中一个或多个栅电极堆叠的每个堆叠包括高k栅介电层和金属栅电极。
示例实施例36：示例实施例25、26、27、28、29、30、31、32、33、34或35的集成电路结构，其中蚀刻终止层或附加介电层分隔第一BEOL金属化层和第二BEOL金属化层。
示例实施例37：一种制作集成电路结构的方法包括：在衬底上方形成多个主干特征；沿多个主干特征的每个主干特征的侧壁来形成隔离物的第一集合，隔离物的第一集合具有与多个主干特征的材料组成不同的第一材料组成；沿隔离物的第一集合的每个隔离物的侧壁来形成隔离物的第二集合，隔离物的第二集合具有与第一材料组成不同的并且与多个主干特征的材料组成不同的第二材料组成；沿隔离物的第二集合的每个隔离物的侧壁来形成隔离物的第三集合，隔离物的第三集合具有与第一材料组成不同的、与第二材料组成不同的并且与多个主干特征的材料组成不同的第三材料组成；沿隔离物的第三集合的每个隔离物的侧壁来形成隔离物的第四集合，隔离物的第四集合具有第二材料组成；与隔离物的第四集合的每个隔离物的侧壁横向相邻形成隔离物的第五集合，隔离物的第五集合具有第一材料组成；在形成隔离物的第五集合之后去除多个主干特征；在去除多个主干特征之后沿隔离物的第一集合的每个隔离物的侧壁并且沿隔离物的第五集合的每个隔离物的侧壁来形成隔离物的第六集合，隔离物的第六集合具有第二材料组成；在隔离物的第六集合的隔离物的相邻对之间的每个开口中形成最终特征；平面化隔离物的第一集合、隔离物的第二集合、隔离物的第三集合、隔离物的第四集合、隔离物的第五集合、隔离物的第六集合和最终特征，以形成目标基础层；以及使用目标基础层来形成半导体结构的金属化层。
示例实施例38：示例实施例37的方法，其中形成多个主干特征包括使用标准光刻操作。
示例实施例39：示例实施例37或38的方法，其中形成多个主干特征包括形成包括从由氮化硅、氧化硅和碳化硅所组成的组中选取的材料的多个特征。
示例实施例40：示例实施例37、38或39的方法，其中形成隔离物的第一集合包括使用原子层沉积(ALD)过程来沉积与多个主干特征共形的隔离物的第一集合的材料，并且各向异性地蚀刻隔离物的第一集合的材料，以沿多个主干特征的每个主干特征的侧壁形成隔离物的第一集合。
示例实施例41：示例实施例37、38或39的方法，其中形成隔离物的第一集合包括沿多个主干特征的每个主干特征的侧壁有选择地生长隔离物的第一集合的材料。
示例实施例42：示例实施例37、38、39、40或41的方法，其中每个最终特征具有比来自隔离物的第一集合、隔离物的第二集合、隔离物的第三集合、隔离物的第四集合、隔离物的第五集合和隔离物的第六集合的每个隔离物的横向宽度更大的横向宽度。
示例实施例43：示例实施例37、38、39、40、41或42的方法，其中每个最终特征通过合并沿隔离物的第六集合的隔离物的相邻对形成的材料生长来形成。
示例实施例44：示例实施例37、38、39、40、41、42或43的方法，其中每个最终特征包括第三材料组成。
示例实施例45：示例实施例37、38、39、40、41、42、43或44的方法，其中使用目标基础层来形成半导体结构的金属化层包括去除第一材料组成的所有部分以形成第一多个沟槽，并且在第一多个沟槽中形成第一多个导电线。
示例实施例46：示例实施例45的方法，其中使用目标基础层来形成半导体结构的金属化层还包括去除第三材料组成的所有部分以形成第二多个沟槽，并且在第二多个沟槽中形成第二多个导电线。
示例实施例47：示例实施例46的方法，其中第一多个导电线和第二多个导电线具有相同组成。
示例实施例48：示例实施例46的方法，其中第一多个导电线和第二多个导电线具有不同组成。
示例实施例49：示例实施例37、38、39、40、41、42、43、44、45、46、47或48的方法，还包括在形成隔离物的第五集合与隔离物的第六集合之间并且在去除多个主干特征之前形成隔离物的附加20-200个集合。
示例实施例50：一种用于制作集成电路结构的目标结构包括衬底上方的硬掩模层上方的隔离物的第一集合，隔离物的第一集合具有第一材料组成。隔离物的第二集合沿隔离物的第一集合的每个隔离物的外侧壁，隔离物的第二集合具有与第一材料组成不同的第二材料组成。隔离物的第三集合沿隔离物的第二集合的每个隔离物的侧壁，隔离物的第三集合具有与第一材料组成不同的并且与第二材料组成不同的第三材料组成。隔离物的第四集合沿隔离物的第三集合的每个隔离物的侧壁，隔离物的第四集合具有第二材料组成。隔离物的第五集合与隔离物的第四集合的每个隔离物的侧壁横向相邻，隔离物的第五集合具有第一材料组成。隔离物的第六集合沿隔离物的第一集合的每个隔离物的内侧壁并且沿隔离物的第五集合的每个隔离物的侧壁，隔离物的第六集合具有第二材料组成。最终特征处于隔离物的第六集合的隔离物的相邻对之间的每个开口中。
示例实施例51：示例实施例50的目标结构，其中隔离物的第一集合、隔离物的第二集合、隔离物的第三集合、隔离物的第四集合、隔离物的第五集合、隔离物的第六集合和最终特征是基本上相互共面的。
示例实施例52：示例实施例50或51的目标结构，其中每个最终特征具有比来自隔离物的第一集合、隔离物的第二集合、隔离物的第三集合、隔离物的第四集合、隔离物的第五集合和隔离物的第六集合的每个隔离物的横向宽度更大的横向宽度。
示例实施例53：示例实施例52的目标结构，其中每个最终特征的横向宽度处于6-12纳米的范围中。
示例实施例54：示例实施例50、51、52或53的目标结构，其中每个最终特征具有在最终特征内大致居中的接缝。
示例实施例55：示例实施例50、51、52、53或54的目标结构，其中每个最终特征包括第三材料组成。

Claims (19)

1.一种制作集成电路结构的方法，所述方法包括：
在衬底上方形成多个主干特征；
沿所述多个主干特征的每个主干特征的侧壁来形成隔离物的第一集合，隔离物的所述第一集合具有与所述多个主干特征的材料组成不同的第一材料组成；
沿隔离物的所述第一集合的每个隔离物的侧壁来形成隔离物的第二集合，隔离物的所述第二集合具有与所述第一材料组成不同并且与所述多个主干特征的所述材料组成不同的第二材料组成；
在形成隔离物的所述第二集合之后，去除所述多个主干特征；
在去除所述多个主干特征之后，沿隔离物的所述第一集合的每个隔离物的侧壁来形成隔离物的第三集合，隔离物的所述第三集合具有所述第二材料组成；
在隔离物的所述第三集合的隔离物的相邻对之间的每个开口中形成最终特征；
平面化隔离物的所述第一集合、隔离物的所述第二集合、隔离物的所述第三集合和所述最终特征，以形成目标基础层；以及
使用所述目标基础层来形成半导体结构的金属化层。
2.如权利要求1所述的方法，其中形成所述多个主干特征包括使用标准光刻操作。
3.如权利要求1所述的方法，其中形成所述多个主干特征包括形成包括从由氮化硅、氧化硅和碳化硅所组成的组中选取的材料的多个特征。
4.如权利要求1所述的方法，其中形成隔离物的所述第一集合包括：
使用原子层沉积(ALD)过程来沉积与所述多个主干特征共形的隔离物的所述第一集合的材料；以及
各向异性地蚀刻隔离物的所述第一集合的所述材料，以沿多个主干特征的每个主干特征的所述侧壁形成隔离物的所述第一集合。
5.如权利要求1所述的方法，其中形成隔离物的所述第一集合包括沿多个主干特征的每个主干特征的所述侧壁有选择地生长隔离物的所述第一集合的材料。
6.如权利要求1所述的方法，其中每个最终特征具有比来自隔离物的所述第一集合、隔离物的所述第二集合和隔离物的所述第三集合的每个隔离物的横向宽度更大的横向宽度。
7.如权利要求1所述的方法，其中每个最终特征通过合并沿隔离物的所述第三集合的隔离物的相邻对形成的材料生长来形成。
8.如权利要求1所述的方法，其中每个最终特征包括所述第三材料组成。
9.如权利要求1所述的方法，其中使用所述目标基础层来形成所述半导体结构的所述金属化层包括：
去除所述第一材料组成的所有部分，以形成第一多个沟槽；以及
在所述第一多个沟槽中形成第一多个导电线。
10.如权利要求9所述的方法，其中使用所述目标基础层来形成所述半导体结构的所述金属化层还包括：
形成第二多个沟槽；以及
在所述第二多个沟槽中形成第二多个导电线。
11.如权利要求10所述的方法，其中所述第一多个导电线和所述第二多个导电线具有相同组成。
12.如权利要求10所述的方法，其中所述第一多个导电线和所述第二多个导电线具有不同组成。
13.如权利要求1所述的方法，还包括在形成隔离物的所述第二集合与形成隔离物的所述第三集合之间并且在去除所述多个主干特征之前形成隔离物的附加集合。
14.一种用于制作集成电路结构的目标结构，所述目标结构包括：
衬底上方的硬掩模层上方的隔离物的第一集合，隔离物的所述第一集合具有第一材料组成；
沿隔离物的所述第一集合的每个隔离物的外侧壁的隔离物的第二集合，隔离物的所述第二集合具有与所述第一材料组成不同的第二材料组成；
沿隔离物的所述第一集合的每个隔离物的内侧壁的隔离物的第三集合，隔离物的所述第三集合具有所述第二材料组成；以及
隔离物的所述第三集合的隔离物的相邻对之间的开口中的最终特征。
15.如权利要求14所述的目标结构，其中隔离物的所述第一集合、隔离物的所述第二集合、隔离物的所述第三集合和所述最终特征是基本上相互共面的。
16.如权利要求14所述的目标结构，其中每个最终特征具有比来自隔离物的所述第一集合、隔离物的所述第二集合和隔离物的所述第三集合的每个隔离物的横向宽度更大的横向宽度。
17.如权利要求16所述的目标结构，其中每个最终特征的所述横向宽度处于6-12纳米的范围中。
18.如权利要求14所述的目标结构，其中每个最终特征具有在所述最终特征内大致居中的接缝。
19.如权利要求14所述的目标结构，其中每个最终特征包括第三材料组成。
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