CN117171082B - 低功耗芯片和电子设备 - Google Patents

Abstract

本发明公开了一种低功耗芯片和电子设备，低功耗芯片，包括：设置在电源可关断域的多个功能逻辑模块、多个串行移位输入输出逻辑电路、测试控制模块，设置在电源常开域的保持存储器、数据校验模块和低功耗控制电路，低功耗控制电路被配置为在芯片进入低功耗保持状态的情况下，控制数据校验模块与测试控制模块之间的第一数据传输通道打通，以便测试控制模块将状态数据整合后，再通过第一数据传输通道将整合后的状态数据发送给数据校验模块，数据校验模块被配置为对整合后的状态数据进行校验，以生成校验码，并将整合后的状态数据和校验码发送给保持存储器进行存储。该芯片能够大大缩短进入低功耗保持状态的时间，并能够提高芯片的可靠性。

Description

低功耗芯片和电子设备

技术领域

本发明涉及芯片技术领域，尤其涉及一种低功耗芯片和一种电子设备。

背景技术

随着芯片技术的快速发展和一些特殊场景的应用，低功耗技术越来越受到重视。在多种低功耗技术中，功耗控制和寄存器保持技术是较为常用的低功耗技术。

相关技术中，在芯片进入低功耗状态的过程中，状态数据存储通常使用单路读写的方式，芯片进入低功耗状态的时间较长。另外，芯片中存储的状态数据在存储器中可能出现数据翻转等错误，可靠性较差。

发明内容

本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的第一个目的在于提出一种低功耗芯片。

本发明的第二个目的在于提出一种电子设备。

为达到上述目的，本发明第一方面实施例提出了一种低功耗芯片，包括：设置在电源可关断域的多个功能逻辑模块、多个串行移位输入输出逻辑电路、测试控制模块，每个所述串行移位输入输出逻辑电路对应一个功能逻辑模块设置，每个所述串行移位输入输出逻辑电路适于将对应的功能逻辑模块的状态数据输出给所述测试控制模块；设置在电源常开域的保持存储器、数据校验模块和低功耗控制电路，所述低功耗控制电路被配置为在所述芯片进入低功耗保持状态的情况下，控制所述数据校验模块与所述测试控制模块之间的第一数据传输通道打通，以便所述测试控制模块通过至少部分串行移位输入输出逻辑电路将对应的功能逻辑模块的状态数据整合后，再通过所述第一数据传输通道将整合后的状态数据发送给所述数据校验模块，所述数据校验模块被配置为对所述整合后的状态数据进行校验，以生成校验码，并将所述整合后的状态数据和所述校验码发送给所述保持存储器进行存储。

根据本发明实施例的低功耗芯片，在芯片需要进入低功耗保持状态时，低功耗控制电路控制数据校验模块与测试控制模块之间的第一数据传输通道打通，每个串行移位输入输出逻辑电路将存储在对应的功能逻辑模块中的状态数据串行输出至测试控制模块，测试控制模块将状态数据进行整合后，再将整合后的状态数据通过第一数据传输通道发送给数据校验模块以进行数据校验，并生成相应的校验码，数据校验模块将整合后的状态数据和校验码发送给保持存储器进行存储。由此，该芯片在进入低功耗保持状态时，多个串行移位输入输出逻辑电路通过多条链路读写的方式与测试控制模块进行对接，使得芯片进入低功耗保持状态的时间大大缩短，并且在存储状态数据之前对状态数据进行校验，提高了芯片的可靠性。

另外，根据本发明上述实施例的低功耗芯片，还可以具有如下的附加技术特征：

根据本发明的一个实施例，所述低功耗控制电路还被配置为，在所述芯片退出低功耗保持状态的情况下，控制所述数据校验模块与所述测试控制模块之间的第二数据传输通道打通，以便所述数据校验模块通过所述第二数据传输通道将校验通过的状态数据发送给所述测试控制模块，所述测试控制模块还被配置为对校验通过的状态数据进行整合，并将整合后的状态数据导入相应的串行移位输入输出逻辑电路，以便对应的功能逻辑模块调用。

根据本发明的一个实施例，上述的低功耗芯片，还包括：功能安全处理模块，适于处理所述芯片安全功能的报错，并对所述数据校验模块是否工作进行配置。

根据本发明的一个实施例，所述第一数据传输通道上设有第一选通器，所述第一选通器的第一端与所述测试控制模块的第一输出端相连，所述第一选通器的第二端分别与任意一个功能逻辑模块的输出端相连，所述第一选通器的第三端与所述数据校验模块的第一输入端相连，其中，所述低功耗控制电路在所述芯片进入低功耗保持状态的情况下，控制所述第一选通器的第一端与第三端连通，以便所述测试控制模块通过所述第一数据传输通道将整合后的状态数据发送给所述数据校验模块。

根据本发明的一个实施例，所述低功耗控制电路还被配置为，在所述芯片处于正常工作状态的情况下，如果所述数据校验模块被配置为处于停止工作状态，则控制所述第一选通器的第二端与第三端连通，以便各个功能逻辑模块将相应逻辑数据发送给所述保持存储器进行存储，并控制所述数据校验模块与各个功能逻辑模块之间的第三数据传输通道打通，以便各个功能逻辑模块调用所述保持存储器存储的逻辑数据。

根据本发明的一个实施例，所述第三数据传输通道设有第一与门，所述第一与门的第一输入端与所述数据校验模块的第一输出端相连，所述第一与门的第二输入端通过反相后与所述低功耗控制电路的存储器输入输出控制端相连，所述第一与门的输出端分别与各个功能逻辑模块的输入端相连，其中，在所述芯片处于正常工作状态的情况下，所述第一与门在所述低功耗控制电路的控制下，处于打通状态；在所述芯片进入低功耗保持状态的情况下，所述第一与门在所述低功耗控制电路的控制下，处于关闭状态。

根据本发明的一个实施例，所述第二数据传输通道设有第二与门，所述第二与门的第一输入端与所述数据校验模块的第一输出端相连，所述第二与门的第二输入端与所述低功耗控制电路的存储器输入输出控制端相连，所述第二与门的输出端与所述测试控制模块的第一输入端相连，其中，在所述芯片退出低功耗保持状态的情况下，所述第二与门在所述低功耗控制电路的控制下，处于打通状态。

根据本发明的一个实施例，所述功能逻辑模块包括：第三与门，所述第三与门的第一输入端和第二输入端作为所述功能逻辑模块的输入端，所述第三与门的输出端与对应的串行移位输入输出逻辑电路相连；第一与非门，所述第一与非门的第一输入端与所述第三与门的输出端相连，所述第一与非门的第二输入端与所述串行移位输入输出逻辑电路相连，所述第一与非门的输出端与所述串行移位输入输出逻辑电路相连；第一或门，所述第一或门的第一输入端与所述第三与门的第一输入端相连，所述第一或门的第二输入端与所述串行移位输入输出逻辑电路相连；第四与门，所述第四与门的第一输入端与所述第一或门的输出端相连，所述第四与门的第二输入端与所述串行移位输入输出逻辑电路相连，所述第四与门的输出端与所述串行移位输入输出逻辑电路相连；第二或门，所述第二或门的第一输入端与所述第四与门的第一输入端相连，所述第二或门的第二输入端与所述串行移位输入输出逻辑电路相连，所述第二或门的输出端作为所述功能逻辑模块的输出端。

根据本发明的一个实施例，所述串行移位输入输出逻辑电路包括：第二选通器，所述第二选通器的第一输入端与所述第三与门的输出端相连，所述第二选通器的第二输入端作为所述串行移位输入输出逻辑电路的扫描输入端；第一触发器，所述第一触发器的输入端与所述第二选通器的输出端相连，所述第一触发器的输出端与所述第一与非门的第二输入端相连；第三选通器，所述第三选通器的第一输入端与所述第一与非门的输出端相连，所述第三选通器的第二输入端与所述第一触发器的输出端相连；第二触发器，所述第二触发器的输入端与所述第三选通器的输出端相连，所述第二触发器的输出端与所述第四与门的第二输入端相连；第四选通器，所述第四选通器的第一输入端与所述第四与门的输出端相连，所述第四选通器的第二输入端与所述第二触发器的输出端相连；第三触发器，所述第三触发器的输入端与所述第四选通器的输出端相连，所述第三触发器的输出端与所述第二或门的第二输入端相连，且作为所述串行移位输入输出逻辑电路的输出端；其中，所述第二选通器的使能端、所述第三选通器的使能端和所述第四选通器的使能端相连，并适于接收使能信号；所述第一触发器的时钟端、所述第二触发器的时钟端和所述第三触发器的时钟端相连，并适于接收时钟信号。

为达到上述目的，本发明第二方面实施例提出了一种电子设备，包括上述的低功耗芯片。

根据本发明实施例的电子设备，通过上述的低功耗芯片，能够大大缩短进入低功耗保持状态的时间，并能够提高设备的可靠性。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

图1为根据本发明实施例的低功耗芯片的方框示意图；

图2为根据本发明一个实施例的低功耗芯片的方框示意图；

图3为根据本发明一个实施例的功能逻辑模块和串行移位输入输出逻辑电路的硬件拓扑图；

图4为根据本发明一个实施例的使能信号为“0”时的数据流向的示意图；

图5为根据本发明一个实施例的使能信号为“1”时的数据流向的示意图；

图6为根据本发明一个实施例的串行移位输入输出逻辑电路工作时各步骤的波形示意图；

图7为根据本发明实施例的电子设备的方框示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

下面参考附图描述本发明实施例提出的低功耗芯片和电子设备。

图1为根据本发明实施例的低功耗芯片的方框示意图。

如图1所示，本发明实施例的低功耗芯片100，包括：设置在电源可关断域的多个功能逻辑模块110、多个串行移位输入输出逻辑电路120、测试控制模块130，每个串行移位输入输出逻辑电路120对应一个功能逻辑模块110设置，每个串行移位输入输出逻辑电路120适于将对应的功能逻辑模块110的状态数据输出给测试控制模块130；设置在电源常开域的保持存储器140、数据校验模块150和低功耗控制电路160，低功耗控制电路160被配置为在芯片100进入低功耗保持状态的情况下，控制数据校验模块150与测试控制模块130之间的第一数据传输通道打通，以便测试控制模块130通过至少部分串行移位输入输出逻辑电路120将对应的功能逻辑模块110的状态数据整合后，再通过第一数据传输通道将整合后的状态数据发送给数据校验模块150，数据校验模块150被配置为对整合后的状态数据进行校验，以生成校验码，并将整合后的状态数据和校验码发送给保持存储器140进行存储。

具体而言，每个功能逻辑模块110可以利用对应的串行移位输入输出逻辑电路120通过测试控制模块130进行测试。在芯片100需要进入低功耗保持状态时，低功耗控制电路160控制数据校验模块150与测试控制模块130之间的第一数据传输通道打通，串行移位输入输出逻辑电路120将存储在功能逻辑模块110中的状态数据串行输出至测试控制模块130，测试控制模块130将状态数据进行整合（如数据位宽或格式变换等）后，再将整合后的状态数据通过第一数据传输通道发送给数据校验模块150以进行数据校验，如可以通过CRC(Cyclic Redundancy Check，循环冗余校核)或ECC（Error Correcting Code，错误检查和纠正）等校验方式进行数据校验，并生成相应的校验码，数据校验模块150将整合后的状态数据和校验码发送给保持存储器140进行存储。然后，芯片100进入低功耗保持状态。其中，在本发明的一些实施例中，保持存储器140可以为SRAM（Static Random-Access Memory，静态随机存取存储器），SRAM是易失性存储器，优点是读写快，与存储到Flash等非易失性存储器相比，使用SRAM可以大大缩短进入低功耗保持状态的时间。另外，与使用数字保持单元的方式相比，使用保持存储器140可以使芯片具有较小的电路面积，能够以更低的状态保持功耗。

根据本发明的一个实施例，低功耗控制电路160还被配置为，在芯片100退出低功耗保持状态的情况下，控制数据校验模块150与测试控制模块130之间的第二数据传输通道打通，以便数据校验模块150通过第二数据传输通道将校验通过的状态数据发送给测试控制模块130，测试控制模块130还被配置为对校验通过的状态数据进行整合，并将整合后的状态数据导入相应的串行移位输入输出逻辑电路120，以便对应的功能逻辑模块110调用。

具体而言，当芯片100需要退出低功耗保持状态时，如外部唤醒源向芯片100发出唤醒信号，低功耗控制电路160根据接收到的唤醒信号控制数据校验模块150与测试控制模块130之间的第二数据传输通道打通，数据校验模块150从保持存储器140中读取状态数据和校验码，并进行数据CRC值或ECC值的自动纠正和校验，如检查在低功耗保持状态中是否出现数据翻转，假如出错则进行纠错，或者对于不可纠正错误进行报错或全局复位。在状态数据校验通过后，数据校验模块150将校验通过的状态数据通过第二数据传输通道发送给测试控制模块130，测试控制模块130对校验通过的状态数据进行数据整合，并将整合后的状态数据导入相应的串行移位输入输出逻辑电路120，以便对应的功能逻辑模块110调用。

根据本发明的一个实施例，如图2所示，上述的低功耗芯片100，还包括：功能安全处理模块170，适于处理芯片100安全功能的报错，并对数据校验模块150是否工作进行配置。

具体而言，功能安全处理模块170可以对数据校验模块150进行预先配置，配置数据校验模块150使能或者关闭数据校验。在芯片100需要进入低功耗保持状态时，如果功能安全处理模块170配置数据校验模块150使能数据校验，数据校验模块150将整合后的状态数据进行数据校验，如可以通过CRC或ECC等校验方式进行数据校验，并生成相应的校验码；如果功能安全处理模块170配置数据校验模块150关闭数据校验，则数据校验模块150不工作。当芯片100需要退出低功耗保持状态时，如果功能安全处理模块170配置数据校验模块150使能数据校验，数据校验模块150从保持存储器140中读取状态数据和校验码，并进行数据CRC值或ECC值的自动纠正和校验；如果功能安全处理模块170配置数据校验模块150关闭数据校验，则数据校验模块150不工作。

进一步地，功能安全处理模块170还可以集中处理芯片100安全功能的报错。假如芯片100在上一步遇到不可纠正错误时，可以进行报错（不执行下一步）。功能安全处理模块170还可以根据预先的配置，在上一步遇到不可纠正错误时，进行全局复位（不执行下一步）；或者忽略该错误（继续执行下一步）。如若没有遇到不可纠正错误，则继续执行下一步。

根据本发明的一个实施例，如图2所示，第一数据传输通道上设有第一选通器XT1，第一选通器XT1的第一端与测试控制模块130的第一输出端相连，第一选通器XT1的第二端分别与任意一个功能逻辑模块110的输出端相连，第一选通器XT1的第三端与数据校验模块150的第一输入端相连，其中，低功耗控制电路160在芯片100进入低功耗保持状态的情况下，控制第一选通器XT1的第一端与第三端连通，以便测试控制模块130通过第一数据传输通道将整合后的状态数据发送给数据校验模块150。

具体而言，在芯片100需要进入低功耗保持状态时，低功耗控制电路160控制第一选通器XT1的第一端与第三端连通，使得数据校验模块150与测试控制模块130之间的第一数据传输通道打通，串行移位输入输出逻辑电路120将存储在功能逻辑模块110中的状态数据串行输出至测试控制模块130，测试控制模块130将状态数据进行整合后，再将整合后的状态数据通过第一数据传输通道发送给数据校验模块150以进行数据校验。

根据本发明的一个实施例，如图2所示，低功耗控制电路160还被配置为，在芯片100处于正常工作状态的情况下，如果数据校验模块150被配置为处于停止工作状态，则控制第一选通器XT1的第二端与第三端连通，以便各个功能逻辑模块110将相应逻辑数据发送给保持存储器140进行存储，并控制数据校验模块150与各个功能逻辑模块110之间的第三数据传输通道打通，以便各个功能逻辑模块110调用保持存储器140存储的逻辑数据。

具体而言，在芯片100处于正常工作状态时，如果数据校验模块150被配置为处于停止工作状态，即数据校验模块150关闭数据校验，低功耗控制电路160可以控制第一选通器XT1的第二端与第三端连通，各个功能逻辑模块110可以通过第一选通器XT1将相应逻辑数据发送给保持存储器140进行存储，而不需要对逻辑数据进行数据校验。并且，低功耗控制电路160可以控制第三数据传输通道打通，各个功能逻辑模块110可以通过第三数据传输通道调用保持存储器140存储的逻辑数据，以实现芯片100的正常功能。

根据本发明的一个实施例，如图2所示，第三数据传输通道设有第一与门AND1，第一与门AND1的第一输入端与数据校验模块150的第一输出端相连，第一与门AND1的第二输入端通过反相后与低功耗控制电路160的存储器输入输出控制端相连，第一与门AND1的输出端分别与各个功能逻辑模块110的输入端相连，其中，在芯片100处于正常工作状态的情况下，第一与门AND1在低功耗控制电路160的控制下，处于打通状态；在芯片100进入低功耗保持状态的情况下，第一与门AND1在低功耗控制电路160的控制下，处于关闭状态。

具体而言，在芯片100处于正常工作状态时，低功耗控制电路160的存储器输入输出控制端输出低电平信号至第一与门AND1的第二输入端，经反相后转换成高电平信号，使得第一与门AND1被打通，各个功能逻辑模块110可以通过第一与门AND1调用保持存储器140存储的逻辑数据，以实现芯片100的正常功能。在芯片100进入低功耗保持状态时，低功耗控制电路160的存储器输入输出控制端输出高电平信号至第一与门AND1的第二输入端，经反相后转换成低电平信号，使得第一与门AND1被关闭。

根据本发明的一个实施例，如图2所示，第二数据传输通道设有第二与门AND2，第二与门AND2的第一输入端与数据校验模块150的第一输出端相连，第二与门AND2的第二输入端与低功耗控制电路160的存储器输入输出控制端相连，第二与门AND2的输出端与测试控制模块130的第一输入端相连，其中，在芯片100退出低功耗保持状态的情况下，第二与门AND2在低功耗控制电路160的控制下，处于打通状态。

具体而言，当芯片100需要退出低功耗保持状态时，如外部唤醒源向芯片100发出唤醒信号，低功耗控制电路160的存储器输入输出控制端输出高电平信号至第二与门AND2的第二输入端，使得第二与门AND2被打通。数据校验模块150从保持存储器140中读取状态数据和校验码，并进行数据CRC值或ECC值的自动纠正和校验，在状态数据校验通过后，数据校验模块150将校验通过的状态数据通过第二与门AND2发送给测试控制模块130，测试控制模块130对校验通过的状态数据进行数据整合，并将整合后的状态数据导入相应的串行移位输入输出逻辑电路120，以便对应的功能逻辑模块110调用。

根据本发明的一个实施例，如图3所示，功能逻辑模块110包括：第三与门AND3、第一与非门NAND1、第一或门OR1、第四与门AND1和第二或门OR2。其中，第三与门AND3的第一输入端和第二输入端作为功能逻辑模块110的输入端，第三与门AND3的输出端与对应的串行移位输入输出逻辑电路120相连；第一与非门NAND1的第一输入端与第三与门AND3的输出端相连，第一与非门NAND1的第二输入端与串行移位输入输出逻辑电路120相连，第一与非门NAND1的输出端与串行移位输入输出逻辑电路120相连；第一或门OR1的第一输入端与第三与门AND3的第一输入端相连，第一或门OR1的第二输入端与串行移位输入输出逻辑电路120相连；第四与门AND1的第一输入端与第一或门OR1的输出端相连，第四与门AND1的第二输入端与串行移位输入输出逻辑电路120相连，第四与门AND1的输出端与串行移位输入输出逻辑电路120相连；第二或门OR2的第一输入端与第四与门AND1的第一输入端相连，第二或门OR2的第二输入端与串行移位输入输出逻辑电路120相连，第二或门OR2的输出端作为功能逻辑模块110的输出端。需要说明的是，这里的第三与门AND3、第一与非门NAND1、第一或门OR1、第四与门AND1和第二或门OR2只是示例性的，代表组成功能逻辑模块110的组合逻辑电路，而非特指。

进一步地，根据本发明的一个实施例，如图3所示，串行移位输入输出逻辑电路120包括：第二选通器XT2、第一触发器121、第三选通器XT3、第二触发器122、第四选通器XT4和第三触发器123。其中，第二选通器XT2的第一输入端与第三与门AND3的输出端相连，第二选通器XT2的第二输入端作为串行移位输入输出逻辑电路120的扫描输入端；第一触发器121的输入端与第二选通器XT2的输出端相连，第一触发器121的输出端与第一与非门NAND1的第二输入端相连；第三选通器XT3的第一输入端与第一与非门NAND1的输出端相连，第三选通器XT3的第二输入端与第一触发器121的输出端相连；第二触发器122的输入端与第三选通器XT3的输出端相连，第二触发器122的输出端与第四与门AND1的第二输入端相连；第四选通器XT4的第一输入端与第四与门AND1的输出端相连，第四选通器XT4的第二输入端与第二触发器122的输出端相连；第三触发器123的输入端与第四选通器XT4的输出端相连，第三触发器123的输出端与第二或门OR2的第二输入端相连，且作为串行移位输入输出逻辑电路120的输出端；其中，第二选通器XT2的使能端、第三选通器XT3的使能端和第四选通器XT4的使能端相连，并适于接收使能信号；第一触发器121的时钟端、第二触发器122的时钟端和第三触发器123的时钟端相连，并适于接收时钟信号。其中，第一触发器121、第二触发器122、第三触发器123可以为D触发器。在图3中，SE表示使能信号，CLK表示时钟信号，SI表示扫描输入（Scan Input）。需要说明的是，这里的第二选通器XT2、第一触发器121、第三选通器XT3、第二触发器122、第四选通器XT4和第三触发器123只是示例性的，代表组成串行移位输入输出逻辑电路120的组合逻辑电路与时序逻辑电路，而非特指。

具体而言，图3所示的为功能逻辑模块110和串行移位输入输出逻辑电路120共同的电路结构。在芯片100功能设计完成后，整个电路由若干触发器和组合逻辑构成的。串行移位输入输出逻辑电路120的***就是指将触发器替换成为扫描寄存器的过程。使能信号为其切换信号。在正常工作模式时，使能信号SE为0，这时扫描寄存器的功能与触发器完全一致，数据路径为D到Q，芯片100的功能得以保持不变，此时的数据通路如图4中的虚线所示。当使能信号SE被切换为1时，这时候扫描寄存器执行其扫描属性，数据路径为SI到Q，此时的数据通路如图5中的虚线所示。SI即为测试时的数据流向入口。将片上的扫描寄存器Q-SI连接起来，就成为了串行移位输入输出逻辑电路120。通过Shift的方式可以由串行移位输入输出逻辑电路120将数据串行输入的每个触发器的SI端，达到控制每个触发器的目的。在Capture模式下，将芯片100组合逻辑的反馈传回每个触发器，达到对芯片100内部观测的作用。

具体地，串行移位输入输出逻辑电路120工作时主要分为三个步骤： Load ->Capture ->Unload。其中，Load 是将输入波形通过Scan Input（SI）打入串行移位输入输出逻辑电路120（对应图6中的2,3,4时间段）；Capture 是将每一级组合逻辑的结果打入下一级寄存器（对应图6中的6时间段）；Unload 是将串行移位输入输出逻辑电路120中的数据通过Scan Output（SO）串行输出，得到输出波形（对应图6中的8,9,10时间段）。

综上所述，根据本发明实施例的低功耗芯片，在芯片需要进入低功耗保持状态时，低功耗控制电路控制数据校验模块与测试控制模块之间的第一数据传输通道打通，每个串行移位输入输出逻辑电路将存储在对应的功能逻辑模块中的状态数据串行输出至测试控制模块，测试控制模块将状态数据进行整合后，再将整合后的状态数据通过第一数据传输通道发送给数据校验模块以进行数据校验，并生成相应的校验码，数据校验模块将整合后的状态数据和校验码发送给保持存储器进行存储。由此，该芯片在进入低功耗保持状态时，多个串行移位输入输出逻辑电路通过多条链路读写的方式与测试控制模块进行对接，使得芯片进入低功耗保持状态的时间大大缩短，并且在存储状态数据之前对状态数据进行校验，提高了芯片的可靠性。

对应上述实施例，本发明还提出了一种电子设备。

图7为根据本发明实施例的电子设备的方框示意图。

如图7所示，本发明实施例的电子设备200，包括上述的低功耗芯片100。

根据本发明实施例的电子设备，通过上述的低功耗芯片，能够大大缩短进入低功耗保持状态的时间，并能够提高设备的可靠性。

需要说明的是，在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行***、装置或设备（如基于计算机的***、包括处理器的***或其他可以从指令执行***、装置或设备取指令并执行指令的***）使用，或结合这些指令执行***、装置或设备而使用。就本说明书而言，"计算机可读介质"可以是任何可以包含、存储、通信、传播或传输程序以供指令执行***、装置或设备或结合这些指令执行***、装置或设备而使用的装置。计算机可读介质的更具体的示例（非穷尽性列表）包括以下：具有一个或多个布线的电连接部（电子装置），便携式计算机盘盒（磁装置），随机存取存储器（RAM），只读存储器（ROM），可擦除可编辑只读存储器（EPROM或闪速存储器），光纤装置，以及便携式光盘只读存储器（CDROM）。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。

应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行***执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列（PGA），现场可编程门阵列（FPGA）等。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (8)

1.一种低功耗芯片，其特征在于，包括：

设置在电源可关断域的多个功能逻辑模块、多个串行移位输入输出逻辑电路、测试控制模块，每个所述串行移位输入输出逻辑电路对应一个功能逻辑模块设置，每个所述串行移位输入输出逻辑电路适于将对应的功能逻辑模块的状态数据输出给所述测试控制模块；

设置在电源常开域的保持存储器、数据校验模块和低功耗控制电路，所述低功耗控制电路被配置为在所述芯片进入低功耗保持状态的情况下，控制所述数据校验模块与所述测试控制模块之间的第一数据传输通道打通，以便所述测试控制模块通过至少部分串行移位输入输出逻辑电路将对应的功能逻辑模块的状态数据整合后，再通过所述第一数据传输通道将整合后的状态数据发送给所述数据校验模块，所述数据校验模块被配置为对所述整合后的状态数据进行校验，以生成校验码，并将所述整合后的状态数据和所述校验码发送给所述保持存储器进行存储；

所述低功耗控制电路还被配置为，在所述芯片退出低功耗保持状态的情况下，控制所述数据校验模块与所述测试控制模块之间的第二数据传输通道打通，以便所述数据校验模块通过所述第二数据传输通道将校验通过的状态数据发送给所述测试控制模块，所述测试控制模块还被配置为对校验通过的状态数据进行整合，并将整合后的状态数据导入相应的串行移位输入输出逻辑电路，以便对应的功能逻辑模块调用；

所述第二数据传输通道设有第二与门，所述第二与门的第一输入端与所述数据校验模块的第一输出端相连，所述第二与门的第二输入端与所述低功耗控制电路的存储器输入输出控制端相连，所述第二与门的输出端与所述测试控制模块的第一输入端相连，其中，在所述芯片退出低功耗保持状态的情况下，所述第二与门在所述低功耗控制电路的控制下，处于打通状态。

2.根据权利要求1所述的低功耗芯片，其特征在于，还包括：功能安全处理模块，适于处理所述芯片安全功能的报错，并对所述数据校验模块是否工作进行配置。

3.根据权利要求2所述的低功耗芯片，其特征在于，所述第一数据传输通道上设有第一选通器，所述第一选通器的第一端与所述测试控制模块的第一输出端相连，所述第一选通器的第二端分别与任意一个功能逻辑模块的输出端相连，所述第一选通器的第三端与所述数据校验模块的第一输入端相连，其中，所述低功耗控制电路在所述芯片进入低功耗保持状态的情况下，控制所述第一选通器的第一端与第三端连通，以便所述测试控制模块通过所述第一数据传输通道将整合后的状态数据发送给所述数据校验模块。

4.根据权利要求3所述的低功耗芯片，其特征在于，所述低功耗控制电路还被配置为，在所述芯片处于正常工作状态的情况下，如果所述数据校验模块被配置为处于停止工作状态，则控制所述第一选通器的第二端与第三端连通，以便各个功能逻辑模块将相应逻辑数据发送给所述保持存储器进行存储，并控制所述数据校验模块与各个功能逻辑模块之间的第三数据传输通道打通，以便各个功能逻辑模块调用所述保持存储器存储的逻辑数据。

5.根据权利要求4所述的低功耗芯片，其特征在于，所述第三数据传输通道设有第一与门，所述第一与门的第一输入端与所述数据校验模块的第一输出端相连，所述第一与门的第二输入端通过反相后与所述低功耗控制电路的存储器输入输出控制端相连，所述第一与门的输出端分别与各个功能逻辑模块的输入端相连，其中，

在所述芯片处于正常工作状态的情况下，所述第一与门在所述低功耗控制电路的控制下，处于打通状态；

在所述芯片进入低功耗保持状态的情况下，所述第一与门在所述低功耗控制电路的控制下，处于关闭状态。

6.根据权利要求1所述的低功耗芯片，其特征在于，所述功能逻辑模块包括：

第三与门，所述第三与门的第一输入端和第二输入端作为所述功能逻辑模块的输入端，所述第三与门的输出端与对应的串行移位输入输出逻辑电路相连；

第一与非门，所述第一与非门的第一输入端与所述第三与门的输出端相连，所述第一与非门的第二输入端与所述串行移位输入输出逻辑电路相连，所述第一与非门的输出端与所述串行移位输入输出逻辑电路相连；

第一或门，所述第一或门的第一输入端与所述第三与门的第一输入端相连，所述第一或门的第二输入端与所述串行移位输入输出逻辑电路相连；

第四与门，所述第四与门的第一输入端与所述第一或门的输出端相连，所述第四与门的第二输入端与所述串行移位输入输出逻辑电路相连，所述第四与门的输出端与所述串行移位输入输出逻辑电路相连；

第二或门，所述第二或门的第一输入端与所述第四与门的第一输入端相连，所述第二或门的第二输入端与所述串行移位输入输出逻辑电路相连，所述第二或门的输出端作为所述功能逻辑模块的输出端。

7.根据权利要求6所述的低功耗芯片，其特征在于，所述串行移位输入输出逻辑电路包括：

第二选通器，所述第二选通器的第一输入端与所述第三与门的输出端相连，所述第二选通器的第二输入端作为所述串行移位输入输出逻辑电路的扫描输入端；

第一触发器，所述第一触发器的输入端与所述第二选通器的输出端相连，所述第一触发器的输出端与所述第一与非门的第二输入端相连；

第三选通器，所述第三选通器的第一输入端与所述第一与非门的输出端相连，所述第三选通器的第二输入端与所述第一触发器的输出端相连；

第二触发器，所述第二触发器的输入端与所述第三选通器的输出端相连，所述第二触发器的输出端与所述第四与门的第二输入端相连；

第四选通器，所述第四选通器的第一输入端与所述第四与门的输出端相连，所述第四选通器的第二输入端与所述第二触发器的输出端相连；

第三触发器，所述第三触发器的输入端与所述第四选通器的输出端相连，所述第三触发器的输出端与所述第二或门的第二输入端相连，且作为所述串行移位输入输出逻辑电路的输出端；

其中，所述第二选通器的使能端、所述第三选通器的使能端和所述第四选通器的使能端相连，并适于接收使能信号；所述第一触发器的时钟端、所述第二触发器的时钟端和所述第三触发器的时钟端相连，并适于接收时钟信号。

8.一种电子设备，其特征在于，包括根据权利要求1-7中任一项所述的低功耗芯片。