CN117153682A - 半导体装置以及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体装置以及其制作方法，其中该半导体装置包括III‑V族化合物半导体层、硅掺杂III‑V族化合物阻障层与富硅张应力层。硅掺杂III‑V族化合物阻障层设置在III‑V族化合物半导体层上，而富硅张应力层设置在硅掺杂III‑V族化合物阻障层上。半导体装置的制作方法包括下列步骤。在III‑V族化合物半导体层上形成III‑V族化合物阻障层。在III‑V族化合物阻障层上形成富硅张应力层。在富硅张应力层形成之后，进行退火制作工艺。富硅张应力层中的一部分的硅通过退火制作工艺扩散进入III‑V族化合物阻障层中而形成硅掺杂III‑V族化合物阻障层。

Description

半导体装置以及其制作方法
技术领域
本发明涉及一种半导体装置以及其制作方法，尤其是涉及一种包括III-V族化合物半导体层的半导体装置以及其制作方法。
背景技术
III-V族化合物半导体由于其半导体特性而可应用于形成许多种类的集成电路装置，例如高功率场效晶体管、高频晶体管或高电子迁移率晶体管(high electron mobilitytransistor，HEMT)。在高电子迁移率晶体管中，两种不同能带隙(band-gap)的半导体材料是结合而于接面(junction)形成异质接面(heterojunction)而为载流子提供沟道。近年来，氮化镓(GaN)系列的材料由于拥有较宽能隙与饱和速率高的特点而适合应用于高功率与高频率产品。氮化镓系列的高电子迁移率晶体管由材料本身的压电效应产生二维电子气(2DEG)，其电子速度及密度均较高，故可用以增加切换速度。然而，如何通过对于材料、结构或/及制作方法的设计改变来进一步改良以III-V族化合物材料形成的晶体管的电性表现仍是相关领域人士的研究方向。
发明内容
本发明提供了一种半导体装置以及其制作方法，利用富硅张应力(silicon-richtensile stress)层形成硅掺杂(silicon-doped)III-V族化合物阻障层，由此降低半导体装置的沟道区域的电阻抗并提升半导体装置的相关电性表现。
本发明的一实施例提供一种半导体装置的制作方法，包括下列步骤。在一III-V族化合物半导体层上形成一III-V族化合物阻障层。在III-V族化合物阻障层上形成一富硅张应力层。在富硅张应力层形成之后，进行一退火制作工艺。富硅张应力层中的一部分的硅通过退火制作工艺扩散进入III-V族化合物阻障层中而形成一硅掺杂III-V族化合物阻障层。
本发明的一实施例提供一种半导体装置，包括一III-V族化合物半导体层、一硅掺杂III-V族化合物阻障层以及一富硅张应力层。硅掺杂III-V族化合物阻障层设置在III-V族化合物半导体层上，而富硅张应力层设置在硅掺杂III-V族化合物阻障层上。
附图说明
图1为本发明一实施例的半导体装置的示意图；
图2至图8为本发明一实施例的半导体装置的制作方法示意图，其中
图3为图2之后的状况示意图；
图4为图3之后的状况示意图；
图5为图4之后的状况示意图；
图6为图5之后的状况示意图；
图7为图6之后的状况示意图；
图8为图7之后的状况示意图。
主要元件符号说明
2DEG 二维电子气
10 基底
10B 底表面
10T 上表面
12 III-V族化合物半导体层
14 III-V族化合物阻障层
14T 硅掺杂III-V族化合物阻障层
20 钝化结构
22 富硅张应力层
24 钝化层
24C 经处理钝化层
26 紫外光透明保护层
30 源极/漏极材料
30D 漏极结构
30S 源极结构
40 栅极结构
91 退火制作工艺
92 退火制作工艺
93 紫外光处理
101 半导体装置
D1 垂直方向
D2 水平方向
RC 凹陷
TK1 厚度
TK2 厚度
具体实施方式
以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。
在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。
用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。
用语“蚀刻”在本文中通常用来描述用以图案化材料的制作工艺，使得在蚀刻完成后的材料的至少一部分能被留下。当“蚀刻”一材料时，该材料的至少一部分在蚀刻结束后可被保留。与此相反的是，当“移除”材料时，基本上所有的材料可在过程中被除去。然而，在一些实施例中，“移除”可被认为是一个广义的用语而包括刻蚀。
在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
请参阅图1。图1所绘示为本发明一实施例的半导体装置101的示意图。如图1所示，半导体装置101包括一III-V族化合物半导体层12、一硅掺杂(silicon-doped)III-V族化合物阻障层14T以及一富硅(silicon-rich)张应力(tensile stress)层22。硅掺杂III-V族化合物阻障层14T设置在III-V族化合物半导体层12上，而富硅张应力层22设置在硅掺杂III-V族化合物阻障层14T上。富硅张应力层22以及硅掺杂III-V族化合物阻障层14T可用以增加对于半导体装置101中的沟道区域施加的张应力，由此可降低半导体装置的沟道区域的电阻抗并提升半导体装置的相关电性表现。
举例来说，在一些实施例中，二维电子气(two-dimensional electron gas)2DEG可形成在III-V族化合物半导体层12中靠近III-V族化合物半导体层12与硅掺杂III-V族化合物阻障层14T交界处的位置，而通过增加对于沟道区域施加的张应力可使二维电子气2DEG的密度增加，故可因此降低包括有二维电子气2DEG的区域的电阻，进而可降低半导体装置101的导通电阻(on-resistance，Ron)从而达到省电效果。此外，在本案的各附图中，是以虚线表示二维电子气2DEG的位置，而此虚线的宽度则可代表二维电子气2DEG的浓度高低，例如相对较细的虚线代表浓度相对较低的二维电子气，而相对较粗的虚线代表浓度相对较高的二维电子气，但并不以此为限。
进一步说明，在一些实施例中，半导体装置101可还包括一基底10，而III-V族化合物半导体层12可在一垂直方向D1上设置在基底10的上表面10T上。基底10可包括硅基底、碳化硅(SiC)基底、氮化镓(gallium nitride，GaN)基底、蓝宝石(sapphire)基底或其他适合材料所形成之基底。在一些实施例中，在形成III-V族化合物半导体层12之前，可先在基底10上形成一缓冲层(未绘示)，而缓冲层可包括例如氮化镓、氮化铝镓(aluminum galliumnitride，AlGaN)、氮化铝铟(aluminum indium nitride，AlInN)或其他适合的缓冲材料，但并不以此为限。换句话说，缓冲层可在垂直方向D1位于基底10与III-V族化合物半导体层12之间。
在一些实施例中，III-V族化合物半导体层12可包括氮化镓、氮化铟镓(indiumgallium nitride，InGaN)或其他适合的III-V族化合物半导体材料，而硅掺杂III-V族化合物阻障层14T可包括掺杂硅的氮化铝镓、掺杂硅的氮化铝铟、掺杂硅的氮化铝镓铟、掺杂硅的氮化铝(aluminum nitride，AlN)或其他掺杂硅的III-V族化合物材料。富硅张应力层22可包括氮化硅、碳化硅或其他含有硅且具有所需张应力特性的材料。在一些实施例中，富硅张应力层22中的硅含量与张应力之间可大体上呈正相关，而富硅张应力层22可被视为具有相对较高硅含量的含硅张应力层，但并不以此为限。在一些实施例中，可通过调整用以形成富硅张应力层22的制作工艺条件来达到具有所需张应力特性的效果，例如可调整化学气相沉积制作工艺中的制作工艺功率(power)、制作工艺压力、制作工艺温度、反应气体流速、反应气体比率等，但并不以此为限。在一些实施例中，富硅张应力层22的张应力可大于或等于500牛顿/平方毫米(N/mm2)，由此达到所需的效果，但并不以此为限。在一些实施例中，富硅张应力层22的张应力可介于200牛顿/平方毫米至600牛顿/平方毫米之间，避免过高的张应力所带来的负面影响。
在一些实施例中，上述的垂直方向D1可被视为基底10的厚度方向，基底10在垂直方向D1上可具有相对的上表面10T与一底表面10B，而上述的III-V族化合物半导体层12、硅掺杂III-V族化合物阻障层14T以及富硅张应力层22可形成在上表面10T的一侧。与垂直方向D1大体上正交的水平方向(例如水平方向D2以及其他与垂直方向D1正交的方向)可大体上与基底10的上表面10T或/及底表面10B平行，但并不以此为限。在本文中所述在垂直方向D1上相对较高的位置或/及部件与基底10的底表面10B之间在垂直方向D1上的距离可大于在垂直方向D1上相对较低的位置或/及部件与基底10的底表面10B之间在垂直方向D1上的距离，各部件的下部或底部可比此部件的上部或顶部在垂直方向D1上更接近基底10的底表面10B，在某个部件之上的另一部件可被视为在垂直方向D1上相对较远离基底10的底表面10B，而在某个部件之下的另一部件可被视为在垂直方向D1上相对较接近基底10的底表面10B。
在一些实施例中，半导体装置101可还包括一钝化(passivation)层24以及一紫外光透明(UV-transparent)保护层26。钝化层24设置在富硅张应力层22上，而紫外光透明保护层26设置在钝化层24上。钝化层24可包括氧化硅、氧化铝或其他适合的绝缘材料，而紫外光透明保护层26可包括可使紫外光穿透的氮化硅材料或其他具有使紫外光穿透特性的绝缘材料。在一些实施例中，富硅张应力层22的张应力可高于钝化层24的张应力，而钝化层24可相对较厚，用以搭配相关制作工艺来调整钝化层24的张应力。因此，钝化层24的厚度TK2可大于富硅张应力层22的厚度TK1，而钝化层24可被视为内嵌的应力调节器，但并不以此为限。
在一些实施例中，紫外光透明保护层26还可具有相对较低的水气或/及水氧穿透率，用以对钝化层24或其他材料层提供保护效果而降低外在环境的影响，且钝化层24的张应力可高于紫外光透明保护层26的张应力，但并不以此为限。在一些实施例中，富硅张应力层22、钝化层24以及紫外光透明保护层26可一并被视为一钝化结构20，而富硅张应力层22、钝化层24以及紫外光透明保护层26在垂直方向D1上的投影图案或/及投影面积可大体上彼此相等，但并不以此为限。换句话说，半导体装置101可包括钝化结构20，且钝化结构20可由三层不同的材料层组成，用以增加或/及调整对于半导体装置101中的沟道区域施加的张应力。
在一些实施例中，半导体装置101可还包括一源极结构30S、一漏极结构30D以及一栅极结构40。源极结构30S与漏极结构30D可分别在垂直方向D1上贯穿紫外光透明保护层26、钝化层24以及富硅张应力层22。在一些实施例中，源极结构30S与漏极结构30D可分别还在垂直方向D1上贯穿硅掺杂III-V族化合物阻障层14T而直接接触III-V族化合物半导体层12，但并不以此为限。在一些实施例中，源极结构30S与漏极结构30D可未贯穿硅掺杂III-V族化合物阻障层14T，故硅掺杂III-V族化合物阻障层14T的一部分可在垂直方向D1上位于源极结构30S与III-V族化合物半导体层12之间，而硅掺杂III-V族化合物阻障层14T的另一部分可在垂直方向D1上位于漏极结构30D与III-V族化合物半导体层12之间，但并不以此为限。
在一些实施例中，钝化层24可在垂直方向D1以及水平方向D2上被富硅张应力层22、紫外光透明保护层26、源极结构30S以及漏极结构30D包围，栅极结构40可在水平方向D2上位于源极结构30S以及漏极结构30D之间，且栅极结构40可在垂直方向D1上贯穿紫外光透明保护层26、钝化层24以及富硅张应力层22，但并不以此为限。在一些实施例中，栅极结构40可部分设置在硅掺杂III-V族化合物阻障层14T中而未贯穿硅掺杂III-V族化合物阻障层14T。在一些实施例中，栅极结构40可接触硅掺杂III-V族化合物阻障层14T的上表面而没有部分设置在硅掺杂III-V族化合物阻障层14T中。
在一些实施例中，栅极结构40、源极结构30S与漏极结构30D可分别包括金属导电材料或其他适合的导电材料。上述的金属导电材料可包括金(Au)、钨(W)、钴(Co)、镍(Ni)、钛(Ti)、钼(Mo)、铜(Cu)、铝(Al)、钽(Ta)、钯(Pd)、铂(Pt)、上述材料的化合物、复合层或合金，但并不以此为限。在一些实施例中，栅极结构40可包括由上述导电材料所形成的栅极电极(未绘示)以及栅极介电层(未绘示)位于此栅极电极之下，而栅极介电层的材料可包括氮化铝、氮化硅(例如Si3N4)、氧化硅(例如SiO2)、氧化铝(例如Al2O3)、氧化铪(例如HfO2)、氧化镧(例如La2O3)、氧化镥(例如Lu2O3)、氧化镧镥(LaLuO3)或其他适合的介电材料。在一些实施例中，半导体装置101可被视为一晶体管结构，例如高电子迁移率晶体管(high electronmobility transistor，HEMT)，但并不以此为限。
请参阅图1至图8。图2至图8所绘示为本发明一实施例的半导体装置的制作方法示意图，其中图3绘示了图2之后的状况示意图，图4绘示了图3之后的状况示意图，图5绘示了图4之后的状况示意图，图6绘示了图5之后的状况示意图，图7绘示了图6之后的状况示意图，而图8绘示了图7之后的状况示意图。在一些实施例中，图1可被视为绘示了图8之后的状况示意图，但并不以此为限。如图2与图3所示，本实施例的制作方法可包括下列步骤。在在III-V族化合物半导体层12上形成一III-V族化合物阻障层14，并在III-V族化合物阻障层14上形成富硅张应力层22。在富硅张应力层22形成之后，进行一退火制作工艺91，而富硅张应力层22中的一部分的硅通过退火制作工艺91扩散进入III-V族化合物阻障层14中而形成硅掺杂III-V族化合物阻障层14T。在一些实施例中，III-V族化合物阻障层14可包括氮化铝镓、氮化铝铟、氮化铝镓铟、氮化铝或其他适合的III-V族化合物材料。在一些实施例中，硅掺杂III-V族化合物阻障层14T的张应力可高于III-V族化合物阻障层14(也就是未进行退火制作工艺91之前的状态)的张应力，由此可通过富硅张应力层22以及硅掺杂III-V族化合物阻障层14T增加对半导体装置中的沟道区域施加的张应力，并可使二维电子气2DEG的密度增加，但并不以此为限。在一些实施例中，退火制作工艺91可包括快速热处理(rapidthermal processing，RTP)或其他适合的热处理方式，而退火制作工艺91的制作工艺温度可高于摄氏800度，但并不以此为限。
进一步说明，本实施例的制作方法可包括但并不限于下列步骤。如图3与图4所示，在退火制作工艺91之后，可在富硅张应力层22上形成钝化层24，并在钝化层24上形成紫外光透明保护层26。在一些实施例中，钝化层24也可用以增加对半导体装置中的沟道区域施加的张应力，并可使二维电子气2DEG的密度增加，但并不以此为限。然后，如图4与图5所示，可在对应源极结构与漏极结构的区域形成凹陷RC，而凹陷RC可在垂直方向D1上贯穿紫外光透明保护层26、钝化层24以及富硅张应力层22。在一些实施例中，凹陷RC可还贯穿硅掺杂III-V族化合物阻障层14T而暴露出部分的III-V族化合物半导体层12，但并不以此为限。然后，如图6所示，可形成一源极/漏极材料30，而源极/漏极材料30可部分形成在凹陷RC中且部分形成在紫外光透明保护层26上。在一些实施例中，源极/漏极材料30可包括由多层材料层堆叠而成的结构，例如可包括硅层以及形成在硅层上的一层或多层金属层，但并不以此为限。
如图6与图7所示，可对源极/漏极材料30进行图案化而形成源极结构30S与漏极结构30D。在一些实施例中，可在源极结构30S与漏极结构30D形成之后进行一退火制作工艺92，用以使源极/漏极材料中的硅层与金属层产生反应而形成金属硅化物层，由此使源极结构30S与漏极结构30D可与硅掺杂III-V族化合物阻障层14T或/及III-V族化合物半导体层12之间形成欧姆接触(Ohmic contact)，但并不以此为限。退火制作工艺92可包括快速热处理或其他适合的热处理方式。
如图7与图8所示，在退火制作工艺92之后(也就是在紫外光透明保护层26、源极结构30S以及漏极结构30D形成之后)，可进行一紫外光处理93，用以使紫外光穿过紫外光透明保护层26而对钝化层24产生疗化(curing)作用。换句话说，源极结构30S与漏极结构30D可在紫外光透明保护层26形成之后以及紫外光处理93之前形成。在一些实施例中，钝化层24中的材料可通过被紫外光照射而进行重组，由此可提升钝化层24的张应力，从而可进一步增加对半导体装置中的沟道区域施加的张应力并可使二维电子气2DEG的密度进一步增加，但并不以此为限。换句话说，钝化层24的张应力可通过紫外光处理93而增加，钝化层24可通过紫外光处理93而被转变成经处理钝化层24C，而经处理钝化层24C的张应力可高于紫外光处理93之前的钝化层24的张应力。在一些实施例中，可通过调整紫外光处理93的制作工艺条件(例如紫外光照射时间或/及照射强度等)来控制经处理钝化层24C的张应力状况，故钝化层24可被视为内嵌的应力调节器，但并不以此为限。如图8与图1所示，在紫外光处理93之后，可形成上述的栅极结构40，从而形成半导体装置101。
综上所述，在本发明的半导体装置以及其制作方法中，可利用富硅张应力层搭配退火制作工艺而形成硅掺杂III-V族化合物阻障层，由此增加对半导体装置中的沟道区域施加的张应力而使二维电子气的密度增加，进而可降低半导体装置的导通电阻并提升相关电性表现。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体装置的制作方法，包括：
在III-V族化合物半导体层上形成III-V族化合物阻障层；
在该III-V族化合物阻障层上形成富硅张应力层；以及
在该富硅张应力层形成之后，进行退火制作工艺，其中该富硅张应力层中的一部分的硅通过该退火制作工艺扩散进入该III-V族化合物阻障层中而形成硅掺杂III-V族化合物阻障层。
2.如权利要求1所述的半导体装置的制作方法，其中该富硅张应力层包括氮化硅或碳化硅。
3.如权利要求1所述的半导体装置的制作方法，还包括：
在该退火制作工艺之后，在该富硅张应力层上形成钝化层。
4.如权利要求3所述的半导体装置的制作方法，其中该富硅张应力层的张应力高于该钝化层的张应力。
5.如权利要求3所述的半导体装置的制作方法，其中该钝化层的厚度大于该富硅张应力层的厚度。
6.如权利要求3所述的半导体装置的制作方法，还包括：
在该钝化层上形成紫外光透明保护层。
7.如权利要求6所述的半导体装置的制作方法，其中该钝化层的张应力高于该紫外光透明保护层的张应力。
8.如权利要求6所述的半导体装置的制作方法，还包括：
在该紫外光透明保护层形成之后，进行紫外光处理，其中该钝化层的张应力通过该紫外光处理而增加。
9.如权利要求8所述的半导体装置的制作方法，还包括：
形成源极结构与漏极结构，其中该源极结构与该漏极结构分别在垂直方向上贯穿该紫外光透明保护层、该钝化层以及该富硅张应力层。
10.如权利要求9所述的半导体装置的制作方法，其中该源极结构与该漏极结构是在该紫外光透明保护层形成之后以及该紫外光处理之前形成。
11.如权利要求8所述的半导体装置的制作方法，还包括：
在该紫外光处理之后，形成栅极结构，该栅极结构贯穿该紫外光透明保护层、该钝化层以及该富硅张应力层。
12.一种半导体装置，包括：
III-V族化合物半导体层；
硅掺杂III-V族化合物阻障层，设置在该III-V族化合物半导体层上；以及
富硅张应力层，设置在该硅掺杂III-V族化合物阻障层上。
13.如权利要求12所述的半导体装置，其中该富硅张应力层包括氮化硅或碳化硅。
14.如权利要求12所述的半导体装置，还包括：
钝化层，设置在该富硅张应力层上。
15.如权利要求14所述的半导体装置，其中该富硅张应力层的张应力高于该钝化层的张应力。
16.如权利要求14所述的半导体装置，其中该钝化层的厚度大于该富硅张应力层的厚度。
17.如权利要求14所述的半导体装置，还包括：
紫外光透明保护层，设置在该钝化层上。
18.如权利要求17所述的半导体装置，还包括：
源极结构与漏极结构，其中该源极结构与该漏极结构分别在垂直方向上贯穿该紫外光透明保护层、该钝化层以及该富硅张应力层。
19.如权利要求18所述的半导体装置，其中该钝化层被该富硅张应力层、该紫外光透明保护层、该源极结构以及该漏极结构包围。
20.如权利要求17所述的半导体装置，还包括：
栅极结构，贯穿该紫外光透明保护层、该钝化层以及该富硅张应力层，其中该栅极结构在水平方向上位于该源极结构以及该漏极结构之间。
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