CN117135486A - 电压域全局快门读出电路 - Google Patents

电压域全局快门读出电路 Download PDF

Info

Publication number
CN117135486A
CN117135486A CN202310509154.2A CN202310509154A CN117135486A CN 117135486 A CN117135486 A CN 117135486A CN 202310509154 A CN202310509154 A CN 202310509154A CN 117135486 A CN117135486 A CN 117135486A
Authority
CN
China
Prior art keywords
transistor
coupled
reset
pixel
storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310509154.2A
Other languages
English (en)
Inventor
高哲
海老原弘知
傅玲
代铁军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Omnivision Technologies Inc
Original Assignee
Omnivision Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Omnivision Technologies Inc filed Critical Omnivision Technologies Inc
Publication of CN117135486A publication Critical patent/CN117135486A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/53—Control of the integration time
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/53—Control of the integration time
    • H04N25/532—Control of the integration time by controlling global shutters in CMOS SSIS
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/65—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本发明涉及一种电压域全局快门读出电路。一种全局快门读出电路包含耦合于复位电压与位线之间的复位晶体管。像素启用晶体管耦合于所述复位晶体管与源极跟随器晶体管之间。所述像素启用晶体管的第一与第二端子响应于耦合到所述像素启用晶体管的第三端子的像素启用信号而耦合在一起。第一存储晶体管耦合到所述像素启用晶体管的所述第二端子及所述源极跟随器晶体管的栅极。第一存储电容器耦合到所述第一存储晶体管。第二存储晶体管耦合到所述像素启用晶体管的所述第二端子及所述源极跟随器晶体管的所述栅极。第二存储电容器耦合到所述第二存储晶体管。行选择晶体管耦合到所述源极跟随器晶体管以从所述全局快门读出电路产生输出信号。

Description

电压域全局快门读出电路
技术领域
本发明大体来说涉及图像传感器，且特定来说但非排他地，涉及供在从图像传感器读出图像数据时使用的全局快门读出电路。
背景技术
图像传感器已变得无所不在。其广泛地用于数码静态相机、蜂窝式电话、安全摄像机、医疗、汽车及其它应用中。用于制造图像传感器的技术一直继续快速地进展。举例来说，对较高分辨率及较低功率消耗的需求已促进了这些装置的进一步小型化及集成。
按惯例，图像传感器在像素阵列上接收光，所述光在像素中产生电荷。光的强度可影响在每一像素中产生的电荷量，其中较高强度产生较高电荷量。相关双取样(CDS)是与CMOS图像传感器(CIS)一起使用来通过对来自图像传感器的图像数据进行取样且移除从来自图像传感器的复位值读数取样的非所要偏移而减少来自从图像传感器读出的图像的噪声的技术。在全局快门CIS设计中，使用取样与保持开关来对信号(SHS)读数进行取样与保持，以及对来自图像传感器的复位(SHR)读数进行取样与保持。取样与保持电路***中的SHR及SHS开关经控制以对来自图像传感器的复位电平及信号电平进行取样。在全局取样完成之后，执行来自图像传感器的读出以将经取样复位电平及信号电平数字化。复位电平与信号电平之间的经数字化差在CDS计算中用于恢复真实图像信号。
发明内容
本发明的一方面针对于一种全局快门读出电路，其包括：复位晶体管，其耦合于复位电压与来自像素电路的位线之间；像素启用晶体管，其具有耦合到所述位线及所述复位晶体管的第一端子；源极跟随器晶体管，其具有耦合到所述像素启用晶体管的第二端子的栅极，使得所述像素启用晶体管耦合于所述复位晶体管与所述源极跟随器晶体管之间，其中所述像素启用晶体管的所述第一与第二端子响应于耦合到所述像素启用晶体管的第三端子的像素启用信号而耦合在一起；第一存储晶体管，其耦合到所述像素启用晶体管的所述第二端子及所述源极跟随器晶体管的所述栅极；第一存储电容器，其耦合到所述第一存储晶体管；第二存储晶体管，其耦合到所述像素启用晶体管的所述第二端子及所述源极跟随器晶体管的所述栅极；第二存储电容器，其耦合到所述第二存储晶体管；及行选择晶体管，其耦合到所述源极跟随器晶体管以从所述全局快门读出电路产生输出信号。
本发明的另一方面针对于一种成像***，其包括：像素阵列，其包含多个像素电路；控制电路***，其耦合到所述像素阵列以控制所述像素阵列的操作；及读出电路***，其耦合到所述像素阵列以从所述像素阵列读出图像数据，其中所述读出电路***包含多个全局快门读出电路，其中每一全局快门读出电路包括：复位晶体管，其耦合于复位电压与耦合到所述像素阵列的位线之间；像素启用晶体管，其具有耦合到所述位线及所述复位晶体管的第一端子；源极跟随器晶体管，其具有耦合到所述像素启用晶体管的第二端子的栅极，使得所述像素启用晶体管耦合于所述复位晶体管与所述源极跟随器晶体管之间，其中所述像素启用晶体管的所述第一与第二端子响应于耦合到所述像素启用晶体管的第三端子的像素启用信号而耦合在一起；第一存储晶体管，其耦合到所述像素启用晶体管的所述第二端子及所述源极跟随器晶体管的所述栅极；第一存储电容器，其耦合到所述第一存储晶体管；第二存储晶体管，其耦合到所述像素启用晶体管的所述第二端子及所述源极跟随器晶体管的所述栅极；第二存储电容器，其耦合到所述第二存储晶体管；及行选择晶体管，其耦合到所述源极跟随器晶体管以从所述全局快门读出电路产生输出信号。
附图说明
参考以下各图描述本发明的非限制性及非穷尽性实施例，其中遍及各个视图除非另有规定，否则相似参考编号指代相似部件。
图1图解说明根据本发明的教示的成像***的一个实例。
图2展示根据本发明的教示的图像传感器中的像素电路及电压域全局快门读出电路的实例的示意图。
图3图解说明根据本发明的教示的在滚动读出周期期间实例像素电路及电压域全局快门读出电路中的信号值的时序图。
图4展示根据本发明的教示的图像传感器中的像素电路及电压域全局快门读出电路的另一实例的示意图。
图5图解说明根据本发明的教示的在全局转移周期之前的全局放电周期期间另一实例像素电路及电压域全局快门读出电路中的信号值的时序图。
图6展示根据本发明的教示的图像传感器中的像素电路及电压域全局快门读出电路的又一实例的示意图。
图7图解说明根据本发明的教示的在全局转移周期之前的全局放电周期期间又一实例像素电路及电压域全局快门读出电路中的信号值的时序图。
遍及图式的数个视图，对应参考字符指示对应组件。所属领域的技术人员将了解，图中的元件是为简单及清晰起见而图解说明的，且未必按比例绘制。举例来说，为帮助改进对本发明的各种实施例的理解，各图中的元件中的一些元件的尺寸可相对于其它元件而被放大。并且，通常不描绘商业上可行的实施例中有用或必需的常见而众所周知的元件以便促进对本发明的这些各种实施例的较不受阻碍的观看。
具体实施方式
本文中描述针对于电压域全局快门读出电路的实例。在以下描述中，陈述众多特定细节以便提供对实例的透彻理解。然而，相关领域的技术人员将认识到，本文中所描述的技术可在不具有特定细节中的一或多者的情况下实践或者可利用其它方法、组件、材料等来实践。在其它例子中，未详细展示或描述众所周知的结构、材料或操作以避免使某些方面模糊。
遍及本说明书，对“一个实例”或“一个实施例”的提及意指结合所述实例所描述的特定特征、结构或特性包含于本发明的至少一个实例中。因此，遍及本说明书，在各个位置中短语“在一个实例中”或“在一个实施例中”的出现未必全部是指同一实例。此外，在一或多个实例中可以任何适合方式组合所述特定特征、结构或特性。
遍及本说明书，使用数个技术术语。这些术语将呈现其在其所属领域中的普通含义，除非本文中另外具体定义或其使用的上下文将另外清晰地暗示。应注意，在本文件中，元件名称与符号可互换地使用(例如，Si与硅)；然而，这两者具有相同含义。
在下文所描述的各种实例中，揭露经改进实例电压域全局读出电路。在各种实例中，全局读出电路具有较少泄漏、较少固定模式噪声、经改进线性度、经减少全局转移时间及经减小大小，以及较少随机噪声等。例如，现有全局快门读出电路方法中存在向接地的泄漏，这部分地由于通向整个像素阵列中的所有相关联存储电容器的电阻路径而造成图像中像素之间的固定模式噪声及非均匀性。通过接地通向所有存储电容器的这些电阻路径进一步增加在使电容器放电时的滞后时间。在本文中所描述的各种实例中，利用包含在根据本发明的教示的全局快门读出电路中的像素启用晶体管来截断或消除此向接地的泄漏。在其它实例中，根据本发明的教示，像素启用晶体管包含在存储电容器的放电路径中，其中存储电容器的两个板极通过像素启用晶体管耦合到同一复位电压，这会显著减少存储电容器的放电时间。在又一些实例中，从全局快门读出电路移除通向接地的偏置晶体管路径及共源共栅晶体管路径，使得存储电容器通过像素启用晶体管复位到复位电压。从全局快门读出电路移除通向接地的偏置晶体管路径及共源共栅晶体管路径会减小根据本发明的教示的全局快门读出电路的大小以及随机噪声。
为图解说明，图1展示根据本发明的教示的具有像素阵列的成像***100的一个实例，所述像素阵列具有通过电压域全局快门读出电路读出的像素电路。特定来说，图1中所描绘的实例图解说明包含像素阵列102、位线112、控制电路110、读出电路106及功能逻辑108的成像***100。在各种实例中，成像***可实施为CMOS图像传感器(CIS)，在一个实例中，所述CIS可呈包含与逻辑裸片或专用集成电路(ASIC)裸片堆叠的像素裸片的堆叠芯片方案。在一个实例中，像素裸片可包含像素阵列102，且ASIC裸片可包含具有根据本发明的教示的全局快门读出电路的读出电路***，所述全局快门读出电路通过包含在像素级连接中的位线112耦合到像素阵列102。在一个实例中，除读出电路***106以及功能逻辑108之外，ASIC还可包含控制电路110。
在一个实例中，像素阵列102是包含多个像素电路104(例如，P1、P2、…、Pn)的二维(2D)阵列，所述多个像素电路布置成行(例如，R1到Ry)及列(例如，C1到Cx)以获取人、地点、对象等的图像数据，所述图像数据接着可用于再现人、地点、对象等的图像。
在各种实例中，每一像素电路104可包含配置成响应于入射光而光生图像电荷的一或多个光电二极管。在一或多个光电二极管中产生的图像电荷转移到包含在每一像素电路104中的浮动扩散部，所述图像电荷可被转换成图像信号，所述图像信号接着由读出电路106通过位线112从每一像素电路104读出。在各种实例中，读出电路106可配置成通过列位线112读出图像信号。在各种实例中，读出电路106可包含全局快门读出电路、电流源、路由电路***，及可包含在模/数转换器中的比较器或其它器件。
在实例中，由读出电路106中的模/数转换器产生的数字图像数据值可接着由功能逻辑108接收。功能逻辑108可仅存储数字图像数据或甚至通过应用后图像效应(例如，裁剪、旋转、移除红眼、调整亮度、调整对比度或其它)而操纵数字图像数据。
在一个实例中，控制电路104耦合到像素阵列102以控制像素阵列102中的多个光电二极管的操作。举例来说，控制电路104可产生用于控制图像获取的全局快门信号。在其它实例中，图像获取与例如闪光等照明效应同步。
在一个实例中，成像***100可包含在数码相机、移动电话、膝上型计算机等中。另外，成像***100可耦合到其它硬件，例如处理器(通用或其它)、存储器元件、输出(USB端口、无线发射器、HDMI端口等)、照明/闪光灯、电输入(键盘、触控显示器、跟踪垫、鼠标、麦克风等)及/或显示器。其它硬件可将指令递送到成像***100、从成像***100提取图像数据或操纵由成像***100供应的图像数据。
图2展示根据本发明的教示的图像传感器中的像素电路204的实例及全局快门读出电路254的实例的示意图。应注意，图2的像素电路204可为图1中所描述的像素电路104中的一者的实例，且下文所提及的类似命名及编号的元件与上文所描述类似地耦合及起作用。
如图2中所描绘的实例中所展示，像素电路204可包含在像素裸片226中，且全局快门读出电路254可包含在ASIC裸片228中所包含的读出电路中。在一个实例中，像素电路204包含经耦合以响应于入射光而光生图像电荷的光电二极管214。转移晶体管216经耦合以响应于转移信号TX而将所光生图像电荷从光电二极管214转移到浮动扩散部218。复位晶体管220耦合到像素电压供应器(例如，PIXVD)以响应于复位信号RST而使浮动扩散部218复位。源极跟随器晶体管222的栅极经耦合以将浮动扩散部218中的电荷转换成图像数据信号，所述图像数据信号经耦合以通过行选择晶体管224响应于行选择信号GS而通过位线212输出。在利用相关双取样(CDS)的成像***中，浮动扩散部218上的电荷也在浮动扩散部复位操作之后通过位线212读出以获得复位电平，且浮动扩散部218上的电荷也在图像电荷被转移到浮动扩散部218之后通过位线212读出以获得信号电平。
继续所描绘实例，全局快门读出电路254包含耦合于复位电压(例如，VD)与来自像素电路204的位线212之间的复位晶体管230。在一个实例中，复位晶体管230配置成响应于复位行控制信号RST_ROW而受控制。如所描绘实例中所展示，像素启用晶体管236包含耦合到位线212及复位晶体管230的第一端子(例如，第一源极/漏极端子)。源极跟随器晶体管248包含耦合到像素启用晶体管236的第二端子(例如，第二源极/漏极端子)的栅极，使得像素启用晶体管236耦合于复位晶体管230与源极跟随器晶体管248之间。在一个实例中，像素启用晶体管236的第一与第二端子响应于耦合到像素启用晶体管236的第三端子(例如，栅极)的像素启用信号PIXEN而耦合在一起。
如图2中所展示的实例中所展示，第一存储晶体管240耦合到像素启用晶体管236的第二端子及源极跟随器晶体管248的栅极。第一存储电容器242耦合到第一存储晶体管240。如所展示，第二存储晶体管244也耦合到像素启用晶体管236的第二端子及源极跟随器晶体管248的栅极。第二存储电容器246耦合到第二存储晶体管244。如所描绘实例中所展示，第一存储晶体管240配置成响应于取样与保持复位控制信号SHR而受控制，且第二存储晶体管244配置成响应于取样与保持信号控制信号SHS而受控制。
在实例中，行选择晶体管250耦合到源极跟随器晶体管248，使得源极跟随器晶体管248及行选择晶体管250耦合于电压供应器(例如，AVD)与全局快门读出电路254的输出252之间。在操作中，行选择晶体管250耦合到源极跟随器晶体管248以在输出252上从全局快门读出电路254产生输出信号。如所描绘实例中所展示，行选择晶体管250配置成响应于行选择行信号RS_ROW而受控制。
在所图解说明实例中，浮动扩散部238耦合到像素启用晶体管236的第二端子、源极跟随器晶体管248的栅极、第一存储晶体管240及第二存储晶体管244，如所展示。如此，第一存储晶体管240及第一存储电容器242耦合于浮动扩散部238与参考电压(例如，VM)之间。类似地，第二存储晶体管244及第二存储电容器246耦合于浮动扩散部238与参考电压VM之间。
在图2中所描绘的实例中，全局快门读出电路254还包含耦合于像素启用晶体管236的第一端子与接地(例如，AGND)之间的偏置晶体管232。在实例中，共源共栅晶体管234耦合于像素启用晶体管236的第一端子与偏置晶体管232之间。在一个实例中，偏置晶体管232的栅极耦合到第一偏置电压Vb且共源共栅晶体管234的栅极耦合到第二偏置电压Vc。
图3图解说明根据本发明的教示的在滚动读出周期期间实例像素电路及电压域全局快门读出电路中的信号值的时序图。应了解，图3中所描绘的信号可为图2中所展示的像素电路204及全局快门读出电路254中所描绘的信号的实例，且上文所描述的类似命名及编号的元件在下文类似地耦合及起作用。
现在参考所描绘实例，图3图解说明在滚动读出周期期间的行选择信号GS 324、行选择行信号RS_ROW 350、复位行控制信号RST_ROW 330、像素启用信号PIXEN 336、取样与保持复位控制信号SHR 340、取样与保持信号控制信号SHS 344、第二偏置电压Vc 334，及第一偏置电压Vb 332。应了解，在图像传感器电路(例如图2中所展示的像素电路204及全局快门读出电路254)的操作期间，可存在全局预充电周期、后续接着滚动读出周期、后续接着全局放电周期、后续接着全局转移周期。
往回参考图3中所描绘的时序图实例，应注意，行选择信号GS 324、第一偏置电压Vb 332及第二偏置电压Vc 334在整个滚动读出周期为零。如所图解说明，复位行控制信号RST_ROW 330配置成接通复位晶体管230以使位线212复位到复位电压VD。接下来，行选择行信号RS_ROW 350接通行选择晶体管250，且像素启用信号PIXEN 336在复位晶体管230仍接通的同时被脉冲化接通及关断以使浮动扩散部238复位到复位电压VD。
在各种实例中，当像素启用信号PIXEN 336变低时，像素启用晶体管236的栅极源极电压VGS将足够低，以完全切断从浮动扩散部238通过共源共栅晶体管234及偏置晶体管232通向接地AGND的泄漏路径。因此，根据本发明的教示，在操作期间，从浮动扩散部238通过共源共栅晶体管234及偏置晶体管232通向接地AGND的泄漏路径在像素启用晶体管236关断之后被完全截断。因此，根据本发明的教示，图像中像素之间的固定模式噪声及非均匀性被减少或消除。
在像素启用信号PIXEN 336关断之后，取样与保持复位控制信号SHR 340被脉冲化以电荷共享在全局转移周期期间取样的黑色电荷与第一存储电容器242中在浮动扩散部238处取样的复位值。接下来，像素启用信号PIXEN 336再次在复位晶体管230仍接通的同时被脉冲化接通及关断以使浮动扩散部238复位到复位电压VD。在像素启用信号PIXEN 336关断之后，取样与保持信号控制信号SHS 344接着被脉冲化以电荷共享在全局转移周期期间取样的信号电荷与第二存储电容器246中在浮动扩散部238处取样的复位值。接下来，行选择行信号RS_ROW 350关断行选择晶体管250且接着复位行控制信号RST_ROW 330配置成在滚动读出结束之后关断复位晶体管230。
图4展示根据本发明的教示的图像传感器中的像素电路404及电压域全局快门读出电路454的另一实例的示意图。应了解，图4的像素电路404可为如图1中所展示包含在像素阵列102中的像素电路104中的一者的另一实例，且图4中所描绘的像素电路404及电压域全局快门读出电路454与上文详细论述的图2中所描绘的像素电路204及全局快门读出电路254共享一些类似之处。
例如，如图4中所描绘的实例中所展示，像素电路404可包含在像素裸片426中，且全局快门读出电路454可包含在ASIC裸片428中所包含的读出电路中。在一个实例中，像素电路404包含经耦合以响应于入射光而光生图像电荷的光电二极管414。转移晶体管416经耦合以响应于转移信号TX而将所光生图像电荷从光电二极管414转移到浮动扩散部418。复位晶体管420耦合到像素电压供应器(例如，PIXVD)以响应于复位信号RST而使浮动扩散部418复位。源极跟随器晶体管422的栅极经耦合以将浮动扩散部418中的电荷转换成图像数据信号，所述图像数据信号经耦合以通过行选择晶体管424响应于行选择信号GS而通过位线412输出。在利用相关双取样(CDS)的成像***中，浮动扩散部418上的电荷也在浮动扩散部复位操作之后通过位线412读出以获得复位电平，且浮动扩散部418上的电荷也在图像电荷被转移到浮动扩散部418之后通过位线412读出以获得信号电平。
中图4中所描绘的实例中，全局快门读出电路454包含耦合于复位电压(例如，VM)与来自像素电路404的位线412之间的复位晶体管430。在一个实例中，复位晶体管430配置成响应于复位行控制信号RST_ROW而受控制。如所描绘实例中所展示，像素启用晶体管436包含耦合到位线412及复位晶体管430的第一端子(例如，第一源极/漏极端子)。源极跟随器晶体管448包含耦合到像素启用晶体管436的第二端子(例如，第二源极/漏极端子)的栅极，使得像素启用晶体管436耦合于复位晶体管430与源极跟随器晶体管448之间。在一个实例中，像素启用晶体管436的第一与第二端子响应于耦合到所述像素启用晶体管的第三端子(例如，栅极)的像素启用信号PIXEN而耦合在一起。
如图4中所展示的实例中所展示，第一存储晶体管440耦合到像素启用晶体管436的第二端子及源极跟随器晶体管448的栅极。第一存储电容器442耦合到第一存储晶体管440。如所展示，第二存储晶体管444也耦合到像素启用晶体管436的第二端子及源极跟随器晶体管的栅极。第二存储电容器446耦合到第二存储晶体管444。如所描绘实例中所展示，第一存储晶体管440配置成响应于取样与保持复位控制信号SHR而受控制，且第二存储晶体管444配置成响应于取样与保持信号控制信号SHS而受控制。
在实例中，行选择晶体管450耦合到源极跟随器晶体管448，使得源极跟随器晶体管448及行选择晶体管450耦合于电压供应器(例如，AVD)与全局快门读出电路454的输出452之间。在操作中，行选择晶体管450耦合到源极跟随器晶体管448以在输出452上从全局快门读出电路454产生输出信号。如所描绘实例中所展示，行选择晶体管450配置成响应于行选择行信号RS_ROW而受控制。
在所图解说明实例中，浮动扩散部438耦合到像素启用晶体管436的第二端子、源极跟随器晶体管448的栅极、第一存储晶体管440及第二存储晶体管444，如所展示。如此，第一存储晶体管440及第一存储电容器442耦合于浮动扩散部438与参考电压(例如，VM)之间。类似地，第二存储晶体管444及第二存储电容器446耦合于浮动扩散部438与参考电压VM之间。
图4中所描绘的实例与图2中所描绘的实例之间的差异之一在于，在图4中所描绘的实例中，复位晶体管430、第一存储电容器442及第二存储电容器446全部耦合到同一参考电压(例如，VM)，如所展示。因此，在放电操作期间，第一存储电容器的第一及第二电极(例如，两端)与第二存储电容器的第一及第二电极(例如，两端)全部配置成在全局快门读出电路454内局部地耦合到同一参考电压(例如，VM)以在复位晶体管430、像素启用晶体管436、第一存储晶体管440及第二存储晶体管444接通时使第一存储电容器442及第二存储电容器446放电。因此，根据本发明的教示，在通过复位晶体管430、像素启用晶体管436、第一存储晶体管440及第二存储晶体管444的局部路径使第一存储电容器442及第二存储电容器442放电到初始值的情况下，用以使跨越第一存储电容器442的电压Vr及跨越第二电容器446的电压Vs初始化的放电时间显著减少。
在图4中所描绘的实例中，全局快门读出电路454还包含耦合于像素启用晶体管436的第一端子与接地(例如，AGND)之间的偏置晶体管432。在实例中，共源共栅晶体管434耦合于像素启用晶体管436的第一端子与偏置晶体管432之间。在一个实例中，偏置晶体管432的栅极耦合到第一偏置电压Vb且共源共栅晶体管434的栅极耦合到第二偏置电压Vc。
图5图解说明根据本发明的教示的在全局转移之前的全局放电周期期间另一实例像素电路及电压域全局快门读出电路中的信号值的时序图。应了解，图5中所描绘的信号可为图4中所展示的像素电路404及全局快门读出电路454中所描绘的信号的实例，且上文所描述的类似命名及编号的元件在下文类似地耦合及起作用。
现在参考所描绘实例，图5图解说明在全局转移周期之前的全局放电周期期间的行选择信号GS 524、行选择行信号RS_ROW 550、复位行控制信号RST_ROW 530、像素启用信号PIXEN 536、取样与保持复位控制信号SHR 540、取样与保持信号控制信号SHS 544、第二偏置电压Vc 534、第一偏置电压Vb 532、第一存储电容器电压Vr 542，及第二存储电容器电压Vs 546。应了解，在图像传感器电路(例如图4中所展示的像素电路404及全局快门读出电路454)的操作期间，可存在全局预充电周期、后续接着滚动读出周期、后续接着全局放电周期、后续接着全局转移周期。
往回参考图5中所描绘的时序图实例，应注意，行选择信号GS 524、行选择行信号RS_ROW 550、第一偏置电压Vb 532及第二偏置电压Vc 534在整个全局放电周期为零。如所图解说明，复位行控制信号RST_ROW 530及像素启用信号PIXEN 536配置成接通复位晶体管430及像素启用晶体管436以使位线412及浮动扩散部438复位到复位电压VM。接下来，取样与保持复位控制信号SHR 540及取样与保持信号控制信号SHS 544配置成接通第一存储晶体管440及第二存储晶体管444以使第一存储电容器电压Vr 542及第二存储电容器电压Vs546放电。
如所描绘实例中所展示，根据本发明的教示，第一存储电容器电压Vr 542及第二存储电容器电压Vs 546两者快速地放电，因为第一存储电容器442的两个电极及第二存储电容器446的两个电极在全局快门读出电路454内局部地耦合到同一参考电压(例如，VM)以在复位晶体管430、像素启用晶体管436、第一存储晶体管440及第二存储晶体管444接通时使第一存储电容器442及第二存储电容器442放电。
在第一存储电容器442及第二存储电容器446放电之后，取样与保持复位控制信号SHR 540及取样与保持信号控制信号SHS 544配置成关断第一存储晶体管440及第二存储晶体管444，且接着复位行控制信号RST_ROW 530及像素启用信号PIXEN 536配置成关断像素启用晶体管436及复位晶体管430。
图6展示根据本发明的教示的图像传感器中的像素电路604及电压域全局快门读出电路654的又一实例的示意图。应了解，图6的像素电路604可为如图1中所展示包含在像素阵列102中的像素电路104中的一者的又一实例，且图6中所描绘的像素电路604及电压域全局快门读出电路654与上文详细论述的图4中所描绘的像素电路404及全局快门读出电路454及/或图2中所描绘的像素电路204及全局快门读出电路254共享一些类似之处。
例如，如图6中所描绘的实例中所展示，像素电路604可包含在像素裸片626中，且全局快门读出电路654可包含在ASIC裸片628中所包含的读出电路中。在一个实例中，像素电路604包含经耦合以响应于入射光而光生图像电荷的光电二极管614。转移晶体管616经耦合以响应于转移信号TX而将所光生图像电荷从光电二极管614转移到浮动扩散部618。复位晶体管620耦合到像素电压供应器(例如，PIXVD)以响应于复位信号RST而使浮动扩散部618复位。源极跟随器晶体管622的栅极经耦合以将浮动扩散部618中的电荷转换成图像数据信号，所述图像数据信号经耦合以通过行选择晶体管624响应于行选择信号GS而通过位线612输出。在利用相关双取样(CDS)的成像***中，浮动扩散部618上的电荷也在浮动扩散部复位操作之后通过位线612读出以获得复位电平，且浮动扩散部618上的电荷也在图像电荷被转移到浮动扩散部618之后通过位线612读出以获得信号电平。
继续所描绘实例，全局快门读出电路654包含耦合于复位电压(例如，VD)与来自像素电路604的位线612之间的复位晶体管630。在一个实例中，复位晶体管630配置成响应于复位行控制信号RST_ROW而受控制。如所描绘实例中所展示，像素启用晶体管636包含耦合到位线612及复位晶体管630的第一端子(例如，第一源极/漏极端子)。源极跟随器晶体管648包含耦合到像素启用晶体管636的第二端子(例如，第二源极/漏极端子)的栅极，使得像素启用晶体管636耦合于复位晶体管630与源极跟随器晶体管648之间。在一个实例中，像素启用晶体管636的第一与第二端子响应于耦合到所述像素启用晶体管的第三端子(例如，栅极)的像素启用信号PIXEN而耦合在一起。
如图6中所展示实例的中所展示，第一存储晶体管640耦合到像素启用晶体管636的第二端子及源极跟随器晶体管648的栅极。第一存储电容器642耦合到第一存储晶体管640。如所展示，第二存储晶体管644也耦合到像素启用晶体管636的第二端子及源极跟随器晶体管的栅极。第二存储电容器646耦合到第二存储晶体管644。如所描绘实例中所展示，第一存储晶体管640配置成响应于取样与保持复位控制信号SHR而受控制，且第二存储晶体管644配置成响应于取样与保持信号控制信号SHS而受控制。
在实例中，行选择晶体管650耦合到源极跟随器晶体管648，使得源极跟随器晶体管648及行选择晶体管650耦合于电压供应器(例如，AVD)与全局快门读出电路654的输出652之间。在操作中，行选择晶体管650耦合到源极跟随器晶体管648以在输出652上从全局快门读出电路654产生输出信号。如所描绘实例中所展示，行选择晶体管650配置成响应于行选择行信号RS_ROW而受控制。
在所图解说明实例中，浮动扩散部638耦合到像素启用晶体管636的第二端子、源极跟随器晶体管648的栅极、第一存储晶体管640及第二存储晶体管644，如所展示。如此，第一存储晶体管640及第一存储电容器642耦合于浮动扩散部638与参考电压(例如，VM)之间。类似地，第二存储晶体管644及第二存储电容器646耦合于浮动扩散部638与参考电压VM之间。
图6中所描绘的实例与图2中所描绘的实例之间的差异之一在于，在图6中所描绘的实例中，全局快门读出电路654不包含耦合于像素启用晶体管636的第一端子及/或位线612与接地之间的偏置晶体管及共源共栅晶体管。因此，应注意，全局快门读出电路654中不存在从浮动扩散部通向接地的泄漏路径。如此，应了解，因为原本由耦合于像素启用晶体管636的第一端子及/或位线612与接地之间的偏置晶体管及共源共栅晶体管贡献的随机噪声(RN)被移除，所以噪声减少。应进一步了解，ASIC裸片628的大小可较小。在一个实例中，跨越第一存储电容器642的初始电压Vr及跨越第二电容器646的初始电压Vs在全局转移周期之前的全局放电周期期间复位到复位电压(例如，VD)。
为图解说明，图7图解说明根据本发明的教示的在全局转移周期之前的全局放电周期期间又一实例像素电路及电压域全局快门读出电路中的信号值的时序图。应了解，图7中所描绘的信号可为图6中所展示的像素电路604及全局快门读出电路654中所描绘的信号的实例，且上文所描述的类似命名及编号的元件在下文类似地耦合及起作用。
现在参考所描绘实例，图7图解说明在全局转移周期之前的全局放电周期期间的行选择信号GS 724、行选择行信号RS_ROW 750、复位行控制信号RST_ROW 730、像素启用信号PIXEN 736、取样与保持复位控制信号SHR 740、取样与保持信号控制信号SHS 744、第一存储电容器电压Vr 742，及第二存储电容器电压Vs 746。应了解，在图像传感器电路(例如图6中所展示的像素电路604及全局快门读出电路654)的操作期间，可存在全局预充电周期、后续接着滚动读出周期、后续接着全局放电周期、后续接着全局转移周期。
往回参考图7中所描绘的时序图实例，应注意，行选择信号GS 724及行选择行信号RS_ROW 750在整个全局放电周期为零。如所图解说明，复位行控制信号RST_ROW 730及像素启用信号PIXEN 736配置成接通复位晶体管630及像素启用晶体管636以使位线612及浮动扩散部638复位到复位电压VD。接下来，取样与保持复位控制信号SHR 740及取样与保持信号控制信号SHS 744配置成接通第一存储晶体管640及第二存储晶体管644以使第一存储电容器电压Vr 742及第二存储电容器电压Vs 746放电到复位电压VD。如此，跨越第一存储电容器642的初始电压Vr 742及跨越第二电容器646的初始电压Vs 746在全局转移周期之前的全局放电周期期间复位到复位电压VD。
在第一存储电容器642及第二存储电容器646放电到复位电压VD之后，取样与保持复位控制信号SHR 740及取样与保持信号控制信号SHS 744配置成关断第一存储晶体管640及第二存储晶体管644，且接着复位行控制信号RST_ROW 730及像素启用信号PIXEN 736配置成关断像素启用晶体管636及复位晶体管630。
包含发明摘要中所描述内容的本发明的所图解说明实例的以上描述并非打算为穷尽性的或将本发明限制于所揭露的精确形式。虽然出于说明性目的而在本文中描述了本发明的特定实例，但如相关领域的技术人员将认识到，可在本发明的范围内做出各种修改。
可鉴于以上详细描述对本发明做出这些修改。所附权利要求书中所使用的术语不应理解为将本发明限制于本说明书中所揭露的特定实例。而是，本发明的范围将完全由所附权利要求书来确定，权利要求书将根据所建立的权利要求解释原则来加以理解。

Claims (22)

1.一种全局快门读出电路，其包括：
复位晶体管，其耦合于复位电压与来自像素电路的位线之间；
像素启用晶体管，其具有耦合到所述位线及所述复位晶体管的第一端子；
源极跟随器晶体管，其具有耦合到所述像素启用晶体管的第二端子的栅极，使得所述像素启用晶体管耦合于所述复位晶体管与所述源极跟随器晶体管之间，其中所述像素启用晶体管的所述第一与第二端子响应于耦合到所述像素启用晶体管的第三端子的像素启用信号而耦合在一起；
第一存储晶体管，其耦合到所述像素启用晶体管的所述第二端子及所述源极跟随器晶体管的所述栅极；
第一存储电容器，其耦合到所述第一存储晶体管；
第二存储晶体管，其耦合到所述像素启用晶体管的所述第二端子及所述源极跟随器晶体管的所述栅极；
第二存储电容器，其耦合到所述第二存储晶体管；及
行选择晶体管，其耦合到所述源极跟随器晶体管以从所述全局快门读出电路产生输出信号。
2.根据权利要求1所述的全局快门读出电路，其进一步包括浮动扩散部，其中所述像素启用晶体管的所述第二端子、所述源极跟随器晶体管的所述栅极、所述第一存储晶体管及所述第二存储晶体管耦合到所述浮动扩散部。
3.根据权利要求2所述的全局快门读出电路，其中所述第一存储晶体管及所述第一存储电容器耦合于所述浮动扩散部与参考电压之间，其中所述第二存储晶体管及所述第二存储电容器耦合于所述浮动扩散部与所述参考电压之间。
4.根据权利要求3所述的全局快门读出电路，其进一步包括耦合于所述像素启用晶体管的所述第一端子与接地之间的偏置晶体管。
5.根据权利要求4所述的全局快门读出电路，其进一步包括耦合于所述像素启用晶体管的所述第一端子与所述偏置晶体管之间的共源共栅晶体管。
6.根据权利要求5所述的全局快门读出电路，其中所述偏置晶体管的栅极耦合到第一偏置电压，其中所述共源共栅晶体管的栅极耦合到第二偏置电压。
7.根据权利要求5所述的全局快门读出电路，
其中所述复位晶体管配置成被接通以使来自所述像素电路的所述位线复位到所述复位电压，
其中所述像素启用晶体管配置成在所述复位晶体管接通的同时被脉冲化接通及关断以使所述浮动扩散部复位到所述复位电压，其中从所述浮动扩散部通过所述共源共栅晶体管及所述偏置晶体管通向接地的泄漏路径在所述像素启用晶体管关断之后被完全截断。
8.根据权利要求3所述的全局快门读出电路，其中所述复位电压与所述参考电压是相同的。
9.根据权利要求8所述的全局快门读出电路，
其中所述复位晶体管、所述像素启用晶体管、所述第一存储晶体管及所述第二存储晶体管全部配置成被接通以使所述位线、所述浮动扩散部、所述第一存储电容器及所述第二存储电容器复位，
其中所述第一存储电容器的第一及第二电极与所述第二存储电容器的第一及第二电极全部配置成耦合到所述同一参考电压以在所述复位晶体管、所述像素启用晶体管、所述第一存储晶体管及所述第二存储晶体管接通时使所述第一存储电容器及所述第二存储电容器放电。
10.根据权利要求3所述的全局快门读出电路，
其中所述复位晶体管配置成被接通以使来自所述像素电路的所述位线复位到所述复位电压，
其中所述像素启用晶体管配置成在所述复位晶体管接通的同时被脉冲化接通及关断以使所述浮动扩散部复位到所述复位电压，
其中所述第一存储晶体管及所述第二存储晶体管配置成被脉冲化接通及关断以电荷共享在全局转移周期期间取样的黑色电荷与所述第一存储电容器处在所述浮动扩散部处取样的复位值且电荷共享在所述全局转移周期期间取样的信号电荷与所述第二存储电容器处在所述浮动扩散部处取样的复位值，
其中所述全局快门读出电路中不存在从所述浮动扩散部通向接地的泄漏路径，
其中不存在耦合于所述像素启用晶体管的所述第一端子与接地之间的偏置晶体管及共源共栅晶体管。
11.根据权利要求10所述的全局快门读出电路，其中跨越所述第一存储电容器及所述第二存储电容器的初始电压配置成在所述全局转移周期之前的全局放电周期期间复位到所述复位电压。
12.一种成像***，其包括：
像素阵列，其包含多个像素电路；
控制电路***，其耦合到所述像素阵列以控制所述像素阵列的操作；及
读出电路***，其耦合到所述像素阵列以从所述像素阵列读出图像数据，其中所述读出电路***包含多个全局快门读出电路，其中每一全局快门读出电路包括：
复位晶体管，其耦合于复位电压与耦合到所述像素阵列的位线之间；
像素启用晶体管，其具有耦合到所述位线及所述复位晶体管的第一端子；源极跟随器晶体管，其具有耦合到所述像素启用晶体管的第二端子的栅极，使得所述像素启用晶体管耦合于所述复位晶体管与所述源极跟随器晶体管之间，其中所述像素启用晶体管的所述第一与第二端子响应于耦合到所述像素启用晶体管的第三端子的像素启用信号而耦合在一起；
第一存储晶体管，其耦合到所述像素启用晶体管的所述第二端子及所述源极跟随器晶体管的所述栅极；
第一存储电容器，其耦合到所述第一存储晶体管；
第二存储晶体管，其耦合到所述像素启用晶体管的所述第二端子及所述源极跟随器晶体管的所述栅极；
第二存储电容器，其耦合到所述第二存储晶体管；及
行选择晶体管，其耦合到所述源极跟随器晶体管以从所述全局快门读出电路产生输出信号。
13.根据权利要求12所述的成像***，其中每一全局快门读出电路进一步包括浮动扩散部，其中所述像素启用晶体管的所述第二端子、所述源极跟随器晶体管的所述栅极、所述第一存储晶体管及所述第二存储晶体管耦合到所述浮动扩散部。
14.根据权利要求13所述的成像***，其中所述第一存储晶体管及所述第一存储电容器耦合于所述浮动扩散部与参考电压之间，其中所述第二存储晶体管及所述第二存储电容器耦合于所述浮动扩散部与所述参考电压之间。
15.根据权利要求14所述的成像***，其中每一全局快门读出电路进一步包括耦合于所述像素启用晶体管的所述第一端子与接地之间的偏置晶体管。
16.根据权利要求15所述的成像***，其中每一全局快门读出电路进一步包括耦合于所述像素启用晶体管的所述第一端子与所述偏置晶体管之间的共源共栅晶体管。
17.根据权利要求16所述的成像***，其中所述偏置晶体管的栅极耦合到第一偏置电压，其中所述共源共栅晶体管的栅极耦合到第二偏置电压。
18.根据权利要求16所述的成像***，
其中所述复位晶体管配置成被接通以使来自所述像素电路的所述位线复位到所述复位电压，
其中所述像素启用晶体管配置成在所述复位晶体管接通的同时被脉冲化接通及关断以使所述浮动扩散部复位到所述复位电压，其中从所述浮动扩散部通过所述共源共栅晶体管及所述偏置晶体管通向接地的泄漏路径在所述像素启用晶体管关断之后被完全截断。
19.根据权利要求14所述的成像***，其中所述复位电压与所述参考电压是相同的。
20.根据权利要求19所述的成像***，
其中所述复位晶体管、所述像素启用晶体管、所述第一存储晶体管及所述第二存储晶体管全部配置成被接通以使所述位线、所述浮动扩散部、所述第一存储电容器及所述第二存储电容器复位，
其中所述第一存储电容器的第一及第二电极与所述第二存储电容器的第一及第二电极全部配置成耦合到所述同一参考电压以在所述复位晶体管、所述像素启用晶体管、所述第一存储晶体管及所述第二存储晶体管接通时使所述第一存储电容器及所述第二存储电容器放电。
21.根据权利要求14所述的成像***，
其中所述复位晶体管配置成被接通以使来自所述像素电路的所述位线复位到所述复位电压，
其中所述像素启用晶体管配置成在所述复位晶体管接通的同时被脉冲化接通及关断以使所述浮动扩散部复位到所述复位电压，
其中所述第一存储晶体管及所述第二存储晶体管配置成被脉冲化接通及关断以电荷共享在全局转移周期期间取样的黑色电荷与所述第一存储电容器处在所述浮动扩散部处取样的复位值且电荷共享在所述全局转移周期期间取样的信号电荷与所述第二存储电容器处在所述浮动扩散部处取样的复位值，
其中所述全局快门读出电路中不存在从所述浮动扩散部通向接地的泄漏路径，
其中不存在耦合于所述像素启用晶体管的所述第一端子与接地之间的偏置晶体管及共源共栅晶体管。
22.根据权利要求21所述的成像***，其中跨越所述第一存储电容器及所述第二存储电容器的初始电压配置成在所述全局转移周期之前的全局放电周期期间复位到所述复位电压。
CN202310509154.2A 2022-05-26 2023-05-08 电压域全局快门读出电路 Pending CN117135486A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/825,797 US11729529B1 (en) 2022-05-26 2022-05-26 Voltage domain global shutter readout circuit
US17/825,797 2022-05-26

Publications (1)

Publication Number Publication Date
CN117135486A true CN117135486A (zh) 2023-11-28

Family

ID=87560298

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310509154.2A Pending CN117135486A (zh) 2022-05-26 2023-05-08 电压域全局快门读出电路

Country Status (3)

Country Link
US (1) US11729529B1 (zh)
CN (1) CN117135486A (zh)
TW (1) TW202412506A (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2487943A (en) * 2011-02-09 2012-08-15 St Microelectronics Res & Dev A CMOS pixel sensor with local analogue storage in each pixel circuit for capturing frames in quick succession
US10116891B2 (en) * 2016-10-07 2018-10-30 Stmicroelectronics (Research & Development) Limited Image sensor having stacked imaging and digital wafers where digital wafer has stacked capacitors and logic circuitry
US11165983B1 (en) * 2020-10-08 2021-11-02 Omnivision Technologies, Inc. Data readout with active reset feedback amplifier for stacked image sensor

Also Published As

Publication number Publication date
US11729529B1 (en) 2023-08-15
TW202412506A (zh) 2024-03-16

Similar Documents

Publication Publication Date Title
US10608101B2 (en) Detection circuit for photo sensor with stacked substrates
CN110121037B (zh) 具有双重转换增益读出的图像传感器
CN110505421B (zh) 具有全局快门的宽动态范围图像传感器和捕获图像的方法
CN112995548B (zh) 多栅极横向溢出积分电容器传感器
CN114500890B (zh) 横向溢出积分电容器(lofic)读出图像传感器的自动归零技术
CN108668094B (zh) 成像***及用于将图像传感器预充电的方法
CN115314647B (zh) 用于横向溢出图像传感器的暗电流/白像素装置及方法
EP3001458B1 (en) Image sensor pixel cell with non-destructive readout
CN112291493B (zh) 用于生成高动态范围图像的成像***和方法
TW201644266A (zh) 用於低雜訊影像感測器之斜波產生器
CN111526307A (zh) 图像传感器
CN107370968B (zh) 成像装置及其成像方法
US11716547B2 (en) Sample and hold switch driver circuitry with slope control
CN114025109B (zh) 具有帧级别黑色电平校准的图像传感器
CN117135486A (zh) 电压域全局快门读出电路
CN107948551B (zh) 图像传感器中的固定模式噪声减少
US11750950B1 (en) Voltage domain global shutter readout circuit timing
EP3445039B1 (en) Detection circuit for photo sensor with stacked substrates
CN108243312B (zh) 用于水平噪声减少的随机取样
CN116915220A (zh) 局部斜坡缓冲器电路中的斜坡稳定辅助电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication