CN117081582B - 一种实现占空比50%的分频方法及分频器 - Google Patents

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Abstract

本发明公开一种实现占空比50％的分频方法及分频器，用于实现N分频；N表示为二进制形式Bit<n:0>；加法计数器电路进行递增计数，并在计数过程中产生脉冲信号An‑A0；减法计数器电路进行递减计数，并在计数过程中产生脉冲信号Sn‑S0和SR；时序产生电路根据An‑A0、Sn‑S0、SR产生时序信号P0、P1、P2_even、P2_odd；逻辑控制电路选通相应通路的信号，使得输出的时钟信号在不同分频比时，占空比都为50％。此种技术方案在加法器递增计数和减法器递减计数的过程中，利用二者在某个时钟周期内输出值相等来逻辑判断从而得到一个脉冲信号，并基于该脉冲信号得到与其差一个时钟周期或两个时钟周期的目标脉冲信号P_2，从而实现宽范围的分频比时，能保证信号的占空比为50％。

Description

一种实现占空比50％的分频方法及分频器
技术领域
本发明属于集成电路设计技术领域，特别涉及一种实现占空比50％的分频方法及分频器。
背景技术
分频器是一种应用非常广泛的数字电路，它用于对给定频率进行分频，从而得到所需的频率。目前最常见的是采用锁相环合成方法，这种方法能够合成很高的频率，因此应用非常广泛，然而采用这种方法得到的分频器电路结构复杂，并且很难实现50％占空比的时钟信号。
另一方面，通过计数器对时钟信号进行分频，理论上可以实现任意的分频比，但是通常得到的占空比很差，特别是分频比越大时，占空比越恶劣，有待改进。
发明内容
本发明的目的，在于提供一种实现占空比50％的分频方法及分频器，能够在输出不同频率时，仍然维持信号的占空比为50％。
为了达成上述目的，本发明的解决方案是：
一种实现占空比50％的分频方法，用于实现N分频，对应如下不同情况对时钟信号CK进行相应的处理：
情况一，实现一分频时，输出时钟信号CK；
情况二，实现二分频时，输出信号Fout＝P_0，该信号P_0产生自计数器计数到N-1时产生的脉冲信号；
情况三，实现三分频时，输出信号Fout＝OR(P_0,P_1)，其中，信号P_1的产生方式是：计数器计数到N-1，再延时半个周期，产生的脉冲信号即为P_1；
情况四，实现偶数次分频且N≥4时，输出信号Fout＝OR(P_0,P_2_even)，其中，信号P_2_even的产生方式是：在某一时刻开始，一方面由N开始递减计数，另一方面由0开始递增计数，当同时计数到N/2时，再延时一个周期所得到的脉冲信号即为P_2_even；
情况五，实现奇数次分频且N≥5时，输出信号Fout＝OR(P_1,P_2_odd)，其中，信号P_2_odd的产生方式是：在某一时刻开始，一方面由N开始递减计数，另一方面由1开始递增计数，当双方计数相同时，输出一个脉冲信号，该脉冲信号延时两个周期所得到的脉冲信号即为P_2_odd。
一种实现占空比50％的分频器，用于实现N分频；N的二进制形式表示为Bit<n:0>；所述分频器包括加法计数器电路、减法计数器电路、时序产生电路、时钟信号产生电路、信号选择电路和逻辑控制电路；
所述加法计数器电路复位后进行递增计数，并在计数过程中产生脉冲信号An-A0，送入时序产生电路；
所述减法计数器电路复位后进行递减计数，并在计数过程中产生脉冲信号Sn-S0和SR，送入时序产生电路；
所述时序产生电路用于根据加法计数器电路产生的脉冲信号An-A0和减法计数器电路产生的脉冲信号Sn-S0、SR产生时序信号P0、P1、P2_even、P2_odd，并连接到信号选择电路；
所述时钟信号产生电路用于产生时钟信号CK，该时钟信号CK分别用于加法计数器电路、减法计数器电路、时序产生电路的工作；
所述逻辑控制电路向信号选择电路发送控制信号，由信号选择电路选通相应通路的信号，输出占空比为50％的信号。
上述信号均在时钟上升沿产生。
N＝1～7时，所述加法计数器电路包括加法器Q1、第一选通器Q2、第一同或门Q3、第一或门Q4、第二或门Q5和第一非门Q6，其中，第一选通器Q2的输入端分别连接N和N+1，其控制端连接Bit<0>；第一选通器Q2的输出端连接第一同或门Q3的一个输入端，第一同或门Q3的另一个输入端连接加法器Q1的输出端，而第一同或门Q3的输出端则分别连接第一或门Q4的一个输入端和第二或门Q5的一个输入端，第一或门Q4的另一个输入端连接Bit<0>，第一非门Q6的输入端连接Bit<0>，第一非门Q6的输出端连接第二或门Q5的另一个输入端；第一或门Q4的输出端连接加法器Q1的RST端，第二或门Q5的输出端连接加法器Q1的SET端，加法器Q1的输出端还作为加法计数器电路的输出端。
N＝1～7时，所述减法计数器电路包括减法器Q34和三输入异或门Q35，其中，减法器Q34的赋值端连接N，减法器Q34的输出端连接三输入异或门Q35的输入端，减法器Q34的输出端还作为减法计数器电路的输出端，输出S2S1S0；三输入异或门Q35的输出端连接至减法器Q34的复位端，三输入异或门Q35的输出端还作为减法计数器电路的输出端，输出SR。
上述减法器Q34包括第一减法运算电路Q7、第二减法运算电路Q8、第三减法运算电路Q9、第一三输入与门Q10、第一两输入与门Q11、第一D触发器Q12和第二非门Q13，其中，第一减法运算电路Q7的输入端与其反相输出端相连，并共同连接至第一三输入与门Q10的第一输入端；第二减法运算电路Q8的输入端与其反相输出端相连，并共同连接至第一三输入与门Q10的第二输入端；第三减法运算电路Q9的输入端与其反相输出端相连，并共同连接至第一三输入与门Q10的第三输入端；第一三输入与门Q10的输出端连接第一两输入与门Q11的一个输入端，第一两输入与门Q11的输出端连接第一D触发器Q12的输入端，第一D触发器Q12的输出端与第一两输入与门Q11的另一个输入端相连，并共同连接至第二非门Q13的输入端，第二非门Q13的输出端分别连接至第一减法运算电路Q7、第二减法运算电路Q8、第三减法运算电路Q9的SR端，并作为减法计数器电路的SR信号输出端；第一减法运算电路Q7的时钟端连接时钟信号CK，第一减法运算电路Q7的输出端连接第二减法运算电路Q8的时钟端，并作为减法计数器电路的S0信号输出端；第二减法运算电路Q8的输出端连接第三减法运算电路Q9的时钟端，并作为减法计数器电路的S1信号输出端；第三减法运算电路Q9的输出端作为减法计数器电路的S2信号输出端。
上述第一减法运算电路Q7、第二减法运算电路Q8、第三减法运算电路Q9的结构相同，均包括第一传输门Q701、第四非门Q702、第一与非门Q703、第二传输门Q704、第二与非门Q705、第三与非门Q706、第四与非门Q707、第三传输门Q708、第五与非门Q709、第四传输门Q710、第六与非门Q711和第五非门Q712，其中，第一传输门Q701的一端作为第一/第二/第三减法运算电路Q7/Q8/Q9的D1端，其另一端分别连接第一与非门Q703的一个输入端和第二传输门Q704的一端；第四非门Q702的输入端作为第一/第二/第三减法运算电路Q7/Q8/Q9的D2端，其输出端连接第三与非门Q706的一个输入端，第三与非门Q706的另一个输入端作为第一/第二/第三减法运算电路Q7/Q8/Q9的SR端，同时连接至第二与非门Q705的一个输入端；第三与非门Q706的输出端分别连接第一与非门Q703的另一个输入端和第六与非门Q711的一个输入端；第二与非门Q705的输出端分别连接第四与非门Q707的一个输入端和第五与非门Q709的一个输入端，第四与非门Q707的另一个输入端分别连接第一与非门Q703的输出端和第三传输门Q708的一端，第四与非门Q707的输出端则连接第二传输门Q704的另一端；第三传输门Q708的另一端分别连接第五与非门Q709的另一个输入端和第四传输门Q710的一端，第五与非门Q709的输出端分别连接第六与非门Q711的另一个输入端和第五非门Q712的输入端，且该端还作为第一/第二/第三减法运算电路Q7/Q8/Q9的Q端；第六与非门Q711的输出端连接第四传输门Q710的另一端，第五非门Q712的输出端作为第一/第二/第三减法运算电路Q7/Q8/Q9的Qb端。
N＝1～7时，所述时序产生电路包括第二D触发器Q14、第三D触发器Q15、第三非门Q16、第二同或门Q17、第三同或门Q18、第四同或门Q19、第二三输入与门Q20、第四D触发器Q21、第二两输入与门Q22、第五D触发器Q23、第六D触发器Q24、第三两输入与门Q25和第七D触发器Q26，其中，第二D触发器Q14的D端连接SR信号，第二D触发器Q14的Q端输出时序信号P0；第二D触发器Q14的时钟端连接时钟信号CK，该时钟信号CK还连接第三非门Q16的输入端，第三非门Q16的输出端连接第三D触发器Q15的时钟端，第三D触发器Q15的D端连接第二D触发器Q14的Q端，第三D触发器Q15的Q端输出时序信号P1；第二同或门Q17的两个输入端分别连接信号S2、A2，第三同或门Q18的两个输入端分别连接信号S1、A1，第四同或门Q19的两个输入端分别连接信号S0、A0，第二同或门Q17的输出端、第三同或门Q18的输出端、第四同或门Q19的输出端分别连接第二三输入与门Q20的三个输入端，第二三输入与门Q20的输出端连接第四D触发器Q21的D端，第四D触发器Q21的Q端分别连接第二两输入与门Q22的一个输入端和第六D触发器Q24的D端，第二两输入与门Q22的另一个输入端连接，第二两输入与门Q22的输出端连接第五D触发器Q23的时钟端，第五D触发器Q23的D端连接Qb端，第五D触发器Q23的Q端输出时序信号P2_even；第六D触发器Q24的Q端连接第三两输入与门Q25的一个输入端，第三两输入与门Q25的另一个输入端连接，第三两输入与门Q25的输出端连接第七D触发器Q26的时钟端，第七D触发器Q26的D端连接Qb端，第七D触发器Q26的Q端输出时序信号P2_odd。
N＝1～7时，所述逻辑控制电路Q33包括第六非门Q3301、第三三输入与门Q3302、第七非门Q3303、第四三输入与门Q3304、第五三输入与门Q3305和第六三输入与门Q3306，其中，第六非门Q3301的输入端连接Bit<0>，第三三输入与门Q3302的三个输入端分别连接Bit<2>、Bit<1>以及第六非门Q3301的输出端；第七非门Q3303的输入端连接Bit<1>，第四三输入与门Q3304的三个输入端分别连接Bit<2>、Bit<0>以及第七非门Q3303的输出端；第五三输入与门Q3305的三个输入端分别连接Bit<2>、Bit<1>、Bit<0>，第六三输入与门Q3306的三个输入端分别连接第三三输入与门Q3302、第四三输入与门Q3304、第五三输入与门Q3305的输出端，第六三输入与门Q3306输出Sel_fre<3>作为对信号选择电路的控制信号。
N＝1～7时，所述信号选择电路包括第四两输入与门Q27、第五两输入与门Q28、第二选通器Q29、第八D触发器Q30、第六两输入与门Q31、4选1选择器Q32，其中，第四两输入与门Q27的输入端分别连接P0和P2_even，第五两输入与门Q28的输入端分别连接P0和P2_odd，第四两输入与门Q27和第五两输入与门Q28的输出端分别连接第二选通器Q29的两个输入端，第二选通器Q29的控制端连接Bit<0>；第二选通器Q29的输出端连接第八D触发器Q30的时钟端，第八D触发器Q30的D端连接Qb端，第八D触发器Q30的Q端连接4选1选择器Q32的输入端IN3，第六两输入与门Q31的两个输入端分别连接P0和P1，第六两输入与门Q31的输出端连接4选1选择器Q32的输入端IN2，4选1选择器Q32的输入端IN1连接P0，4选1选择器Q32的输入端IN0连接时钟信号CK，4选1选择器Q32的控制端连接逻辑控制电路Q33的输出端。
采用上述方案后，本发明在加法器递增计数和减法器递减计数的过程中，利用二者在某个时钟周期内输出值相等来逻辑判断从而得到一个脉冲信号，并基于该脉冲信号得到与其差一个时钟周期或两个时钟周期的目标脉冲信号P_2，从而实现宽范围的分频比时，都能保证信号的占空比为50％。
附图说明
图1是本发明可编程分频器的整体架构图；
图2是本发明实施例中加法计数器电路的电路结构图；
图3是本发明实施例中减法计数器电路的电路结构图；
图4是本发明实施例中减法器的电路结构图；
图5是本发明实施例中减法运算电路的电路结构图；
图6是时序产生电路的电路结构图；
图7是本发明实施例中逻辑控制电路的电路结构图；
图8是本发明实施例中信号选择电路的电路结构图；
图9是输出频率值和占空比随分频比变化曲线；
其中，(a)是现有分频器的效果示意图；(b)是本案的效果示意图；
图10是N为偶数时的时序图；
图11是N为奇数时的时序图；
图12是基于本发明的分频方法，设计10bit分频器的示意图。
具体实施方式
以下将结合附图，对本发明的技术方案及有益效果进行详细说明。
本发明提供一种实现占空比50％的分频方法，用于实现N分频，可配合图11所示，包括如下内容：
根据分频比N对应如下不同情况对时钟信号CK进行相应的处理：
第一种情况，N＝1(一分频)
此时输出信号Fout＝CK，直接输出时钟信号CK；
第二种情况，N＝2(二分频)
设输出信号Fout＝P_0，该信号产生自计数器由N计数(递减)到N-1时产生的脉冲信号；
第三种情况，N＝3(三分频)
设输出信号Fout＝OR(P_0,P_1)，其中，信号P_0的产生可参考第二种情况；信号P_1的产生方式是：计数器计数到N-1，再延时半个周期，产生的脉冲信号即为P_1；
第四种情况，N为偶数且N≥4(偶数次分频)
设输出信号Fout＝OR(P_0,P_2_even)，其中，信号P_0的产生可参考第二种情况；信号P_2_even的产生方式是：同时进行加减计数，在某一时刻开始，一方面由N开始递减计数，另一方面由0开始递增计数，当同时计数到N/2时，再延时一个周期所得到的脉冲信号即为P_2_even；
第五种情况，N为奇数且N≥5(奇数次分频)
设输出信号Fout＝OR(P_1,P_2_odd)，其中，信号P_1的产生可参考第三种情况；此时信号P_2_odd的产生方式是：同时进行加减计数，在某一时刻开始，一方面由N开始递减计数，另一方面由1开始递增计数，当双方计数相同时，输出一个脉冲信号，该脉冲信号延时两个周期所得到的脉冲信号即为P_2_odd。
配合图10，本发明在进行分频器分频时，如果设置的分频比N为偶数(大于2)时，当计数器计数到N-1时，产生P_0信号，在计数器计到(N-2)/2时，产生另一个脉冲信号P_2，两个脉冲进行或门逻辑得到P_N/2信号，P_N/2信号再进行二分频就得到50％占空比的频率输出信号。同理图11中，当设置的分频比为奇数(大于3)时，当计数器计数到N-1时，并且延时半个周期再产生P_1信号，在计数器计到(N-3)/2时，产生新的脉冲信号P_2信号，P_1和P_2信号进行或门逻辑得到P_N/2信号，P_N/2信号进行二分频就得到50％占空比的频率输出信号。
可知关键在于如何产生P_2信号。可以让加法计数器和减法计数器同时计数，当N为偶数时，减法计数器从N开始递减，加法计数器从0开始递增，减法计数器递减到N/2时，加法计数器也递增到N/2，此时用逻辑判断电路生成一个脉冲信号，该信号再延时一个周期即为图10中的(N/2)-1时刻的P_2信号。同理当N为奇数时，减法计数器仍然从N递减，此时加法计数器从1开始递增。当加法计数器和减法计数器输出相等时，生成一个脉冲信号，该信号经两个主时钟周期时延就得到图11中的P_2信号。以表1举例，当N为5时，经过三个周期，减法计数器的输出和加法计数器的输出相等，此时生成一个脉冲信号P2_pre_odd，但是由图11的时序图，P_2信号是在减法计数器输出(N-3)/2＝(5-3)/2＝1时产生，只要把信号P2_pre_odd延迟两个周期即可得到P_2信号。同理N为4时，经过三个周期，减法计数器的输出和加法计数器的输出相等，此时生成一个脉冲信号P2_pre_even，但是由图10的时序图，P_2信号是在减法计数器输出(N-2)/2＝1时产生，只要把信号P2_pre_even延迟1个周期即可得到P_2信号。
表1加法计数器和减法计数器产生P_2信号举例
本发明还提供一种实现占空比50％的分频器，包括加法计数器电路、减法计数器电路、时序产生电路、时钟信号产生电路、信号选择电路和逻辑控制电路，如图1所示；
分频比N表示为二进制形式Bit<n:0>，作为加法计数器电路和减法计数器电路的输入信号；
所述加法计数器电路复位后根据输入信号进行递增计数，并在计数过程中不断产生脉冲信号An-A0，送入时序产生电路；
所述减法计数器电路复位后根据输入信号进行递减计数，并在计数过程中不断产生脉冲信号Sn-S0和SR，送入时序产生电路；
所述时序产生电路用于根据加法计数器电路产生的脉冲信号An-A0和减法计数器电路产生的脉冲信号Sn-S0、SR产生时序信号P0、P1、P2_even、P2_odd，并连接到信号选择电路；
所述时钟信号产生电路用于产生时钟信号CK，该时钟信号CK可由外部时钟信号经过一些时钟缓冲器得到；所述时钟信号产生电路所产生的时钟信号CK分别作为加法计数器电路、减法计数器电路、时序产生电路的时钟信号；
所述逻辑控制电路根据逻辑控制规则(可参考图11)向信号选择电路发送控制信号，由信号选择电路选通相应通路的信号，实现分频的目的，输出占空比为50％的信号；所述信号均在时钟上升沿产生。
以下以Bit<2:0>为例，说明本发明所提供的实现占空比50％的可编程分频器的具体电路形式，其适用于分频比为1～7(22+1-1)的情况。
如图2所示，所述加法计数器电路进行递增计数，并在达到计数值时复位，在计数过程中输出信号A2A1A0；所述加法计数器电路包括加法器Q1、二选一逻辑电路Q2、同或门Q3、或门Q4、或门Q5和非门Q6，其中，Q2的输入端分别连接N和N+1，其控制端则连接Bit<0>，根据分频比N的奇偶性，确定加法计数器电路的计数值，当N为偶数时，选通N+1的通路(也即从0开始递增)；当N为奇数时，选通N的通路(也即从1开始递增)；Q2的输出端连接Q3的一个输入端，Q3的另一个输入端连接Q1的输出端，而Q3的输出端则分别连接Q4的一个输入端和Q5的一个输入端，Q4的另一个输入端连接Bit<0>，Q6的输入端连接Bit<0>，Q6的输出端连接Q5的另一个输入端；Q4的输出端连接Q1的RST端，Q5的输出端连接Q1的SET端，Q1的输出端还作为加法计数器电路的输出端，输出A2A1A0。
如图3所示，所述减法计数器电路进行递减计数，并在达到计数值时复位，在计数过程中输出信号S2S1S0和SR；所述减法计数器电路包括减法器Q34和三输入异或门Q35，其中，Q34的赋值端连接N，用于进行递减计数；Q34的输出端连接Q35的输入端，Q34的输出端还作为减法计数器电路的输出端，输出S2S1S0；Q35的输出端连接至Q34的复位端，Q35的输出端还作为减法计数器电路的输出端，输出SR。
图4所示是减法器Q34的具体电路结构；由于本实施例为3bit，因此设置了3个减法运算电路Q7、Q8、Q9，分别对应Bit<0>、Bit<1>、Bit<2>，也即对于Bit<n:0>，设置的减法运算电路数目为n+1个；所述减法器还包括三输入与门Q10、两输入与门Q11、D触发器Q12和非门Q13，其中，Q7的输入端与其反相输出端相连，并共同连接至Q10的第一输入端；Q8的输入端与其反相输出端相连，并共同连接至Q10的第二输入端；Q9的输入端与其反相输出端相连，并共同连接至Q10的第三输入端；Q10的输出端连接Q11的一个输入端，Q11的输出端连接Q12的输入端，Q12的输出端与Q11的另一个输入端相连，并共同连接至Q13的输入端，Q13的输出端分别连接至Q7、Q8、Q9的SR端，并作为减法器Q34的复位端；Q7的时钟端连接时钟信号CK，Q7的输出端连接Q8的时钟端，并作为减法器的S0信号输出端；Q8的输出端连接Q9的时钟端，并作为减法器的S1信号输出端；Q9的输出端作为减法器的S2信号输出端；Q7、Q8、Q9的结构相同，其具体结构可配合图5所示，包括传输门Q701、非门Q702、与非门Q703、传输门Q704、与非门Q705、与非门Q706、与非门Q707、Q708、与非门Q709、Q710、与非门Q711、非门Q712，其中，Q701的一端作为Q7/Q8/Q9的D1端，其另一端分别连接Q703的一个输入端和Q704的一端；Q702的输入端作为Q7/Q8/Q9的D2端，其输出端连接Q706的一个输入端，Q706的另一个输入端作为Q7/Q8/Q9的SR端，同时连接至Q705的一个输入端，Q705的另一个输入端连接至Q702的输入端；Q706的输出端分别连接Q703的另一个输入端和Q711的一个输入端；Q705的输出端分别连接Q707的一个输入端和Q709的一个输入端，Q707的另一个输入端分别连接Q703的输出端和Q708的一端，Q707的输出端则连接Q704的另一端；Q708的另一端分别连接Q709的另一个输入端和Q710的一端，Q709的输出端分别连接Q711的另一个输入端和Q712的输入端，且该端还作为Q7/Q8/Q9的Q端；Q711的输出端连接Q710的另一端，Q712的输出端作为Q7/Q8/Q9的Qb端。
如图6所示，时序产生电路包括D触发器Q14、D触发器Q15、非门Q16、同或门Q17、同或门Q18、同或门Q19、三输入与门Q20、D触发器Q21、两输入与门Q22、D触发器Q23、D触发器Q24、两输入与门Q25和D触发器Q26，其中，Q14的D端连接SR信号，Q14的Q端输出时序信号P0；Q14的时钟端连接时钟信号CK，该时钟信号CK还连接Q16的输入端，Q16的输出端连接Q15的时钟端，Q15的D端连接Q14的Q端，Q15的Q端输出时序信号P1；Q17的两个输入端分别连接信号S2、A2，Q18的两个输入端分别连接信号S1、A1，Q19的两个输入端分别连接信号S0、A0，Q17的输出端、Q18的输出端、Q19的输出端分别连接Q20的三个输入端，Q20的输出端连接Q21的D端，Q21的Q端分别连接Q22的一个输入端和Q24的D端，Q22的另一个输入端连接，Q22的输出端连接Q23的时钟端，Q23的D端连接Qb端，Q23的Q端输出时序信号P2_even；Q24的Q端连接Q25的一个输入端，Q25的另一个输入端连接，Q25的输出端连接Q26的时钟端，Q26的D端连接Qb端，Q26的Q端输出时序信号P2_odd。
如图7所示，逻辑控制电路Q33包括非门Q3301、三输入与门Q3302、非门Q3303、三输入与门Q3304、三输入与门Q3305和三输入与门Q3306，其中，Q3301的输入端连接Bit<0>，Q3302的三个输入端分别连接Bit<2>、Bit<1>以及Q3301的输出端(也即Bitb<0>)；Q3303的输入端连接Bit<1>，Q3304的三个输入端分别连接Bit<2>、Bit<0>以及Q3303的输出端(也即Bitb<1>)；Q3305的三个输入端分别连接Bit<2>、Bit<1>、Bit<0>，Q3306的三个输入端分别连接Q3302、Q3304、Q3305的输出端，Q3302、Q3304、Q3305、Q3306分别输出Sel_fre<0>、Sel_fre<1>、Sel_fre<2>、Sel_fre<3>，作为对信号选择电路的控制信号Sel_fre<3:0>。
如图8所示，所述信号选择电路包括两输入与门Q27、两输入与门Q28、选通器Q29、D触发器Q30、两输入与门Q31、4选1选择器Q32，其中，Q27的输入端分别连接P0和P2_even，Q28的输入端分别连接P0和P2_odd，Q27和Q28的输出端分别连接Q29的两个输入端，Q29的控制端连接Bit<0>，Q29的输出端连接Q30的时钟端，Q30的D端连接Qb端，Q30的Q端连接Q32的输入端IN3，Q31的两个输入端分别连接P0和P1，Q31的输出端连接Q32的输入端IN2，Q32的输入端IN1连接P0，Q32的输入端IN0连接时钟信号CK，Q32的控制端连接逻辑控制电路Q33的输出端，在控制信号的控制下选通相应的通道，输出占空比为50％的信号CLKOUT。
本发明与现有分频器的效果对比可参考图9所示。
以上实施例仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明保护范围之内。

Claims (9)

1.一种实现占空比50％的分频方法，用于实现N分频；其特征在于：对应如下不同情况对时钟信号CK进行相应的处理：
情况一，实现一分频时，输出时钟信号CK；
情况二，实现二分频时，输出信号Fout＝P_0，该信号P_0产生自计数器计数到N-1时产生的脉冲信号；
情况三，实现三分频时，输出信号Fout＝OR(P_0,P_1)，其中，信号P_1的产生方式是：计数器计数到N-1，再延时半个周期，产生的脉冲信号即为P_1；
情况四，实现偶数次分频且N≥4时，输出信号Fout＝OR(P_0,P2_even)，其中，信号P2_even的产生方式是：在某一时刻开始，一方面由N开始递减计数，另一方面由0开始递增计数，当同时计数到N/2时，输出一个脉冲信号，该脉冲信号延时一个周期所得到的脉冲信号即为P2_even；
情况五，实现奇数次分频且N≥5时，输出信号Fout＝OR(P_1,P2_odd)，其中，信号P2_odd的产生方式是：在某一时刻开始，一方面由N开始递减计数，另一方面由1开始递增计数，当双方计数相同时，输出一个脉冲信号，该脉冲信号延时两个周期所得到的脉冲信号即为P2_odd；
所述分频方法应用于一种实现占空比50％的分频器，用于实现N分频；N的二进制形式表示为Bit<n:0>；所述分频器包括加法计数器电路、减法计数器电路、时序产生电路、时钟信号产生电路、信号选择电路和逻辑控制电路；
所述加法计数器电路复位后进行递增计数，并在计数过程中产生脉冲信号An-A0，送入时序产生电路；
所述减法计数器电路复位后进行递减计数，并在计数过程中产生脉冲信号Sn-S0和SR，送入时序产生电路；
所述时序产生电路用于根据加法计数器电路产生的脉冲信号An-A0和减法计数器电路产生的脉冲信号Sn-S0、SR产生时序信号P_0、P_1、P2_even、P2_odd，并连接到信号选择电路；
所述时钟信号产生电路用于产生时钟信号CK，该CK信号分别作为加法计数器电路、减法计数器电路、时序产生电路的时钟信号；
所述逻辑控制电路向信号选择电路发送控制信号，由信号选择电路选通相应通路的信号，从而使得时钟信号在不同的分频比时，其占空比都为50％；
其中，N＝1～7时，所述时序产生电路包括第二D触发器(Q14)、第三D触发器(Q15)、第三非门(Q16)、第二同或门(Q17)、第三同或门(Q18)、第四同或门(Q19)、第二三输入与门(Q20)、第四D触发器(Q21)、第二两输入与门(Q22)、第五D触发器(Q23)、第六D触发器(Q24)、第三两输入与门(Q25)和第七D触发器(Q26)，其中，第二D触发器(Q14)的D端连接SR信号，第二D触发器(Q14)的Q端输出时序信号P_0；第二D触发器(Q14)的时钟端连接时钟信号CK，该时钟信号CK还连接第三非门(Q16)的输入端，第三非门(Q16)的输出端连接第三D触发器(Q15)的时钟端，第三D触发器(Q15)的D端连接第二D触发器(Q14)的Q端，第三D触发器(Q15)的Q端输出时序信号P_1；第二同或门(Q17)的两个输入端分别连接信号S2、A2，第三同或门(Q18)的两个输入端分别连接信号S1、A1，第四同或门(Q19)的两个输入端分别连接信号S0、A0，第二同或门(Q17)的输出端、第三同或门(Q18)的输出端、第四同或门(Q19)的输出端分别连接第二三输入与门(Q20)的三个输入端，第二三输入与门(Q20)的输出端连接第四D触发器(Q21)的D端，第四D触发器(Q21)的Q端分别连接第二两输入与门(Q22)的一个输入端和第六D触发器(Q24)的D端，第二两输入与门(Q22)的另一个输入端连接，第二两输入与门(Q22)的输出端连接第五D触发器(Q23)的时钟端，第五D触发器(Q23)的D端连接第五D触发器(Q23)的Qb端，第五D触发器(Q23)的Q端输出时序信号P2_even；第六D触发器(Q24)的Q端连接第三两输入与门(Q25)的一个输入端，第三两输入与门(Q25)的另一个输入端连接，第三两输入与门(Q25)的输出端连接第七D触发器(Q26)的时钟端，第七D触发器(Q26)的D端连接第七D触发器(Q26)的Qb端，第七D触发器(Q26)的Q端输出时序信号P2_odd。
2.一种实现占空比50％的分频器，用于实现N分频；其特征在于：N的二进制形式表示为Bit<n:0>；所述分频器包括加法计数器电路、减法计数器电路、时序产生电路、时钟信号产生电路、信号选择电路和逻辑控制电路；
所述加法计数器电路复位后进行递增计数，并在计数过程中产生脉冲信号An-A0，送入时序产生电路；
所述减法计数器电路复位后进行递减计数，并在计数过程中产生脉冲信号Sn-S0和SR，送入时序产生电路；
所述时序产生电路用于根据加法计数器电路产生的脉冲信号An-A0和减法计数器电路产生的脉冲信号Sn-S0、SR产生时序信号P_0、P_1、P2_even、P2_odd，并连接到信号选择电路；
所述时钟信号产生电路用于产生时钟信号CK，该CK信号分别作为加法计数器电路、减法计数器电路、时序产生电路的时钟信号；
所述逻辑控制电路向信号选择电路发送控制信号，由信号选择电路选通相应通路的信号，从而使得时钟信号在不同的分频比时，其占空比都为50％；
其中，N＝1～7时，所述时序产生电路包括第二D触发器(Q14)、第三D触发器(Q15)、第三非门(Q16)、第二同或门(Q17)、第三同或门(Q18)、第四同或门(Q19)、第二三输入与门(Q20)、第四D触发器(Q21)、第二两输入与门(Q22)、第五D触发器(Q23)、第六D触发器(Q24)、第三两输入与门(Q25)和第七D触发器(Q26)，其中，第二D触发器(Q14)的D端连接SR信号，第二D触发器(Q14)的Q端输出时序信号P_0；第二D触发器(Q14)的时钟端连接时钟信号CK，该时钟信号CK还连接第三非门(Q16)的输入端，第三非门(Q16)的输出端连接第三D触发器(Q15)的时钟端，第三D触发器(Q15)的D端连接第二D触发器(Q14)的Q端，第三D触发器(Q15)的Q端输出时序信号P_1；第二同或门(Q17)的两个输入端分别连接信号S2、A2，第三同或门(Q18)的两个输入端分别连接信号S1、A1，第四同或门(Q19)的两个输入端分别连接信号S0、A0，第二同或门(Q17)的输出端、第三同或门(Q18)的输出端、第四同或门(Q19)的输出端分别连接第二三输入与门(Q20)的三个输入端，第二三输入与门(Q20)的输出端连接第四D触发器(Q21)的D端，第四D触发器(Q21)的Q端分别连接第二两输入与门(Q22)的一个输入端和第六D触发器(Q24)的D端，第二两输入与门(Q22)的另一个输入端连接，第二两输入与门(Q22)的输出端连接第五D触发器(Q23)的时钟端，第五D触发器(Q23)的D端连接第五D触发器(Q23)的Qb端，第五D触发器(Q23)的Q端输出时序信号P2_even；第六D触发器(Q24)的Q端连接第三两输入与门(Q25)的一个输入端，第三两输入与门(Q25)的另一个输入端连接，第三两输入与门(Q25)的输出端连接第七D触发器(Q26)的时钟端，第七D触发器(Q26)的D端连接第七D触发器(Q26)的Qb端，第七D触发器(Q26)的Q端输出时序信号P2_odd。
3.如权利要求2所述的实现占空比50％的分频器，其特征在于：所述信号均在时钟上升沿产生。
4.如权利要求2所述的实现占空比50％的分频器，其特征在于：N＝1～7时，所述加法计数器电路包括加法器(Q1)、第一选通器(Q2)、第一同或门(Q3)、第一或门(Q4)、第二或门(Q5)和第一非门(Q6)，其中，第一选通器(Q2)的输入端分别连接N和N+1，其控制端连接Bit<0>；第一选通器(Q2)的输出端连接第一同或门(Q3)的一个输入端，第一同或门(Q3)的另一个输入端连接加法器(Q1)的输出端，而第一同或门(Q3)的输出端则分别连接第一或门(Q4)的一个输入端和第二或门(Q5)的一个输入端，第一或门(Q4)的另一个输入端连接Bit<0>，第一非门(Q6)的输入端连接Bit<0>，第一非门(Q6)的输出端连接第二或门(Q5)的另一个输入端；第一或门(Q4)的输出端连接加法器(Q1)的RST端，第二或门(Q5)的输出端连接加法器(Q1)的SET端，加法器(Q1)的输出端还作为加法计数器电路的输出端。
5.如权利要求2所述的实现占空比50％的分频器，其特征在于：N＝1～7时，所述减法计数器电路包括减法器(Q34)和三输入异或门(Q35)，其中，减法器(Q34)的赋值端连接N，减法器(Q34)的输出端连接三输入异或门(Q35)的输入端，减法器(Q34)的输出端还作为减法计数器电路的输出端，输出S2S1S0；三输入异或门(Q35)的输出端连接至减法器(Q34)的复位端，三输入异或门(Q35)的输出端还作为减法计数器电路的输出端，输出SR。
6.如权利要求5所述的实现占空比50％的分频器，其特征在于：所述减法器(Q34)包括第一减法运算电路(Q7)、第二减法运算电路(Q8)、第三减法运算电路(Q9)、第一三输入与门(Q10)、第一两输入与门(Q11)、第一D触发器(Q12)和第二非门(Q13)，其中，第一减法运算电路(Q7)的输入端与其反相输出端相连，并共同连接至第一三输入与门(Q10)的第一输入端；第二减法运算电路(Q8)的输入端与其反相输出端相连，并共同连接至第一三输入与门(Q10)的第二输入端；第三减法运算电路(Q9)的输入端与其反相输出端相连，并共同连接至第一三输入与门(Q10)的第三输入端；第一三输入与门(Q10)的输出端连接第一两输入与门(Q11)的一个输入端，第一两输入与门(Q11)的输出端连接第一D触发器(Q12)的输入端，第一D触发器(Q12)的输出端与第一两输入与门(Q11)的另一个输入端相连，并共同连接至第二非门(Q13)的输入端，第二非门(Q13)的输出端分别连接至第一减法运算电路(Q7)、第二减法运算电路(Q8)、第三减法运算电路(Q9)的SR端，并作为减法计数器电路的SR信号输出端；第一减法运算电路(Q7)的时钟端连接时钟信号CK，第一减法运算电路(Q7)的输出端连接第二减法运算电路(Q8)的时钟端，并作为减法计数器电路的S0信号输出端；第二减法运算电路(Q8)的输出端连接第三减法运算电路(Q9)的时钟端，并作为减法计数器电路的S1信号输出端；第三减法运算电路(Q9)的输出端作为减法计数器电路的S2信号输出端。
7.如权利要求6所述的实现占空比50％的分频器，其特征在于：所述第一减法运算电路(Q7)、第二减法运算电路(Q8)、第三减法运算电路(Q9)的结构相同，均包括第一传输门(Q701)、第四非门(Q702)、第一与非门(Q703)、第二传输门(Q704)、第二与非门(Q705)、第三与非门(Q706)、第四与非门(Q707)、第三传输门(Q708)、第五与非门(Q709)、第四传输门(Q710)、第六与非门(Q711)和第五非门(Q712)，其中，第一传输门(Q701)的输入端作为第一/第二/第三减法运算电路(Q7/Q8/Q9)的D触发器输入端D1，第一传输门(Q701)的输出端分别连接第一与非门(Q703)的一个输入端和第二传输门(Q704)的输入端；第四非门(Q702)的输入端作为第一/第二/第三减法运算电路(Q7/Q8/Q9)的D触发器输入端D2，其输出端连接第三与非门(Q706)的一个输入端，第三与非门(Q706)的另一个输入端作为第一/第二/第三减法运算电路(Q7/Q8/Q9)的SR端，同时连接至第二与非门(Q705)的一个输入端；第三与非门(Q706)的输出端分别连接第一与非门(Q703)的另一个输入端和第六与非门(Q711)的一个输入端；第二与非门(Q705)的输出端分别连接第四与非门(Q707)的一个输入端和第五与非门(Q709)的一个输入端，第四与非门(Q707)的另一个输入端分别连接第一与非门(Q703)的输出端和第三传输门(Q708)的输入端，第四与非门(Q707)的输出端则连接第二传输门(Q704)的输出端；第三传输门(Q708)的输出端分别连接第五与非门(Q709)的另一个输入端和第四传输门(Q710)的输入端，第五与非门(Q709)的输出端分别连接第六与非门(Q711)的另一个输入端和第五非门(Q712)的输入端，且第五与非门(Q709)的输出端还作为第一/第二/第三减法运算电路(Q7/Q8/Q9)的输出端；第六与非门(Q711)的输出端连接第四传输门(Q710)的输出端，第五非门(Q712)的输出端作为第一/第二/第三减法运算电路(Q7/Q8/Q9)的反相输出端。
8.如权利要求2所述的实现占空比50％的分频器，其特征在于：N＝1～7时，所述逻辑控制电路(Q33)包括第六非门(Q3301)、第三三输入与门(Q3302)、第七非门(Q3303)、第四三输入与门(Q3304)、第五三输入与门(Q3305)和第六三输入与门(Q3306)，其中，第六非门(Q3301)的输入端连接Bit<0>，第三三输入与门(Q3302)的三个输入端分别连接Bit<2>、Bit<1>以及第六非门(Q3301)的输出端；第七非门(Q3303)的输入端连接Bit<1>，第四三输入与门(Q3304)的三个输入端分别连接Bit<2>、Bit<0>以及第七非门(Q3303)的输出端；第五三输入与门(Q3305)的三个输入端分别连接Bit<2>、Bit<1>、Bit<0>，第六三输入与门(Q3306)的三个输入端分别连接第三三输入与门(Q3302)、第四三输入与门(Q3304)、第五三输入与门(Q3305)的输出端，第六三输入与门(Q3306)输出Sel_fre<3>作为对信号选择电路的控制信号。
9.如权利要求2所述的实现占空比50％的分频器，其特征在于：N＝1～7时，所述信号选择电路包括第四两输入与门(Q27)、第五两输入与门(Q28)、第二选通器(Q29)、第八D触发器(Q30)、第六两输入与门(Q31)、4选1选择器(Q32)，其中，第四两输入与门(Q27)的输入端分别连接P_0和P2_even，第五两输入与门(Q28)的输入端分别连接P_0和P2_odd，第四两输入与门(Q27)和第五两输入与门(Q28)的输出端分别连接第二选通器(Q29)的两个输入端，第二选通器(Q29)的控制端连接Bit<0>；第二选通器(Q29)的输出端连接第八D触发器(Q30)的时钟端，第八D触发器(Q30)的D端连接Qb端，第八D触发器(Q30)的Q端连接4选1选择器(Q32)的输入端IN3，第六两输入与门(Q31)的两个输入端分别连接P_0和P_1，第六两输入与门(Q31)的输出端连接4选1选择器(Q32)的输入端IN2，4选1选择器(Q32)的输入端IN1连接P_0，4选1选择器(Q32)的输入端IN0连接时钟信号CK，4选1选择器(Q32)的控制端连接逻辑控制电路(Q33)的输出端。
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