CN116961841B - 用于高速数据中心的译码方法、装置和存储介质 - Google Patents

用于高速数据中心的译码方法、装置和存储介质 Download PDF

Info

Publication number
CN116961841B
CN116961841B CN202311210459.XA CN202311210459A CN116961841B CN 116961841 B CN116961841 B CN 116961841B CN 202311210459 A CN202311210459 A CN 202311210459A CN 116961841 B CN116961841 B CN 116961841B
Authority
CN
China
Prior art keywords
decoding
data
bits
interleaving
module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202311210459.XA
Other languages
English (en)
Other versions
CN116961841A (zh
Inventor
陈欣达
王卫明
赵海兵
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Tide Zhuhai Technology Co ltd
Original Assignee
Core Tide Zhuhai Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Core Tide Zhuhai Technology Co ltd filed Critical Core Tide Zhuhai Technology Co ltd
Priority to CN202311210459.XA priority Critical patent/CN116961841B/zh
Publication of CN116961841A publication Critical patent/CN116961841A/zh
Application granted granted Critical
Publication of CN116961841B publication Critical patent/CN116961841B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
    • H04B10/60—Receivers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0064—Concatenated codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0071—Use of interleaving

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Error Detection And Correction (AREA)

Abstract

本公开的实施例提供了一种用于高速数据中心的译码方法、装置和存储介质，其中译码方法包括对接收的数据进行PAM4解调；将解调之后的数据进行Polar码译码，采用软判决译码；将软判决译码之后的数据解交织，根据Polar码译码输出的路径度量值，将Polar码译码输出的路径匹配到对应的解交织模块的解交织器上，解交织器的支路数为，延迟单元为个符号，第条支路的延迟为其中，为延迟步进系数并且为正整数；对解交织之后的数据以544*n比特为单元读取数据，将解交织模块的解交织器的输出对应到KP4码译码的候选路径来进行KP4码译码，其中n为每个符号包含的比特数。本公开的实施例中的编码译码方法可以在满足高纠错性能的同时，获得低延时、低复杂度的FEC方案。

Description

用于高速数据中心的译码方法、装置和存储介质
技术领域
本公开涉及通信领域，具体而言，涉及一种用于高速数据中心的译码方法、装置和存储介质。
背景技术
随着ChatGpt等AI大模型的兴起、海量数据的爆发、5G uLLR的低时延需求，高速数据中心光模块单通道的速率逐步从50Gbps演进到100Gbps，200Gbps的单通道速率标准已开始立项和讨论。在单通道200Gbps的***，原有100Gbps的FEC方案已不能提供足够的编码增益，需要在满足***时延足够小的情况下，提供纠错性能更强的编译码方案。
目前，高速数据中心主要采用光通信传输技术，FEC方案的设计至关重要。在光传输***中，FEC的发展主要可以分为三代：第一代FEC采用经典的硬判决码字，例如Hamming码、BCH码、RS码等；第二代FEC在上一代的基础上，加入了级联方案，同时引入了交织、迭代、卷积技术；第三代FEC为了获得更大的编码增益，增大了码字的冗余，并采用软判决FEC，常见的软判决方案如Turbo码、LDPC码、TPC码等。
在单通道200Gbps的时代，DSP算法处理能力遇到瓶颈， 因此采用的FEC方案在满足高纠错性能的同时，也要具备较低的时延及复杂度，目前的第三代的高性能软判决FEC并不能满足需求。
发明内容
为了在满足高纠错性能的同时，获得低延时、低复杂度的FEC方案，本公开的实施例提供了一种用于高速数据中心的译码方法、装置和存储介质。
根据第一方面，本公开的实施例提供了一种用于高速数据中心的译码方法，其包括对接收的数据进行PAM4解调；将解调之后的数据进行Polar码译码，采用软判决译码，译码之前的数据单元长度为s比特，译码之后的数据单元长度为r比特，其中；将软判决译码之后的数据解交织，根据Polar码译码输出的路径度量值，将Polar码译码输出的路径匹配到对应的解交织模块的解交织器上，解交织器的支路数为/>，延迟单元为/>个符号，第/>条支路的延迟为/>其中/>，/>为延迟步进系数并且为正整数；对解交织之后的数据以544*n比特为单元读取数据，将解交织模块的解交织器的输出对应到KP4码译码的候选路径来进行KP4码译码，其中n为每个符号包含的比特数。
上述译码方法可以与OIF 800LR标准的硬件相兼容，满足单通道200Gbps场景下的数据传输需求；可以获得高纠错性能、低延时、低复杂度的FEC方案。
可选的，根据本公开的第一方面的实施例，，/>，/>，编码采用的Polar码的码字可以由Polar（128, 110）打孔得到。可选的，根据本公开的第一方面的实施例，/>，/>，/>。/>的取值与r值相对应，可以便于取数。/>和/>的设置可以在数据延迟和交织性能之间获得平衡。
可选的，根据本公开的第一方面的实施例，所述Polar码译码算法采用Fast-SSCL译码，列表大小设置为L，L为大于1的正整数，经过Polar码译码之后输出L个译码结果。
可选的，根据本公开的第一方面的实施例，所述解交织模块包括L个相同的解交织器，所述将软判决译码之后的数据解交织包括根据Polar码译码输出的路径度量值，将Polar码译码输出的L条路径匹配到对应解交织器上，以将Polar码译码之后输出的L个译码结果各自输入到L个解交织器中的一个。
可选的，根据本公开的第一方面的实施例，所述进行KP4码译码包括从L个解交织器中得到L个544*n个比特的数据，将解交织器的输出对应到KP4码译码的候选路径，将候选码字采用Chase算法进行译码。
可选的，根据本公开的第一方面的实施例，所述译码方法将解调之后的数据进行Polar码译码，译码算法为Fast-SSC算法或者Fast-SSCL算法。当使用Polar（126, 110）码时，由于具有较短的码长及较高的码率，使用Fast-SSC或者Fast SSCL译码算法在硬件实现上均可达到较低的译码时延，可以满足高速数据中心通信对时延的要求。
可选地，L小于等于32。可选地，L例如等于8。在这里采用KP4码的Chase译码算法，相较于普通的HIHO译码可以有效提升纠错性能，同时也具备较低的复杂度，KP4码的Chase算法可以很好地与Polar码的Fast-SSCL译码算法相匹配，直接将Fast-SSCL输出的L条路径作为候选码字，不必通过翻转不可靠位来产生。在该方法中，在Polar码译码结束时，不选最优的一条路径进行输出，而是将所有L条路径对应的译码结果进行输出，可以获得更好的纠错性能。
根据本公开第二方面的实施例，提供了一种用于高速数据中心的译码装置，其特征在于包括解调模块，对接收的数据进行PAM4解调；Polar码译码模块，将解调之后的数据进行Polar码译码，采用软判决译码，译码之前的数据单元长度为s比特，译码之后的数据单元长度为r比特，其中；解交织模块，其包括一个或多个解交织器，将软判决译码之后的数据解交织，解交织器的支路数为/>，延迟单元为/>个符号，第/>条支路的延迟为其中/>，/>为延迟步进系数并且为正整数；KP4码译码模块，对解交织之后的数据以544*n比特为单元读取数据，进行KP4码译码，其中n为每个符号包含的比特数；路径控制模块，其根据Polar码译码输出的路径度量值，将Polar码译码输出的路径匹配到对应的解交织模块的解交织器上，并且将解交织模块的解交织器的输出对应到KP4码译码的候选路径。
可选地，根据本公开的第二方面，所述Polar码译码模块将解调之后的数据进行Polar码译码，译码算法采用Fast-SSCL算法，列表大小设置为L，L为大于1的正整数，经过Polar码译码之后输出L个译码结果；所述解交织模块包括L个相同的解交织器，Polar码译码之后输出的L个译码结果各自输入到L个解交织器中的一个；所述KP4译码模块从L个解交织器中得到L个544*n个比特的候选码字，将候选码字采用Chase算法进行译码。
可选地，根据本公开的第二方面，。
根据第三方面，本公开实施例提供了一种计算机可读存储介质，其包括计算机程序或指令，当其在计算机上执行时，使得所述计算机执行如第一方面所述的方法。
实施本公开的任一装置并不一定需要同时达到以上所述的所有优点。本公开的其它特征和优点将在随后的说明书实施例中阐述，并且，部分地从说明书实施例中变得显而易见，或者通过实施本公开而了解。本公开实施例的目的和优点可通过在说明书、权利要求书以及附图中所指出的结构来实现和获得。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简要地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1A和图1B是根据本公开实施例的用于高速数据中心的一种编码和译码方法流程图；
图2A和图2B是根据本公开实施例的用于高速数据中心的另一种编码和译码方法流程图，图2C是对应于图2A的编码方法的再一种译码方法流程图；
图3是根据本公开实施例的一种编码装置结构示意图；
图4是根据本公开实施例的一种用于Polar码的译码装置的结构示意图；
图5是根据本公开实施例的另一种编码装置结构示意图；
图6是根据本公开实施例的另一种译码装置结构示意图；
图7是采用图1A和图1B的编译码方法以及图2A和图2C的编译码方法得到的误码率的仿真效果图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。各个不同实施例之间可以进行相互组合，以构成未在以下描述中示出的其他实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另作定义，此处使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不必然表示数量限制。“包括”或者“包含”等类似的词语意指出现该词前面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
参见图1A和图1B，本公开实施例提供了一种用于高速数据中心的编码和译码方法。该方法符合OIF 800LR标准，在下文中称为“低功耗场景”。
在发送过程中，发送端可以对信息数据进行KP4编码、卷积交织、BCH编码和PAM4调制，由此形成发送信号，其将发送信号发送到信道中进行传输。在接收过程中，接收端可以从信道中接收数据，依次进行PAM4解调、BCH译码、卷积解交织、KP4码译码，最终得到译码结果。
以下对发送过程中的步骤进行详细描述。在步骤102中，将待发送的信息数据进行KP4编码。KP4编码的原始生成多项式为，其把固定长度的514个符号作为一组，通过增加30个冗余符号，编码成为544个符号的分组输出，其中每个符号包含10个比特。由此，信息按照5140比特为一组，进行KP4编码，每组编码之后为5440比特。
在步骤104中，经过KP4编码之后的一组5440比特输入到卷积交织器中。卷积交织器的支路数设置为，延迟单元为/>个符号，第/>条支路的延迟为/>，其中，/>为延迟步进系数，取值为正整数。例如，卷积交织器的支路数可以取/>，延迟单元/>（每符号例如包括10比特），延迟步进系数/>，则第/>条支路的延迟个符号，其中/>。/>的取值与内码编码之前的数据长度相对应，可以便于取数。/>和/>的设置可以在数据延迟和交织性能之间获得平衡。/>越大则纠错性能越好，但是需要更多的缓存单元与更大的交织延时。/>的选择与/>类似。因此，上述实例中/>和/>的取值是均衡了所需性能、资源、时延进行的相应选择，它们的取值可以根据实际情况来变化。
在步骤106中，将卷积交织器中以110比特为单元读取数据，然后对读取的数据进行BCH（126, 110）编码，即每个单元编码之前的数据长度为110比特，编码之后的长度为126比特。
在步骤108，对编码之后的数据进行PAM4调制。如果经过BCH编码之后的每个BCH码字包含126个比特，进行PAM4调制之后可以得到63个符号。经过调制之后的符号被发送到信道中进行传输。
以下对接收过程中的步骤进行详细描述。
在步骤110，对从信道接收的数据进行PAM4解调，得到相应比特的“软信息”（即未经判决的信息）。
在步骤112，对解调之后的数据进行BCH（126,110）译码。译码采用软判决译码算法，例如，可选地，最大似然译码（MLD）、广义最小距离译码（GMD）、Chase译码等。
在步骤114，将BCH译码之后的得到的数据进行解交织。解交织器与步骤104中的卷积交织器相对应，解交织器的支路数设置为，延迟单元设置为/>个符号，第/>条支路的延迟设置为/>，其中/>，/>为延迟步进系数，取值为正整数。例如，当支路数/>，延迟单元/>个符号（每个符号10比特），/>时，第/>条支路延迟为个符号，其中/>。
在步骤116，从解交织器得到解交织的数据。以5440比特为单元读取数据，进行KP4码译码。译码采用的硬判决译码算法，可以纠正15个符号的错误。在纠错能力范围内，即可译码成功，得到5140比特译码后数据。若译码失败，则上报信息，同时译码输出为输入的信息位数据。
上述编译码方案是一种高性能低时延低复杂度的FEC方案，可以适用于高速数据中心单通道200Gbps通信***。
图2A和2B是根据本公开实施例的用于高速数据中心的另一种编码和译码方法流程图。该方法在硬件上与图1A和图1B相兼容，并且具有更高性能，可以称为“高性能场景”。
在发送过程中，发送端可以对信息数据进行KP4编码、卷积交织、Polar编码和PAM4调制，由此形成发送信号，其将发送信号发送到信道中进行传输。在接收过程中，接收端可以从信道中接收数据，依次进行PAM4解调、Polar码译码、卷积解交织、KP4码译码，最终得到译码结果。
以下对发送过程中的步骤进行详细描述。在步骤202中，将待发送的信息数据进行KP4编码。KP4编码的原始生成多项式为，其把固定长度的514个符号作为一组，通过增加30个冗余符号，编码成为544个符号的分组输出，其中每个符号包含10个比特。由此，信息按照5140比特为一组，进行KP4编码，每组编码之后为5440比特。
在步骤204中，经过KP4编码之后的5440比特输入到卷积交织器中。卷积交织器的支路数设置为，延迟单元设置为/>个符号，第/>条支路的延迟设置为/>，其中，/>为延迟步进系数，取值为正整数。例如，卷积交织器的支路数可以取/>，延迟单元/>（每符号例如包括10比特），延迟步进系数/>，则第/>条支路的延迟为个符号，其中/>。
在步骤206中，读取卷积交织器中的数据，进行Polar编码。为了保证该模式与图1A和1B所示的模式在硬件上的兼容性，Polar编码可以设置为与BCH编码一致的码长和码率，即采用Polar（126, 110），每个单元编码之前的数据长度为110比特，编码之后的长度为126比特。该码字可以由Polar（128, 110）打孔得到。打孔方案可以例如选用QUP打孔方案、BitRev打孔方案等。此外，Polar信息位置的选择可以采用例如高斯近似构造算法、蒙特卡洛仿真构造算法等合适的算法。Polar编码之后输出以126比特为单元的数据。
在步骤208，对编码之后的数据进行PAM4调制。如果经过Polar编码之后的每个Polar码字包含126个比特，进行PAM4调制之后可以得到63个符号。经过调制之后的信息将被发送到信道中进行传输。
以下对接收过程中的步骤进行详细描述。
在步骤210，对从信道接收的数据进行PAM4解调，得到相应比特的“软信息”（即未经判决的信息）。
在步骤212，对解调之后的数据进行Polar（126, 110）译码。译码采用软判决译码算法，例如，可选地，Fast-SSC算法、Fast-SSCL算法。Fast-SSC计算复杂度低，实现简单。Fast-SSCL算法可以满足纠错性能更高的应用场景，并通过配置不同的列表大小，从而达到复杂度和性能的平衡。两种译码方式都引入了快速且简化的算法。对于本公开的实施例，两种译码方法尽管各有不同，但是得益于Polar（126, 110）较短的码长及较高的码率，使用Fast-SSC或者Fast-SSCL译码算法在硬件实现上均可达到较低的译码时延，可以满足高速数据中心通信对时延的要求。
在步骤214，将Polar码译码之后的得到的数据进行解交织。根据Polar码输出的路径度量值，将Polar码译码输出的路径匹配到对应的解交织模块的解交织器上。解交织器与步骤204中的卷积交织器相对应，解交织模块的解交织器的支路数设置为，延迟单元设置为/>个符号，第/>条支路的延迟设置为/>，其中/>，/>为延迟步进系数，取值为正整数。例如，当支路数/>，延迟单元/>个符号（每个符号10比特），/>时，第/>条支路延迟为/>个符号，其中/>。在该实施例中，解交织模块可以包括一个解交织器。
在步骤216，从解交织器得到解交织的数据。将解交织器的输出对应到KP4码译码模块的候选路径上。以5440比特为单元读取数据，进行KP4码译码。译码采用的硬判决译码算法，可以纠正15个符号的错误。在纠错能力范围内，即可译码成功，得到5140比特译码后数据。若译码失败，则上报信息，同时译码输出为输入的信息位数据。
在实施例中选用Polar（126,110）码，其码长短且码率较高，因此资源消耗和译码延迟都比较低，上述设计的编译码方案可以兼容低功耗场景下的硬件，同时提供更高纠错性能的高性能场景，能够满足更长距传输场景的需求。
可选地，上述方案还可以采用KP4码Chase的软输入硬输出（Soft Input HardOutput, SIHO）译码方案。图2C示出了对应于图2A的编码方案的另一种译码方案。根据该方案，步骤212、214、216分别进行如下修改。
在步骤220中，对解调之后的数据进行Polar（126, 110）译码。译码采用软判决译码算法Fast-SSCL译码。列表大小设置为L，L值可以根据性能需求和资源、面积、功耗等进行选择。L值越大性能越好，但资源、面积、功耗越大。可选地，L可以选取2至32中的正整数，即。可选地，L=8。L也可以选择其他值，L越大纠错性能越好，但计算复杂度和实现难度也随之增加。L=8是平衡之后获得的较优选择。与常规译码不同，在译码结束时，不选最优的一条路径进行输出，而是将所有L条路径对应的译码结果进行输出，即一个Polar码码字译码输出L*110个比特。
在步骤222中，在解交织模块中设置L个相同的解交织器，根据Polar码输出的路径度量值，将Polar码译码输出的L条路径匹配到对应解交织器上。解交织器与步骤204中的卷积交织器相对应，解交织单元的支路数设置为，延迟单元设置为/>个符号，第/>条支路的延迟设置为/>，其中/>， />为延迟步进系数，取值为正整数。例如，当支路数/>，延迟单元/>个符号（每个符号10比特），/>时，第/>条支路延迟个符号，其中/>。
在步骤224，从L个解交织器中读取解交织的数据，将解交织器的输出对应到KP4码chase 译码的候选路径。以5440比特为单元读取数据，得到L*5440比特数据，即L个候选KP4码字。然后根据这些候选码字，采用Chase算法，进行KP4的SIHO译码，得到最终译码结果。采用KP4码的Chase译码算法，相较于普通的HIHO译码可以有效提升纠错性能，具备较低的复杂度。该算法可以很好地与Polar码的Fast-SSCL译码算法相匹配，直接将Fast-SSCL输出的L条路径作为候选码字，不必通过翻转不可靠位来产生候选码字，能够获得较低的误码率。
下表列出了上述实施例中不同译码算法消耗的资源和时延，从表格中可以看出，在上述各实施例中使用的Polar码码长较短，码率较高，采用Fast-SSC和Fast-SSCL译码算法，可以实现较低的译码时延，同时所需的计算资源和存储资源不多，满足低复杂度的要求。
译码算法 计算单元 存储单元 译码时延(Time_Steps)
SC 381 256 254
SCL（L=8） 3192 2048 364
Fast-SSC 499 252 13
Fast-SSCL（L=8） 6040 2016 19
图3示出了一种编码装置的结构示意图。编码装置300可以包括外码编码模块301、交织模块302、内码编码模块303、调制模块304。编码装置还可以包括发送模块305。编码装置300可以是发送端设备的一部分，发送端设备例如可以为交换机等。编码装置可以为光模块、电模块或者其他可以对发送数据进行处理的模块，可以由芯片来实现。
外码编码模块301执行外码编码，例如上文中的步骤102或者步骤202，采用RS（544, 514）对信息进行KP4编码。交织模块302对编码之后的数据进行卷积交织，其中交织模块中的交织器的延迟支路为，延迟单元为/>个符号，延迟步进系数为/>，例如上文中的步骤104或者步骤204。内码编码模块303对交织后的数据进行编码，编码的数据长度为110比特，编码之后的长度为126比特，例如执行上文中步骤106或者206。调制模块304对经过外码编码、交织、内码编码之后的数据执行PAM4调制，例如上文中的步骤108或者208。发送模块305通过信道传输发送数据，信道可以是光纤或者其他适合的传输媒介。
图4示出了一种Polar码的译码装置的结构示意图。译码装置400可以包括解调模块402、内码译码模块403、解交织模块404、外码译码模块405和路径控制模块406。译码装置400还可以包括接收模块401。译码装置400可以是接收端设备的一部分，接收端设备例如可以是交换机等。类似地，译码装置可以为光模块、电模块或者其他可以对接收数据进行处理的模块，可以由芯片来实现。
图4的译码装置应用于图2B和2C所示的译码方案。解调模块402将接收到的信息进行PAM4解调，得到“软信息”，例如执行上文中步骤210。Polar码译码模块403将解调后的数据采用软判决译码算法进行译码，例如执行步骤212或者步骤220。解交织模块404将经过Polar码译码的数据解交织，解交织模块的解交织器的支路数设置为，延迟单元设置为/>个符号，延迟步进系数为/>，例如执行步骤214或者步骤222。KP4码译码模块405对解交织之后的数据进行KP4码译码，例如步骤216或者步骤224。路径控制模块406根据Polar码输出的路径度量值，将Polar码译码输出的路径匹配到对应的解交织器上，同时将解交织模块的解交织器的输出对应到KP4码译码模块的候选路径上。接收模块401通过信道来接收发送端设备发送的数据。与传统方案相比，该译码装置将内外码结合起来，不需要软信息计算、不可靠位翻转等模块，大幅度降低了硬件复杂度。
当Polar码译码采用fast-SSCL算法译码时，Polar码译码模块403将输出L条路径。解交织模块包括L个解交织器，从L个解交织器中读取解交织的数据。KP4码采用chase译码算法，路径控制模块406根据Polar码输出的路径度量值，将Polar码译码输出的L条路径匹配到对应解交织器上，同时将解交织模块的解交织器的输出对应到KP4码chase译码的候选路径。该模式利用软译码有效提升了纠错性能，充分利用Polar码fast-SSCL译码算法和KP4chase译码算法的特性。
本公开中的Polar码及其译码方式的设计可以获得比标准更优的性能，具备更优的纠错性能，满足更长距离的传输需求。Polar相比于标准中的BCH码，可以很好地进行软判决译码，充分利用软信息。再者，选用经过处理的Polar码可以实现与标准硬件兼容， Polar码通过信息位数目的选取及打孔方案可以匹配标准中的码长和码率等参数。此外，高速数据中心对低时延和复杂度要求较高，诸如TPC码、OFEC码译码复杂度高、时延大，不能满足需求，而现有的Polar码主要应用于无线5G控制信道传输，码率低、译码采用串行译码，时延大。为了解决这个问题，本公开采用了上述改进的译码方案，增大并行度，大幅降低译码时延（可以达到10倍以上），满足了高速数据中心的要求。
图5示出了另一种编码装置的结构示意图。该编码装置500包括至少一个收发器501、至少一个处理器502和存储器503。图3中的编码装置的外码编码模块301、交织模块302、内码编码模块303、调制模块304可以通过处理器调用存储器中的代码来实现。发送模块305可以使用收发器来实现。处理器可以采用通用的中央处理器、专用集成电路（ASIC）或一个或多个用于执行上述编码过程的集成电路等。
存储器503可以用于存储编码过程的程序、代码或者指令、待发送的数据、编码过程中产生的各种数据。存储器503可以根据需要选择各种已知的存储器，例如随机存取存储器 （RAM）或者只读存储器（ROM），用于存储信息和/或指令。存储器503可以是独立部分，通过总线与处理器502相连接，也可以集成在处理器502中。
图6示出了另一种译码装置的结构示意图。该译码装置600与编码装置500结构类似，包括至少一个收发器601、至少一个处理器602和存储器603。图4中的译码装置的解调模块402、内码译码模块403、解交织模块404、外码译码模块405、路径控制模块406可以通过处理器调用存储器中的代码来实现。接收模块401可以使用收发器来实现。存储器603可以用于存储译码过程的程序、代码或者指令、接收的数据、译码过程中产生的各种数据。处理器和存储器的其他特征可以参考上述关于图5的描述，不再赘述。
图7示出了采用RS与BCH以及RS与Polar两种级联方式获得的编译码的仿真效果示意图。图标KP4+BCH表示RS(544, 514)与BCH(126, 110)码级联的方法，KP4+Polar表示RS(544, 514)与Polar(126, 110)码级联的方法。表示卷积交织延迟单元的符号数。RS译码采用了硬译码算法；BCH译码采用Chase算法，候选码字数为32；Polar码译码采用Fast-SSCL译码，列表大小设置为8。上述仿真过程使用的信道为AWGN，调制方式为BPSK。
当前的主流技术中的单波50G/100G数据中心通信***中使用的KP4码纠前误码率门限为2.4e-4，从上图可以看出，本公开中的KP4+BCH及KP4+Polar方案能够将纠前误码率门限至少降低一个数量级。KP4与BCH及KP4与Polar的级联方案的净编码增益可以达到，相较于KP4可以达到3~4dB以上的提升。此外，从图中可以看出，KP4与Polar级联方案的纠错性能要高于KP4与BCH的级联方案。例如，在/>的量级处，时前者比后者好约0.7dB，/>时前者比后者好约0.5dB。
随着卷积交织器的延迟单元符号数增大，纠错性能会提高，但是需要更多的缓存单元以及更大的交织时延。例如，如果时，所需缓存单元为440符号，交织时延为80符号，在/>时，所需缓存单元将为3520符号，交织时延为640符号。因此，/>值可以根据实际需要来确定，平衡性能、资源和时延。
本公开中的KP4与BCH的级联方案符合OIF 800LR标准，满足低时延和低复杂度的需求。KP4与Polar的级联方案可以兼容上述方案的硬件，无需重新设计帧结构，交织器和解交织器，外码（KP4）编译码器，实现性能更好的高性能方案。通过对Polar码译码资源消耗和时延的分析，可以看出其也能满足低时延和低复杂度的需求。
以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。

Claims (9)

1.一种用于高速数据中心的译码方法，其特征在于包括：
对接收的数据进行PAM4解调；
将解调之后的数据进行Polar码译码，采用软判决译码，译码之前的数据单元长度为s比特，译码之后的数据单元长度为r比特，其中，采用Fast-SSCL译码算法，列表大小设置为L，L为大于1的正整数，经过Polar码译码之后输出L个译码结果；
将软判决译码之后的数据解交织，由路径控制模块根据Polar码译码输出的路径度量值，将Polar码译码输出的路径匹配到对应的解交织模块的解交织器上，解交织器的支路数为，延迟单元为/>个符号，第/>条支路的延迟为/>其中/>，/>为延迟步进系数并且为正整数，路径控制模块将Polar码译码输出的L条路径匹配到对应的解交织模块的L个解交织器上，以将Polar码译码之后输出的L个译码结果各自输入到L个解交织器中的一个；
对解交织之后的数据以544*n比特为单元读取L个数据，进行KP4码译码，其中n为每个符号包含的比特数，其中由所述路径控制模块将解交织模块的解交织器的输出对应到KP4码译码的候选路径。
2.如权利要求1所述的用于高速数据中心的译码方法，其特征在于所述解交织模块包括L个相同的解交织器。
3.如权利要求1所述的用于高速数据中心的译码方法，其特征在于所述进行KP4码译码包括从L个解交织器中得到L个544*n个比特的数据，将解交织器的输出对应到KP4码译码的候选路径，将候选码字采用Chase算法进行译码。
4.如权利要求1所述的用于高速数据中心的译码方法，其特征在于，/>，，/> ，/>，/>。
5.一种用于高速数据中心的译码装置，其特征在于包括：
解调模块，对接收的数据进行PAM4解调；
Polar码译码模块，将解调之后的数据进行Polar码译码，采用软判决译码，译码之前的数据单元长度为s比特，译码之后的数据单元长度为r比特，其中，其中采用Fast-SSCL算法译码，列表大小设置为L，L为大于1的正整数，经过Polar码译码之后输出L个译码结果；
解交织模块，其包括L个解交织器，将软判决译码之后的数据解交织，解交织器的支路数为，延迟单元为/>个符号，第/>条支路的延迟为/>其中/>，为延迟步进系数并且为正整数，Polar码译码之后输出的L个译码结果各自输入到L个解交织器中的一个；
KP4码译码模块，对解交织之后的数据以544*n比特为单元读取L个数据，进行KP4码译码，其中n为每个符号包含的比特数；
路径控制模块，其根据Polar码译码输出的路径度量值，将Polar码译码输出的路径匹配到对应的解交织模块的解交织器上，并且将解交织模块的解交织器的输出对应到KP4码译码的候选路径。
6.如权利要求5所述的用于高速数据中心的译码装置，其特征在于所述解交织模块包括L个相同的解交织器，所述KP4码译码模块从L个解交织器中得到L个544*n个比特的候选码字，将候选码字采用Chase算法进行译码。
7.如权利要求5所述的用于高速数据中心的译码装置，其特征在于，/>，，/>，/>，/>。
8.如权利要求5所述的用于高速数据中心的译码装置，其特征在于。
9.一种计算机可读存储介质，其特征在于，包括计算机程序或指令，当其在计算机上执行时，使得所述计算机执行如权利要求1-4中任一项所述的方法。
CN202311210459.XA 2023-09-19 2023-09-19 用于高速数据中心的译码方法、装置和存储介质 Active CN116961841B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311210459.XA CN116961841B (zh) 2023-09-19 2023-09-19 用于高速数据中心的译码方法、装置和存储介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311210459.XA CN116961841B (zh) 2023-09-19 2023-09-19 用于高速数据中心的译码方法、装置和存储介质

Publications (2)

Publication Number Publication Date
CN116961841A CN116961841A (zh) 2023-10-27
CN116961841B true CN116961841B (zh) 2023-12-26

Family

ID=88446499

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311210459.XA Active CN116961841B (zh) 2023-09-19 2023-09-19 用于高速数据中心的译码方法、装置和存储介质

Country Status (1)

Country Link
CN (1) CN116961841B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101697491A (zh) * 2009-10-15 2010-04-21 浙江大学 一种使用sdram实现时域卷积交织和解交织的方法
CN104506202A (zh) * 2014-12-04 2015-04-08 杭州国芯科技股份有限公司 一种利用已知数据辅助收敛的迭代译码方法
CN105450236A (zh) * 2015-11-17 2016-03-30 中国人民解放军理工大学 一种单层迭代联合解调译码结构及其算法
CN108111256A (zh) * 2017-11-28 2018-06-01 中国电子科技集团公司第七研究所 级联编译方法、装置、存储介质及其计算机设备
CN109361405A (zh) * 2018-09-14 2019-02-19 北京理工大学 一种基于素数码交织及极码编码的传输***及方法
CN109412749A (zh) * 2017-08-17 2019-03-01 华为技术有限公司 数据传输方法及装置
CN115225202A (zh) * 2022-03-01 2022-10-21 南京大学 一种级联编码及译码方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7024596B2 (en) * 2001-11-12 2006-04-04 Broadcom Corporation Efficient address generation for interleaver and de-interleaver

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101697491A (zh) * 2009-10-15 2010-04-21 浙江大学 一种使用sdram实现时域卷积交织和解交织的方法
CN104506202A (zh) * 2014-12-04 2015-04-08 杭州国芯科技股份有限公司 一种利用已知数据辅助收敛的迭代译码方法
CN105450236A (zh) * 2015-11-17 2016-03-30 中国人民解放军理工大学 一种单层迭代联合解调译码结构及其算法
CN109412749A (zh) * 2017-08-17 2019-03-01 华为技术有限公司 数据传输方法及装置
CN108111256A (zh) * 2017-11-28 2018-06-01 中国电子科技集团公司第七研究所 级联编译方法、装置、存储介质及其计算机设备
CN109361405A (zh) * 2018-09-14 2019-02-19 北京理工大学 一种基于素数码交织及极码编码的传输***及方法
CN115225202A (zh) * 2022-03-01 2022-10-21 南京大学 一种级联编码及译码方法

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
CDMB多媒体广播（手机电视）标准关键技术研究;李智渊;中国优秀硕士学位论文全文数据库(第10期);全文 *
基于交织的错误图样对DVB-S协议级联码译码性能的影响;***;张君毅;;计算机测量与控制(第03期);全文 *
数字通信中卷积交织盲识别方法;张玉;张伟杰;杨晓静;;电讯技术(第05期);全文 *
*** ; 张君毅 ; .基于交织的错误图样对DVB-S协议级联码译码性能的影响.计算机测量与控制.2018,(第03期),全文. *

Also Published As

Publication number Publication date
CN116961841A (zh) 2023-10-27

Similar Documents

Publication Publication Date Title
US6813742B2 (en) High speed turbo codes decoder for 3G using pipelined SISO log-map decoders architecture
ES2259227T3 (es) Decodificacion iterativa de señales.
CN1178399C (zh) 高度并行最大后验概率(map)解码器
US6799295B2 (en) High speed turbo codes decoder for 3G using pipelined SISO log-map decoders architecture
CA2340364A1 (en) Partitioned deinterleaver memory for map decoder
US6606724B1 (en) Method and apparatus for decoding of a serially concatenated block and convolutional code
CN101309086A (zh) 里德-所罗门码级联反馈***卷积码的***的译码方法
JP2001237809A (ja) エラー訂正符号化型デジタル送信方法
EP1097517A1 (en) Interleaving apparatus and method for use in serial concatenated convolutional code encoder in a mobile communication system
US20090094505A1 (en) High speed turbo codes decoder for 3g using pipelined siso log-map decoders architecture
CN104579369A (zh) 一种Turbo迭代译码方法和译码装置
Yu et al. Hybrid Parity-Check and CRC Aided SCL decoding for polar codes
WO2011111654A1 (ja) 誤り訂正符号復号装置、誤り訂正符号復号方法および誤り訂正符号復号プログラム
KR20160031781A (ko) 이진 직렬 연결된 부호를 사용하는 시스템에서 복호 방법 및 장치
CN116961841B (zh) 用于高速数据中心的译码方法、装置和存储介质
Fowdur et al. Performance of LTE turbo codes with joint source channel decoding, adaptive scaling and prioritised QAM constellation mapping
JP2001285261A (ja) エラー訂正符号化型ディジタル伝送方法
Ren et al. Efficient belief propagation list decoding of polar codes
CN102751996B (zh) 高性能低复杂性分组乘积码tpc的译码方法
Fowdur et al. Performance of Turbo coded 64-QAM with joint source channel decoding, adaptive scaling and prioritised constellation mapping
CN112953561A (zh) 基于极化码的空间耦合编码方法及***、译码方法及***
Banerjee et al. A novel asymmetric turbo code using cuckoo search algorithm
Anghel et al. CTC Turbo decoding architecture for H-ARQ capable WiMAX systems implemented on FPGA
CN103701475A (zh) 移动通信***中8比特运算字长Turbo码的译码方法
Wang et al. Low-complexity decoding architecture for rate-compatible puncturing polar codes

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant