CN116938254A - 一种新型8b10b编码方法 - Google Patents
一种新型8b10b编码方法 Download PDFInfo
- Publication number
- CN116938254A CN116938254A CN202310887760.8A CN202310887760A CN116938254A CN 116938254 A CN116938254 A CN 116938254A CN 202310887760 A CN202310887760 A CN 202310887760A CN 116938254 A CN116938254 A CN 116938254A
- Authority
- CN
- China
- Prior art keywords
- coding
- input
- code
- data
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 19
- 238000004590 computer program Methods 0.000 claims description 2
- 238000003780 insertion Methods 0.000 abstract 1
- 230000037431 insertion Effects 0.000 abstract 1
- 238000004891 communication Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/02—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word
- H03M7/04—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word the radix thereof being two
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
- H04L1/0009—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the channel coding
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
本发明提供一种新型8B10B编码方法，包括：根据编码控制位k判断输入编码器的8bit信号是控制码还是数据码，在数据编码部分，将输入8bit数据分为高3位和低5位分别编码，得到各自的编码中间值，若编码中间值是0、1数量相同的完美平衡码，则直接输出编码结果，否则判断编码中间值0、1数量的差值，再根据输入极性偏差得到最终的编码结果，并将编码结果合并为10bit输出。本发明有效的将编码器中极性偏差的更新、数据编码部分的3B4B编码、5B6B编码解耦，本发明所提出的架构相较于广泛使用的经典架构的优点在于关键路径更短，可以在更高的频率下工作，有效减少了由于***流水线和并行化带来的额外的面积、功耗等开销。
Description
技术领域
本发明涉及一种新型8B10B编码方法。
背景技术
随着通信速率的不断提高，并行通信***由于其线对之间存在较大的耦合、串扰严重、数据同步越来越困难等问题而逐渐被串行通信***所取代。在串行通信***中，发送端的发送数据有可能是“…00000000…”或者“…111111111…”这类长连“0”或长连“1”数据。高速串行总线通常采用在发送端串接电容的方式实现交流耦合，根据电容阻抗公式：
信号的频率f越高，电容的阻抗越低。出现长连“0”或长连“1”的时候可以认为该时段的信号是直流信号，此时电容的阻抗值变大，直流信号被电容滤除，最终会导致接收端无法准确识别发送的是“0”还是“1”。长连“0”或长连“1”数据带来了两个问题：1)发送端电流持续偏低或者偏高而导致信号被滤除；2)连续的“0”或者“1”由于缺乏边缘信息给接收端时钟恢复带来了困难。
为了维持直流平衡(即数据流中的“0”和“1”的数量基本保持平衡)，以及方便接收端进行同步时钟的提取，IBM公司提出了8B10B编解码方案。该方案不仅保证了直流平衡和数据流中连续的“0”或“1”不超过5个，丰富了边沿信息，同时冗余的编码方式还带来了一定的检错能力。由于其编解码特性，8B10B编解码方案为IEEE 1394b、SATA、PCI Express、Infini-band、Fiber Channel、RapidIO、USB3.0等串行***所广泛采用。
目前8B10B编码器总体上有三种实现方案，分别为基于逻辑电路的实现方案、基于查找表的实现方案与基于逻辑电路和查找表混合结构的实现方案。
查找表方法简单直接，但是编码器的速度不可避免的受到存储器读取时间的限制，而且也会导致编码器的面积和功耗的增加。
如果根据8B10B编码表直接采用逻辑结构实现编码功能，那么编码器的逻辑电路将会变得过于复杂，同时由于竞争、冒险以及各个位运算的路径延迟，会严重限制编码器的最高工作频率，进而限制芯片的工作频率。因此，经典架构将8bit输入数据拆分为3bit和5bit，分别进行3B4B、5B6B编码。
8B10B编解码方案广泛的应用于高速串行通信***中，8B10B编解码器的工作频率会直接影响芯片的最高工作频率。然而随着通信速率的不断提高，传统的8B10B编码器架构不得不通过***流水线或者并行化的方式来满足***要求，而且采用传统架构的编码器也会由于通信速率的提高而损失精度。
发明内容
发明目的：本发明所要解决的技术问题是针对现有8B10B编码器方案的不足，提供一种新的8B10B编码器架构。新架构相对于经典架构具有更短的关键路径，在不***流水线的情况下即可明显提升编码器的最高工作频率，有效减少***的硬件资源开支。本发明所提出的架构是目前首次提出的、且有效的架构。
本发明包括如下步骤：
步骤1，判断编码控制位k，如果k为0则表示输入信号为数据码，如果k为1则表示输入信号为控制码；当k为1时，将输入编码器的8bit待编码数据送入控制码编码模块并直接将编码结果输出，编码结果记为abcdeifghj；当k为0时，则进入步骤2；
步骤2，将输入的8bit数据从高位到低位分别用HGFEDCBA表示；在数据编码部分，对高三位HGF进行3B4B初步编码，编码结果记为f′g′h′j′；对低五位EDCBA进行5B6B初步编码，编码结果记为a′b′c′d′e′i′；在极性偏差RD(Running Disparity)更新部分，新的极性偏差RD根据输入的8bit数据和输入的极性偏差RD直接输出；
步骤3，判断f′g′h′j′四个比特中0和1的数量是否相等，如果相等则输出编码结果，并将编码结果记为fghj，如果不相等，则转入步骤4；
判断a′b′c′d′e′i′六个比特中0和1的数量是否相等，如果相等则输出编码结果，并将编码结果记为abcdei，如果不相等则转入步骤4；
步骤4，如果f′g′h′j′中0、1的数量不相等，则判断0、1数量的差值；如果a′b′c′d′e′i′中0、1的数量不相等，则判断0、1数量的差值；
步骤5，根据步骤4中得到的差值和输入的极性偏差RD，由3B4B编码和5B6B编码各自的输出决策逻辑得到最终的4比特和6比特编码结果，分别记为fghj、abcdei，将两个编码结果合并得到10bit编码值abcdeifghj。
步骤2中，3B4B编码、5B6B编码和极性偏差RD更新三者互相独立。
步骤2中，所述极性偏差RD的更新逻辑为：首先判断输入的8bit数据是否为如下五种情况中的一种：
EDCBA为全0、全1、只有一个1、只有一个0和特殊取值24；
如果为以上五种情况之一，则用rd_co＝1表示，否则用rd_co＝0表示；
判断高三位HGF是否为如下三种情况中的一种：
HGF为全0、全1和特殊取值4，
如果为以上三种情况之一，则用rd_fi＝1表示，否则用rd_fi＝0表示；
当rd_co与rd_fi都为1或都为0时，新的极性偏差RD值与输入极性偏差RD值相同，否则取反。
步骤2中，3B4B编码和5B6B编码产生的编码值均是中间码值，对于确定的输入数据，编码结果也是确定的。例如，当输入信号HGFEDCBA为001 00111时，中间码值a′b′c′d′e′i′f′g′h′j′为111000 1001。
步骤3中，对编码中间值a′b′c′d′e′i′和a′b′c′d′e′i′中0、1数量是否相等的判断是以输入码字作为判断依据。
步骤4中，对编码中间值a′b′c′d′e′i′和a′b′c′d′e′i′中0、1数量差值的判断是以输入码字作为判断依据。
步骤5中，3B4B编码的编码输出决策逻辑基于编码输入HGF和输入的极性偏差RD；5B6B编码的编码输出决策逻辑基于编码输入EDCBA和输入的极性偏差RD。
本发明还提供了一种存储介质，存储有计算机程序或指令，当所述计算机程序或指令被运行时，实现如所述的一种新型8B10B编码方法。
有益效果：本方案提出的架构相较于经典架构的优点在于关键路径更短，而且解耦了3B4B编码和5B6B编码的RD时序依赖，3B4B编码结果、5B6B编码结果、RD更新结果都可以根据输入编码器的信号直接输出。新架构与目前广泛采用的经典架构相比，可以在更高的频率下工作，更加适合高速SerDes***，避免了由于并行化而带来的额外的面积、功耗等开销。本方案已经通过Verilog代码实现，验证了其功能的正确性，并且通过了DesignCompiler进行综合得到了诸如面积和关键路径等报告。由报告可见，新架构相较于经典架构，在同样的面积下具有更短的关键路径，在同样的关键路径下具有更小的面积。
附图说明
下面结合附图和具体实施方式对本发明做更进一步的具体说明，本发明的上述和/或其他方面的优点将会变得更加清楚。
图1是8B10B编码装置新架构框图。
图2是RD更新流程图。
图3是5B6B编码控制逻辑框图。
图4是3B4B编码逻辑控制框图。
具体实施方式
图1显示了本发明8B10B编码器新架构的简明结构图。为了清晰的描述8B10B编码方案，将输入的8bit数据从高位到低位分别用HGFEDCBA表示，将高三位HGF和低五位EDCBA分为两组进行3B4B编码和5B6B编码得到的编码结果分别记为fghj和abcdei。编码结果采用小端模式从a开始将10bit编码结果发送出去。
通常将HGF记为十进制y，EDCBA记为十进制x，因此原始的8bit数据可以记为Dx.y。由于10bit数据共有1024种组合，但是原始的8bit数据只需要其中的256种即可，因此满足数据编码之后可以在剩余的码字中挑选一部分作为控制码使用。在编码方案中用到了12种8bit控制码来表示数据传输的开始、结束、空闲等状态。与发送数据表示法相同，控制码记为Kx.y。Kx.y与Dx.y具有重叠，用附加的比特位k进行区分，下文将会在控制码部分进行进一步介绍。
在10bit数据中，用极性偏差RD(Running Disparity，RD)来表示“0”和“1”的数量之差。RD为正数表示“1”的数量比“0”多，为负数则表示“0”的数量比“1”多，RD为0则表示“0”和“1”的数量一样多，都是5个。因此，10bit数据的RD取值有可能为“+10”，即10bit全为“1”；“+8”，即“1”比“0”多8个；……；“+4”，即“1”比“0”多4个；“+2”，即“1”比“0”多2个；RD取负值的时候情况相反，为“0”比“1”多相应的数量。需要指出的是，此处RD的取值只会是偶数。在众多的码字组合中，本发明只选取了极性偏差RD为“+2”、“0”、“-2”三种取值的码字。
在开始编码的时候，初始化极性偏差RD的值为“-1”，极性偏差RD取值的更新规则如表1所示：
表1
如前文所述，8B10B编码会将输入的8bit数据分为两组，高3位进行3B4B编码，低5位进行5B6B编码，其编码规则分别如表2、表3所示。
表2
表3
表示数据与控制码的重叠。
为了更好的利用8B10B编码规则的内在规律，将3B4B和5B6B码表结合为完整的8B10B码表是有必要的。但是由于完整的码表过长，在这里仅作部分展示。同时，根据表1，将8B10B编码表中RD的更新规则也一并列出。表4显示了8B10B编码标准码表的前1/8。
表4
注：上表中same表示编码后输出的极性偏差RD值与输入的极性偏差RD值相同，flip表示编码后输出的极性偏差RD值与输入的极性偏差RD值相反，即输入为“-1”则翻转为“+1”，输入为“+1”则翻转为“-1”。
对于一个8bit输入数据，例如“00100010”，按照分组规则将其分为“001”、“00010”，即x为2，y为1，记为D2.1。当输入极性偏差RD为“+1”时，编码输出abcdeifghj为“010010 1001”，编码后极性偏差RD为“-1”；当输入极性偏差RD为“-1”时，编码输出abcdeifghj为“101101 1001”，编码后RD为“+1”。
从表4中可以看到，new RD是翻转还是保持现有值与输入的8bit数据是一一对应的，也就是说，当输入的8bit数据和RD确定，new RD随即确定。
在经典架构中，new RD的产生路径即为该架构的关键路径，因此需要首先将其缩短。
因此在新架构中，与图1所示经典架构不同，新RD值直接根据输入数据和RD值来计算。其具体过程如下：
先做如下约定：将表中的“same”用“0”表示，“flip”用“1”表示。
将8B10B编码表按y的值进行分组，即Dx.0～Dx.7为一组，可以发现，分组中new RD的取值可以分为“0111 0110”和“1000 1001”两种情况。而取“0111 0110”的组中，x的取值分别为：0、1、2、4、8、15、16、23、24、27、29、30、31，其二进制代码如表5所示。
表5
| y | E | D | C | B | A |
| 0 | 0 | 0 | 0 | 0 | 0 |
| 1 | 0 | 0 | 0 | 0 | 1 |
| 2 | 0 | 0 | 0 | 1 | 0 |
| 4 | 0 | 0 | 1 | 0 | 0 |
| 8 | 0 | 1 | 0 | 0 | 0 |
| 16 | 1 | 0 | 0 | 0 | 0 |
| 30 | 1 | 1 | 1 | 1 | 0 |
| 29 | 1 | 1 | 1 | 0 | 1 |
| 27 | 1 | 1 | 0 | 1 | 1 |
| 23 | 1 | 0 | 1 | 1 | 1 |
| 15 | 0 | 1 | 1 | 1 | 1 |
| 31 | 1 | 1 | 1 | 1 | 1 |
| 24 | 1 | 1 | 0 | 0 | 0 |
如上表可见，EDCBA的取值分为五种情况：全0、全1、只有一个1、只有一个0和特殊取值24。因此输入数据中EDCBA只要出现在这五种情况之中就可以确定new RD取值为“01110110”，否则在“1000 1001”。接下来就需要HGF来确定new RD的具体取值情况。在“01110110”域，new RD取值为“same”的HGF为0，4，7，二进制码分别为“000”、“100”、“111”。因此，输入数据中HGF只要出现这三种情况就可以确定，new RD＝RD，反之new RD则对RD值进行取反。
综上，如果用rd_co＝1来表示输入数据在“0111 0110”域，rd_co＝0来表示输入数据在“1000 1001”域，rd_fi是否为1来表示new RD取值的具体情况，则流程图如图2所示，其中“！”表示取反。
由图2可见，新架构中RD值的更新并不涉及5B6B、3B4B编码，而是直接由输入数据和输入的RD值决定，这有效的缩短了编码器的关键路径。但是仅仅只做这个改进是不够的，因为此时其他编码路径成为了关键路径。因此需要对编码器的数据编码部分进行进一步的改进。
在数据编码部分，为了减小编码器的逻辑复杂度，新架构仍然采用将输入数据拆分为两个部分，分别进行3B4B编码和5B6B编码，但是具体的编码细节与经典架构有所不同。
将新架构的编码器分成3B4B、5B6B编码两个部分来进行讲解，首先介绍5B6B编码。
从5B6B编码表中不难发现，在32种输出码字中只有20种码字是“0”和“1”的数量相同的，即完美平衡码，另有12种输出码字要么“0”比“1”多两个，要么“1”比“0”多两个。完美平衡码无论输入RD是正是负其输出都是一样的，非完美平衡码则因为输入RD的不同，其输出互为反码。
因此，在新架构中设置了标志位Z56用来检测是否为完美平衡码的原始数据，如果输入数据的输出码字并非完美平衡码，则另设标志位rd56，用来表示输出码字是对应RD为“+”还是为“-”，(注意，这里提及的RD是表示编码结果中“0”和“1”的数量关系，其值为“+2”或者“-2”。)判断逻辑的基本框图如图3所示。
在图3中，Z56＝0表示输入数据的编码值为完美平衡码，RD56＝-2代表“0”比“1”多两个的编码值，RD56＝+2则代表“1”比“0”多2个的编码值。
在3B4B编码中，同样设置了标志位Z34来表示当前输入码字的编码值是否为完美平衡码，以及若编码值为非完美平衡码时，另设标志位rd34来表示输出码字中“0”和“1”的数量关系，其判断逻辑的基本框图如图4所示。
由图3可见，针对一组数据总共有3总可能的输出情况，考虑3B4B编码和5B6B编码，其可能的组合共有17种，如表6所示。
表6
| Z34 | Z56 | RD34 | RD56 | dispin | abcdei | fghj |
| 0 | 0 | 0 | 0 | 0 | 0 | 1 |
| 0 | 0 | 0 | 0 | 1 | 1 | 0 |
| 0 | 0 | 0 | 1 | 0 | 1 | 1 |
| 0 | 0 | 0 | 1 | 1 | 0 | 0 |
| 0 | 0 | 1 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 0 | 1 | 1 | 1 |
| 0 | 0 | 1 | 1 | 0 | 1 | 0 |
| 0 | 0 | 1 | 1 | 1 | 0 | 1 |
| 0 | 1 | 0 | x | 0 | 1 | 0 |
| 0 | 1 | 0 | x | 1 | 1 | 1 |
| 0 | 1 | 1 | x | 0 | 1 | 1 |
| 0 | 1 | 1 | x | 1 | 1 | 0 |
| 1 | 0 | x | 0 | 0 | 0 | 1 |
| 1 | 0 | x | 0 | 1 | 1 | 1 |
| 1 | 0 | x | 1 | 0 | 1 | 1 |
| 1 | 0 | x | 1 | 1 | 0 | 1 |
| 1 | 1 | x | x | x | 1 | 1 |
表6中“x”表示无需进行此项判断，在这里作为无关项。abcdei、fghj为1表示编码值原码，为0表示编码值反码。
如前所述，表中的Z34、Z56、RD34、RD56都是直接取决于输入数据，在根据这几个控制信号即可以决定编码值的输出。通过这样的方式，8B10B数据编码部分的关键路径得到了有效缩短。
最后，介绍控制码部分。K码的码表如表7所示。
表7
从表7可见，K28.y部分与数据码相似，事实上K28.y和D28.y也是依靠控制位k进行区分。所以加上控制位之后，输入的数据共有9位，为“ABCDEFGHK”，K为“0”表示传输的是数据，K为“1”表示传输的是控制码。
实施例
DC(Design Compiler)是Synopsys公司用于电路综合的工具。我们用Verilog语言分别实现了基于传统架构和新架构的8B10B编码器，并通过DC得到了综合之后的关键路径长度和面积。其结果如下表8所示：
表8
从上表可以看出，在不同的工艺制程下，新架构都能以更小的面积取得高于或相同于经典架构的最高工作频率。
例如，在55nm工艺下，关键路径长度同样为0.3ns时，经典架构的面积是新架构的1.96倍；在28nm工艺下，新架构不仅具有面积更小、关键路径更短的特点，同时具有更高的优化空间，其最高工作频率是经典架构的1.42倍。
综上，新架构的整体性能优于经典架构。
本发明提供了一种新型8B10B编码方法，具体实现该技术方案的方法和途径很多，以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。本实施例中未明确的各组成部分均可用现有技术加以实现。
Claims (8)
1.一种新型8B10B编码方法，其特征在于，包括如下步骤：
步骤1，判断编码控制位k，如果k为0则表示输入信号为数据码，如果k为1则表示输入信号为控制码；当k为1时，将输入编码器的8bit待编码数据送入控制码编码模块并直接将编码结果输出，编码结果记为abcdeifghj；当k为0时，则进入步骤2；
步骤2，将输入的8bit数据从高位到低位分别用HGFEDCBA表示；在数据编码部分，对高三位HGF进行3B4B初步编码，编码结果记为f′g′h′j′；对低五位EDCBA进行5B6B初步编码，编码结果记为a′b′c′d′e′i′；在极性偏差RD更新部分，新的极性偏差RD根据输入的8bit数据和输入的极性偏差RD直接输出；
步骤3，判断f′g′h′j′四个比特中0和1的数量是否相等，如果相等则输出编码结果，并将编码结果记为fghj，如果不相等，则转入步骤4；
判断a′b′c′d′e′i′六个比特中0和1的数量是否相等，如果相等则输出编码结果，并将编码结果记为abcdei，如果不相等则转入步骤4；
步骤4，如果f′g′h′j′中0、1的数量不相等，则判断0、1数量的差值；如果a′b′c′d′e′i′中0、1的数量不相等，则判断0、1数量的差值；
步骤5，根据步骤4中得到的差值和输入的极性偏差RD，由3B4B编码和5B6B编码各自的输出决策逻辑得到最终的4比特和6比特编码结果，分别记为fghj、abcdei，将两个编码结果合并得到10bit编码值abcdeifghj。
2.根据权利要求1所述的方法，其特征在于，步骤2中，3B4B编码、5B6B编码和极性偏差RD更新三者互相独立。
3.根据权利要求2所述的方法，其特征在于，步骤2中，所述极性偏差RD的更新逻辑为：首先判断输入的8bit数据是否为如下五种情况中的一种：
EDCBA为全0、全1、只有一个1、只有一个0和特殊取值24；
如果为以上五种情况之一，则用rd_co＝1表示，否则用rd_co＝0表示；
判断高三位HGF是否为如下三种情况中的一种：
HGF为全0、全1和特殊取值4，
如果为以上三种情况之一，则用rd_fi＝1表示，否则用rd_fi＝0表示；
当rd_co与rd_fi都为1或都为0时，新的极性偏差RD值与输入极性偏差RD值相同，否则取反。
4.根据权利要求3所述的方法，其特征在于，步骤2中，3B4B编码和5B6B编码产生的编码值均是中间码值，对于确定的输入数据，编码结果也是确定的。例如，当输入信号HGFEDCBA为001 00111时，中间码值a′b′c′d′e′i′f′g′h′j′为111000 1001。
5.根据权利要求4所述的方法，其特征在于，步骤3中，对编码中间值a′b′c′d′e′i′和a′b′c′d′e′i′中0、1数量是否相等的判断是以输入码字作为判断依据。
6.根据权利要求5所述的方法，其特征在于，步骤4中，对编码中间值a′b′c′d′e′i′和a′b′c′d′e′i′中0、1数量差值的判断是以输入码字作为判断依据。
7.根据权利要求6所述的方法，其特征在于，步骤5中，3B4B编码的编码输出决策逻辑基于编码输入HGF和输入的极性偏差RD；5B6B编码的编码输出决策逻辑基于编码输入EDCBA和输入的极性偏差RD。
8.一种存储介质，其特征在于，存储有计算机程序或指令，当所述计算机程序或指令被运行时，实现如权利要求1至7中任一项所述的方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310887760.8A CN116938254A (zh) | 2023-07-18 | 2023-07-18 | 一种新型8b10b编码方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310887760.8A CN116938254A (zh) | 2023-07-18 | 2023-07-18 | 一种新型8b10b编码方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116938254A true CN116938254A (zh) | 2023-10-24 |
Family
ID=88389070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310887760.8A Pending CN116938254A (zh) | 2023-07-18 | 2023-07-18 | 一种新型8b10b编码方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116938254A (zh) |
-
2023
- 2023-07-18 CN CN202310887760.8A patent/CN116938254A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0097763B1 (en) | A method and apparatus for producing a dc balanced (0,4) run length limited rate 8b/10b code from an input data stream | |
| CN104995612B (zh) | 低同步开关噪声芯片间通信方法和*** | |
| US4975916A (en) | Character snychronization | |
| EP0230714A2 (en) | Data transmission system | |
| US5200979A (en) | High speed telecommunication system using a novel line code | |
| US6614369B1 (en) | DC balanced 7B/8B, 9B/10B, and partitioned DC balanced 12B/14B, 17B/20B, and 16B/18B transmission codes | |
| EP2526492A1 (en) | Multiple word data bus inversion | |
| KR100279752B1 (ko) | 고속 광 전송 시스템을 위한 비트 삽입/조작 선로 부호의 부/복호화 장치 | |
| KR20070099373A (ko) | 반도체 장치 사이의 단일형 병렬데이터 인터페이스 방법,기록매체 및 반도체 장치 | |
| US20110249513A1 (en) | Transmitting/receiving methods and systems with simultaneous switching noise reducing preambles | |
| CN101729198B (zh) | 一种编解码方法、装置及*** | |
| CN101764617B (zh) | 一种9b/10b码的编码方法 | |
| US6581114B1 (en) | Method and system for synchronizing serial data | |
| CN116938254A (zh) | 一种新型8b10b编码方法 | |
| CN101442380B (zh) | 基于高速串行接口编码方式的误码率测试方法与装置 | |
| CN113949388B (zh) | 用于串行器/解串器***的编解码器与编解码方法 | |
| US6911921B2 (en) | 5B/6B-T, 3B/4B-T and partitioned 8B/10B-T and 10B/12B transmission codes, and their implementation for high operating rates | |
| CN101228698A (zh) | 4电平逻辑解码器 | |
| CN103138889A (zh) | 高速8b/10b编码装置及编码器 | |
| CN1627646A (zh) | 运行长度有限码的编码解码方法及相关装置 | |
| CN105760329A (zh) | 一种减少总线耦合翻转的编解码装置 | |
| JPH05284037A (ja) | 高速、直列２進データ受信機 | |
| WO2014162491A1 (ja) | 信号伝送システム、送信回路、受信回路、信号送信方法、及び信号受信方法 | |
| US6806817B2 (en) | Means and method of data encoding and communication at rates above the channel bandwidth | |
| Sim | Segmented group-inversion coding for parallel links |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |