CN116938251A - 提升时间数字转换器展频跟踪能力的方法、电路及*** - Google Patents

提升时间数字转换器展频跟踪能力的方法、电路及*** Download PDF

Info

Publication number
CN116938251A
CN116938251A CN202311202779.0A CN202311202779A CN116938251A CN 116938251 A CN116938251 A CN 116938251A CN 202311202779 A CN202311202779 A CN 202311202779A CN 116938251 A CN116938251 A CN 116938251A
Authority
CN
China
Prior art keywords
tdc
spread spectrum
value
slope
selector
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202311202779.0A
Other languages
English (en)
Other versions
CN116938251B (zh
Inventor
秦思林
黄频
李丹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xiamen Dianke Xingtuo Technology Co ltd
Original Assignee
Xiamen Dianke Xingtuo Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xiamen Dianke Xingtuo Technology Co ltd filed Critical Xiamen Dianke Xingtuo Technology Co ltd
Priority to CN202311202779.0A priority Critical patent/CN116938251B/zh
Publication of CN116938251A publication Critical patent/CN116938251A/zh
Application granted granted Critical
Publication of CN116938251B publication Critical patent/CN116938251B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/60—Analogue/digital converters with intermediate conversion to frequency of pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明涉及时间数字转换器技术领域，公开了提升时间数字转换器展频跟踪能力的方法、电路及***，该方法，根据展频频率的斜率，保持或调整TDC锁定值。该方法包括以下步骤：S1，调整频率控制字：调整全数字锁相环的频率控制字fcw的值；S2，判断展频斜率：在每一个数字时钟周期，判断展频频率的斜率，然后根据展频频率的斜率，保持或调整TDC锁定值；S3，锁定：保持或调整TDC锁定值后，锁定全数字锁相环。本发明解决了现有技术存在的展频跟踪范围小、难以实现在不改变TDC数字编码数和步长范围的情况下跟踪更大的展频频偏等问题。

Description

提升时间数字转换器展频跟踪能力的方法、电路及***
技术领域
本发明涉及时间数字转换器技术领域，具体是提升时间数字转换器展频跟踪能力的方法、电路及***。
背景技术
在全数字锁相环中，时间数字转换器(Time-to-digital converter，TDC)用于将输入的相位差转变为数字量化后的值。在高性能的数字锁相环内，锁定以后的TDC输入相位差波动都会比较小。TDC是用于测量时钟抖动延迟，为了提高测量精度，TDC的单个步长会比较小，而出于节省面积和功耗的目的，TDC的总数字编码（code）数会比较少，因此TDC可以测量的时钟延迟范围会比较窄。
当不开启展频时，时钟信号在频谱上的能量过于集中，容易导致电磁干扰（Electromagnetic Interference，EMI)，因此有部分应用会选择开启展频以降低电磁干扰，即通过线性调频的方式将窄带频谱扩展为宽带频谱，展频常用的三角波调频方式如图1所示，其中纵轴为输出时钟频率，横轴为时间。
因此开启展频会引入输入的一个较大幅度的时钟延迟变化，造成TDC测量时钟延迟的中心位置发生比较大的偏差。所以在支持展频的应用里面，TDC需要支持的测量范围会比较大。
当不开启展频时，要求TDC测量时钟延迟的精度高，此时TDC测量时钟延迟的范围较小；而当开启展频时，要求TDC测量时钟延迟的范围大。关闭和开启展频对TDC的要求相悖，且TDC为模拟器件，其测量范围在制造过程中就已经确定。
发明内容
为克服现有技术的不足，本发明提供了提升时间数字转换器展频跟踪能力的方法、电路及***，解决现有技术存在的展频跟踪范围小、难以实现在不改变TDC数字编码数和步长范围的情况下跟踪更大的展频频偏等问题。
本发明解决上述问题所采用的技术方案是：
提升时间数字转换器展频跟踪能力的方法，根据展频频率的斜率，保持或调整TDC锁定值。
作为一种优选的技术方案，包括以下步骤：
S1，调整频率控制字：调整全数字锁相环的频率控制字（frequency controlword，fcw)的值；
S2，判断展频斜率：在每一个数字时钟周期，判断展频频率的斜率，然后根据展频频率的斜率，保持或调整TDC锁定值；
S3，锁定：保持或调整TDC锁定值后，锁定全数字锁相环。
作为一种优选的技术方案，步骤S2中，当某一拍的fcw>上一拍的fcw，则认为该拍的展频频率的斜率为正；若某一拍的fcw<上一拍的fcw，则认为该拍的展频频率的斜率为负。
作为一种优选的技术方案，步骤S2中，根据展频频率的斜率，保持或调整TDC锁定值的方法为：
若展频频率的斜率为正，则判断TDC锁定值=TDC_min是否成立：若是，则保持TDC锁定值不变，继续判断展频频率的斜率；若否，则更新TDC锁定值为TDC锁定值-step；
若展频频率的斜率为负，则判断TDC锁定值=TDC_max是否成立：若是，则保持TDC锁定值不变，继续判断展频频率的斜率；若否，则更新TDC锁定值为TDC锁定值+step；
其中，TDC_min表示配置的TDC最小锁定编码值，TDC_max表示TDC最大锁定编码值，step表示配置的TDC编码值步长。
作为一种优选的技术方案，TDC_min的范围是（0,TDC额定编码最大范围值/2）。
作为一种优选的技术方案，TDC_max的范围是（TDC额定编码最大范围值/2,TDC额定编码最大范围值）。
作为一种优选的技术方案，步骤S1中，采用加法器和选择器组合的数字电路调整全数字锁相环的频率控制字fcw的值。
提升时间数字转换器展频跟踪能力的***，用于实现所述的提升时间数字转换器展频跟踪能力的方法，包括依次连接的以下模块：
调整频率控制字模块：用以，调整全数字锁相环的频率控制字fcw的值；
判断展频斜率模块：用以，在每一个数字时钟周期，判断展频频率的斜率，然后根据展频频率的斜率，保持或调整TDC锁定值；
锁定模块：用以，保持或调整TDC锁定值后，锁定全数字锁相环。
提升时间数字转换器展频跟踪能力的电路，用于实现所述的提升时间数字转换器展频跟踪能力的方法，包括第一选择器、第二选择器、第三选择器，
第一选择器的两个输入端分别用于输入TDC锁定值、TDC锁定值-step，第一选择器的控制端用于输入TDC锁定值=TDC_min是否成立的判断信号，第一选择器的输出端与第三选择器的一个输入端连接；
第二选择器的两个输入端分别用于输入TDC锁定值、TDC锁定值+step，第二选择器的控制端用于输入TDC锁定值=TDC_max是否成立的判断信号，第二选择器的输出端与第三选择器的另一个输入端连接；
第三选择器的输出端用于输出更新后的TDC锁定值。
作为一种优选的技术方案，第一选择器、第二选择器、第三选择器均为二选一数据选择器。
本发明相比于现有技术，具有以下有益效果：
本发明的数字控制TDC锁定值方案可以在同样的TDC数字编码和测量步长范围内提升展频跟踪能力为之前的2倍，节约了扩展TDC编码和步长的资源和功耗。
附图说明
图1为展频常用的三角波调频的时间-时钟频率图；
图2为TDC将时钟延迟转为数字电平的结构示意图；
图3为图2所示结构的输入延迟时间差示意图；
图4为图2所示结构的输入延迟时间差-数字电平编码值图；
图5为本发明具体实施方式中例1的三角波展频示意图；
图6为本发明具体实施方式中例2的时间-频率图；
图7为本发明具体实施方式中例2的时间-TDC输入的相位差图；
图8为本发明具体实施方式中例3的时间-频率图；
图9为本发明具体实施方式中例3的时间-TDC输入的相位差图；
图10为本发明具体实施方式中例4的时间-频率图；
图11为本发明具体实施方式中例4的时间-TDC输入的相位差图；
图12为采用本发明控制TDC锁定值的数字电路逻辑图；
图13为采用本发明控制TDC锁定值的流程图。
具体实施方式
下面结合实施例及附图，对本发明作进一步的详细说明，但本发明的实施方式不限于此。
实施例1
如图1至图13所示，本发明在相同TDC范围和精度（制造过程中已经确定下来的额定测量时钟延迟的范围、额定测量时钟延迟的精度）的情况下，实现了更大的TDC测量时钟延迟的范围，充分利用了TDC的额定测量时钟延迟的范围，保证了TDC测量时钟延迟的精度，同时提高了展频模式下的展频跟踪范围，节省了功耗和全数字锁相环时钟芯片的面积（用到更多的TDC code就相当于芯片中用到了更多的器件，会占用更大的面积）。
图13示意了采用本发明控制TDC锁定值的流程，其步骤如下：
1 当开启展频后，数字电路自动控制fcw（采用数字电路会自动控制fcw属于现有技术，因此本发明未再对此部分进行赘述），其中纵轴为fcw，横轴为时间；
2 每一个数字时钟周期，***先判断展频频率的斜率，当这一拍的fcw>上一拍的fcw，认为展频频率为正，此时如果TDC锁定值=TDC_min，则让TDC锁定值不变，否则让TDC锁定值=TDC锁定值-step；而如果当这一拍的fcw<上一拍的fcw，认为展频频率为负，此时如果TDC锁定值=TDC_max，则让TDC不变，否则让TDC锁定值=TDC锁定值+step；
3 调整TDC锁定值后，让全数字锁相环自然锁定即可。
图12示意了采用本发明控制TDC锁定值的数字电路逻辑。其中，第一选择器、第二选择器、第三选择器可采用二选一数据选择器。
图2至图4示意了TDC的作用，把V1和V2时钟的延迟时间差TD，转换为对应的数字电平编码值Dout；其中，V1表示全数字锁相环路的参考时钟信号，V2表示全数字锁相环路输出的时钟信号。
比如：
V1和V2输入延迟时间差TD=50ps，TDC的每一个步长值（图4中Δ所示区间的值即为一个步长值）=5ps，此时数字电平编码值Dout=10；全数字锁相环路就知道目前相位差=50ps。
例1：
图5示意了三角波展频，控制端会输入调频的三角波信号，虚线是近似的设计输出曲线。全数字锁相环路通过调整频率控制字来控制频率的大小，之后通过全数字锁相环跟随fcw来输出对应频率。由于输入和输出之间有一个延迟，会导致输出的形状和输入基本相同，但是延后一个延迟的时间。
例2：
图6、图7展示某种展频情况下，当前环路参数下的配置TDC输入相位的近似情况，在这个例子里面，TDC总长为20个编码，TDC锁定中值为10个TDC编码。当展频频率斜率为正时，TDC的输入相差会让TDC的编码在20个步长附近工作，而当展频频率斜率为负时，TDC的输入相差会让TDC的编码在0个步长附近工作。它们需要跟踪这个斜率的频偏，则分别需要(20-10)=10个步长和(0-10)=-10个步长去跟踪该斜率。
当展频频率的斜率为之前的N倍时，步长的变化也需要为之前的N倍，也即表示TDC编码需要成倍增加，而这会增加全数字锁相环时钟芯片的资源和功耗。但在该例子里，TDC编码的总长仅仅为20个编码，因此当斜率增大时，TDC编码值会超出工作范围，无法进行跟踪，因此该情况下最大跟踪范围仅为Δf。
例3：
图8、图9图展示同样展频情况下，当前环路参数下的配置TDC输入相位的近似情况，在这个例子里面，使用本发明控制TDC锁定值，当展频频率斜率为正时设置为0个TDC编码，当展频频率斜率为为负时设置为20个TDC编码。当展频频率斜率为正时，TDC的输入相差会让TDC的编码在10个步长附近工作，而当展频频率斜率为负时，TDC的输入相差会让TDC的编码在10个步长附近工作。它们需要跟踪这个斜率的频偏，则分别需要(10-0)=10个步长和(10-20)=-10个步长去跟踪该斜率。
可以看到：当展频频率斜率变化时，TDC编码值未发生变化。
例4：
图10、图11展示2Δf展频情况下，当展频频率斜率为正时设置为0个TDC编码，当展频频率斜率为为负时设置为20个TDC编码。当展频频率斜率为正时，TDC的输入相差会让TDC的编码在20个步长附近工作，而当展频频率斜率为负时，TDC的输入相差会让TDC的编码在0个步长附近工作。它们需要跟踪这个斜率的频偏，则分别需要(20-0)=20个步长和(0-20)=-20个步长去跟踪该斜率。
可以看到：当展频频率斜率为之前的2倍时，使用本发明控制TDC锁定值后依然可以跟踪。同样的TDC范围，展频的最大跟踪范围提升为原来的2倍。
本发明中关于调整TDC锁定值的技术方案与传统处理方式（传统处理方式不调整TDC锁定值）完全不同。
通过本发明所述的技术方案，用数字电路自动控制TDC锁定值，可以在不改变TDCcode和step范围的情况下跟踪更大的展频频偏，保证全数字锁相环在不开启展频时的性能和开启展频时的功耗，是一种全面的方案。
本发明的数字控制TDC锁定值方案可以在同样的TDC数字编码和测量步长范围内提升展频跟踪能力为之前的2倍，节省了扩展TDC编码和步长的资源和功耗。
如上所述，可较好地实现本发明。
本说明书中所有实施例公开的所有特征，或隐含公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合和/或扩展、替换。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，依据本发明的技术实质，在本发明的精神和原则之内，对以上实施例所作的任何简单的修改、等同替换与改进等，均仍属于本发明技术方案的保护范围之内。

Claims (10)

1.提升时间数字转换器展频跟踪能力的方法，其特征在于，根据展频频率的斜率，保持或调整TDC锁定值。
2.根据权利要求1所述的提升时间数字转换器展频跟踪能力的方法，其特征在于，包括以下步骤：
S1，调整频率控制字：调整全数字锁相环的频率控制字fcw的值；
S2，判断展频斜率：在每一个数字时钟周期，判断展频频率的斜率，然后根据展频频率的斜率，保持或调整TDC锁定值；
S3，锁定：保持或调整TDC锁定值后，锁定全数字锁相环。
3.根据权利要求2所述的提升时间数字转换器展频跟踪能力的方法，其特征在于，步骤S2中，当某一拍的fcw>上一拍的fcw，则认为该拍的展频频率的斜率为正；若某一拍的fcw<上一拍的fcw，则认为该拍的展频频率的斜率为负。
4.根据权利要求3所述的提升时间数字转换器展频跟踪能力的方法，其特征在于，步骤S2中，根据展频频率的斜率，保持或调整TDC锁定值的方法为：
若展频频率的斜率为正，则判断TDC锁定值=TDC_min是否成立：若是，则保持TDC锁定值不变，继续判断展频频率的斜率；若否，则更新TDC锁定值为TDC锁定值-step；
若展频频率的斜率为负，则判断TDC锁定值=TDC_max是否成立：若是，则保持TDC锁定值不变，继续判断展频频率的斜率；若否，则更新TDC锁定值为TDC锁定值+step；
其中，TDC_min表示配置的TDC最小锁定编码值，TDC_max表示TDC最大锁定编码值，step表示配置的TDC编码值步长。
5.根据权利要求4所述的提升时间数字转换器展频跟踪能力的方法，其特征在于，TDC_min的范围是（0,TDC额定编码最大范围值/2）。
6.根据权利要求5所述的提升时间数字转换器展频跟踪能力的方法，其特征在于，TDC_max的范围是（TDC额定编码最大范围值/2,TDC额定编码最大范围值）。
7.根据权利要求2至6任一项所述的提升时间数字转换器展频跟踪能力的方法，其特征在于，步骤S1中，采用加法器和选择器组合的数字电路调整全数字锁相环的频率控制字fcw的值。
8.提升时间数字转换器展频跟踪能力的***，其特征在于，用于实现权利要求2至7任一项所述的提升时间数字转换器展频跟踪能力的方法，包括依次连接的以下模块：
调整频率控制字模块：用以，调整全数字锁相环的频率控制字fcw的值；
判断展频斜率模块：用以，在每一个数字时钟周期，判断展频频率的斜率，然后根据展频频率的斜率，保持或调整TDC锁定值；
锁定模块：用以，保持或调整TDC锁定值后，锁定全数字锁相环。
9.提升时间数字转换器展频跟踪能力的电路，其特征在于，用于实现权利要求7所述的提升时间数字转换器展频跟踪能力的方法，包括第一选择器、第二选择器、第三选择器，
第一选择器的两个输入端分别用于输入TDC锁定值、TDC锁定值-step，第一选择器的控制端用于输入TDC锁定值=TDC_min是否成立的判断信号，第一选择器的输出端与第三选择器的一个输入端连接；
第二选择器的两个输入端分别用于输入TDC锁定值、TDC锁定值+step，第二选择器的控制端用于输入TDC锁定值=TDC_max是否成立的判断信号，第二选择器的输出端与第三选择器的另一个输入端连接；
第三选择器的输出端用于输出更新后的TDC锁定值。
10.根据权利要求9所述的提升时间数字转换器展频跟踪能力的电路，其特征在于，第一选择器、第二选择器、第三选择器均为二选一数据选择器。
CN202311202779.0A 2023-09-18 2023-09-18 提升时间数字转换器展频跟踪能力的方法、电路及*** Active CN116938251B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311202779.0A CN116938251B (zh) 2023-09-18 2023-09-18 提升时间数字转换器展频跟踪能力的方法、电路及***

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311202779.0A CN116938251B (zh) 2023-09-18 2023-09-18 提升时间数字转换器展频跟踪能力的方法、电路及***

Publications (2)

Publication Number Publication Date
CN116938251A true CN116938251A (zh) 2023-10-24
CN116938251B CN116938251B (zh) 2023-12-19

Family

ID=88377548

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311202779.0A Active CN116938251B (zh) 2023-09-18 2023-09-18 提升时间数字转换器展频跟踪能力的方法、电路及***

Country Status (1)

Country Link
CN (1) CN116938251B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117169593A (zh) * 2023-11-02 2023-12-05 成都电科星拓科技有限公司 时间数字转换器步长间接测量方法、***、设备及介质
CN117394861A (zh) * 2023-12-12 2024-01-12 厦门电科星拓科技有限公司 一种兼容展频的tdc单元及构建方法
CN117767948A (zh) * 2024-02-22 2024-03-26 成都电科星拓科技有限公司 相位插值器非线性响应校正方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040212410A1 (en) * 2003-02-11 2004-10-28 Stmicroelectronics S.A. Reduced-size integrated phase-locked loop
CN101227617A (zh) * 2008-01-31 2008-07-23 北京卫星信息工程研究所 一种***时钟恢复装置
CN102045036A (zh) * 2011-01-27 2011-05-04 中山大学 一种数字锁相放大器
CN103051340A (zh) * 2011-10-17 2013-04-17 联发科技股份有限公司 时间数字转换***与频率合成器
CN107005520A (zh) * 2014-12-15 2017-08-01 苹果公司 用于正交频分复用信号相位成形的设备和方法
WO2018189288A1 (en) * 2017-04-12 2018-10-18 Telefonaktiebolaget Lm Ericsson (Publ) Short pulse suppression for phase/frequency detector

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040212410A1 (en) * 2003-02-11 2004-10-28 Stmicroelectronics S.A. Reduced-size integrated phase-locked loop
CN101227617A (zh) * 2008-01-31 2008-07-23 北京卫星信息工程研究所 一种***时钟恢复装置
CN102045036A (zh) * 2011-01-27 2011-05-04 中山大学 一种数字锁相放大器
CN103051340A (zh) * 2011-10-17 2013-04-17 联发科技股份有限公司 时间数字转换***与频率合成器
CN107005520A (zh) * 2014-12-15 2017-08-01 苹果公司 用于正交频分复用信号相位成形的设备和方法
WO2018189288A1 (en) * 2017-04-12 2018-10-18 Telefonaktiebolaget Lm Ericsson (Publ) Short pulse suppression for phase/frequency detector

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117169593A (zh) * 2023-11-02 2023-12-05 成都电科星拓科技有限公司 时间数字转换器步长间接测量方法、***、设备及介质
CN117169593B (zh) * 2023-11-02 2024-01-30 成都电科星拓科技有限公司 时间数字转换器步长间接测量方法、***、设备及介质
CN117394861A (zh) * 2023-12-12 2024-01-12 厦门电科星拓科技有限公司 一种兼容展频的tdc单元及构建方法
CN117394861B (zh) * 2023-12-12 2024-03-12 厦门电科星拓科技有限公司 一种兼容展频的tdc单元及构建方法
CN117767948A (zh) * 2024-02-22 2024-03-26 成都电科星拓科技有限公司 相位插值器非线性响应校正方法
CN117767948B (zh) * 2024-02-22 2024-04-26 成都电科星拓科技有限公司 相位插值器非线性响应校正方法

Also Published As

Publication number Publication date
CN116938251B (zh) 2023-12-19

Similar Documents

Publication Publication Date Title
CN116938251B (zh) 提升时间数字转换器展频跟踪能力的方法、电路及***
US10103741B2 (en) Method for controlling digital fractional frequency-division phase-locked loop and phase-locked loop
US10911054B2 (en) Digital-to-time converter (DTC) assisted all digital phase locked loop (ADPLL) circuit
US8373460B2 (en) Dual loop phase locked loop with low voltage-controlled oscillator gain
US10979059B1 (en) Successive approximation register analog to digital converter based phase-locked loop with programmable range
US8253458B2 (en) Digital phase locked loop with reduced switching noise
KR102123901B1 (ko) 완전 디지털 위상 고정 루프 회로, 반도체 장치 및 휴대 정보 기기
US8780974B2 (en) Digital PLL circuit and communication device
WO2017045338A1 (zh) 一种使锁相环***快速锁定的自动频带校准方法
CN110995207A (zh) 一种高斯脉冲信号发生器及信号发生方法
US20050146366A1 (en) High-resolution digital pulse width modulator and method for generating a high-resolution pulse width modulated signal
US8354866B2 (en) PLL start-up circuit
Yan et al. A Low Power All-Digital PLL With− 40dBc In-Band Fractional Spur Suppression for NB-IoT Applications
Yi et al. An inverted ring oscillator noise-shaping time-to-digital converter with in-band noise reduction and coherent noise cancellation
US9509320B2 (en) Feedback loop frequency synthesizer device
CN114978155B (zh) 一种具有优化相位噪声的锁相环***
CN116582131A (zh) 带增益调节和积分非线性校准的数字时间转换器电路结构
US20030218509A1 (en) Phase locked loop for recovering a clock signal from a data signal
CN110069008A (zh) 一种时间数字转换器***及包含该***的倍数延迟锁相环
Choi et al. A fully digital polar transmitter using a digital-to-time converter for high data rate system
JP2009171140A (ja) 位相同期発振器
CN109302182B (zh) 一种采用时间数字转换器(tdc)的rc时间常数校正电路及方法
TWI527380B (zh) 頻率鎖定裝置
CN110061738B (zh) 一种全数字锁相环电路
CN116938233B (zh) 锁相环的时钟中心扩频方法和装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant