CN116936569A - 双极晶体管及半导体装置 - Google Patents

双极晶体管及半导体装置 Download PDF

Info

Publication number
CN116936569A
CN116936569A CN202310254079.XA CN202310254079A CN116936569A CN 116936569 A CN116936569 A CN 116936569A CN 202310254079 A CN202310254079 A CN 202310254079A CN 116936569 A CN116936569 A CN 116936569A
Authority
CN
China
Prior art keywords
region
polysilicon
bipolar transistor
base region
extension
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310254079.XA
Other languages
English (en)
Inventor
津村和宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ablic Inc
Original Assignee
Ablic Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2022208377A external-priority patent/JP2023147182A/ja
Application filed by Ablic Inc filed Critical Ablic Inc
Publication of CN116936569A publication Critical patent/CN116936569A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42304—Base electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Transistors (AREA)

Abstract

本发明提供一种可减小电性特性的偏差的双极晶体管及半导体装置。一种双极晶体管(100)，具有：集电极区域(150)，是P型半导体基板(110)中的规定区域；基极区域(140)，形成在集电极区域(150)内且是N型阱区域；多晶硅(130)，隔着绝缘膜(131)形成在基极区域(140)上，且俯视时的外周呈矩形的环状；以及P型发射极区域(120)，被多晶硅(130)包围且形成在基极区域(140)内，多晶硅(130)包括延伸部(130a)，所述延伸部(130a)向基极区域(140)的接触区域(141)的内侧延伸并与基极区域(140)电性连接。

Description

双极晶体管及半导体装置
技术领域
本发明涉及一种双极晶体管及半导体装置。
背景技术
关于半导体装置中的双极晶体管，为了提高电性特性，迄今为止提出各种结构。在各种结构中，提出了若干分别依次包围发射极区域、基极区域、集电极区域的嵌套结构的双极晶体管。
例如，为了增大电流放大率，提出了在发射极区域与基极区域之间包括包含多晶硅膜及侧壁绝缘膜的栅极结构作为分离结构的双极晶体管(参照专利文献1)。
另外，提出了如下双极晶体管，其在基极区域的表面设置自对准多晶硅化物区域及自对准多晶硅化物偏移区域，以使基极侧的耗尽层充分扩展，不产生漏电流或接合耐压降低的问题(参照专利文献2)。
在使用此种双极晶体管的电路中，存在即便是微小的电性特性的偏差也会受到大幅影响的电路。例如，在使用多个双极晶体管的带隙参考电路、如温度传感器那样利用Vbe的比的电路(特别是利用相对值而非Vbe的绝对值的电路)等中，缩小双极晶体管间的电性特性偏差变重要。
[现有技术文献]
[专利文献]
[专利文献1]日本专利特开2005-236084号公报
[专利文献2]日本专利特开2010-114292号公报
发明内容
[发明所要解决的问题]
因此，本发明的一个方面的目的在于提供一种可减小电性特性的偏差的双极晶体管。
[解决问题的技术手段]
本发明的一实施方式的双极晶体管具有：
集电极区域，是第一导电型的半导体基板中的规定区域；
基极区域，形成在所述集电极区域内且是第二导电型的阱区域；
第一多晶硅，隔着绝缘膜形成在所述基极区域上，且俯视时的外周呈矩形的环状；以及
第一导电型的发射极区域，被所述第一多晶硅包围且形成在所述基极区域内，
所述第一多晶硅包括第一延伸部，所述第一延伸部向所述基极区域的接触区域的内侧延伸并与所述基极区域电性连接。
所述第一延伸部配置在所述第一多晶硅的外周的四个角部中的至少一个上。
所述第一延伸部不到达所述基极区域的外周。
所述第一延伸部通过多晶硅接触而与所述基极区域电性连接。
所述第一多晶硅中在所述发射极区域的附近以成为高浓度的方式注入有第一导电型的杂质，且在所述基极区域的附近以成为高浓度的方式注入有第二导电型的杂质。
所述第一多晶硅的至少1/2以上为第二导电型。
所述发射极区域的外周为八边形。
所述双极晶体管还具有形成在俯视时的所述基极区域与所述集电极区域的边界上的、环状的第二多晶硅。
所述第二多晶硅包括第二延伸部，所述第二延伸部向所述集电极区域的内侧延伸并与所述集电极区域电性连接。
本发明的一实施方式的半导体装置具有所述双极晶体管。
所述半导体装置还具有互补金属氧化物半导体部。
[发明的效果]
通过本发明的一个方面，可提供一种可减小电性特性的偏差的双极晶体管。
附图说明
图1是表示第一实施方式的双极晶体管的概略俯视图。
图2是表示图1的II-II线的双极晶体管的剖面的说明图。
图3是表示包含图2的双极晶体管的半导体装置的剖面的说明图。
图4是表示第一实施方式的变形例中的双极晶体管的概略俯视图。
图5是表示第二实施方式的双极晶体管的概略俯视图。
图6是表示图5的VI-VI线的双极晶体管的剖面的说明图。
[符号的说明]
10：半导体装置
100：双极晶体管
110：半导体基板
120、122：发射极区域
130、132：多晶硅(第一多晶硅)
130a：延伸部(第一延伸部)
131：绝缘膜
140：基极区域
141：接触区域
150：集电极区域
151：接触区域
160：STI
170：多晶硅(第二多晶硅)
170a：延伸部(第二延伸部)
180：CMOS部
CP：接触插塞
具体实施方式
在现有的嵌套结构的双极晶体管中，为了对发射极区域、基极区域及集电极区域的任一个的边界进行电性分离，有时在所述边界的半导体基板上隔着绝缘膜而设置多晶硅。在所述情况下，需要对多晶硅施加电压，但为了避免在元件形成区域的接触蚀刻引起的损伤，一般将多晶硅引绕至附近的分离区域，并在所述分离区域通过接触插塞(contactplug)进行连接。
然而，若将多晶硅引绕至附近的分离区域，则在引绕多晶硅后的区域中基极区域会变得不均匀，因此电性特性容易产生偏差。
因此，本发明的一实施方式的双极晶体管的多晶硅包括向基极区域的接触区域的内侧延伸的延伸部，通过多晶硅接触在基极区域上将所述延伸部与基极区域电性连接。
由此，所述双极晶体管可减小电性特性的偏差。
以下，参照附图对本发明的实施方式进行详细的说明。
此外，在附图中，有时对同一结构部分标注同一符号，并省略重复的说明。
另外，在附图中，X方向、Y方向及Z方向相互正交。将包含X方向和与所述X方向相反的方向(-X方向)的方向称为“X轴方向”，将包含Y方向和与所述Y方向相反的方向(-Y方向)的方向称为“Y轴方向”，将包含Z方向和与所述Z方向相反的方向(-Z方向)的方向称为“Z轴方向”(高度方向、厚度方向)。关于所述方面，在以下的各实施方式中，有时将各膜的Z方向侧的面称作“表面”。
附图是示意性的附图，宽度、长度及纵深的比率等并非如附图中示出那样。
(第一实施方式)
图1是表示第一实施方式的双极晶体管的概略俯视图。图2是表示图1的II-II线的双极晶体管的剖面的说明图。
如图1及图2所示，双极晶体管100具有：半导体基板110、发射极区域120、多晶硅130、基极区域140、集电极区域150、以及浅槽隔离(Shallow Trench Isolation，STI)160。
所述双极晶体管100具有利用与基极区域140电位相同的多晶硅130将发射极区域120与基极区域140之间电性分离的结构。另外，双极晶体管100具有利用STI 160将基极区域140与集电极区域150之间电性分离的结构。
此外，在本实施方式中，将P型设为第一导电型，将N型设为第二导电型。
半导体基板110是P型硅基板。
发射极区域120中P型杂质以成为高浓度的方式注入至半导体基板110的表面，在俯视时形成为矩形形状。所述发射极区域120通过朝+Z方向延伸的多个接触插塞CP而与发射极电极E电性连接。
作为第一多晶硅的多晶硅130隔着硅氧化膜等绝缘膜131而形成在半导体基板110上。所述多晶硅130由于沿着矩形形状的发射极区域120的外周以规定的宽度形成，因此俯视时呈矩形的环状。
优选为P型杂质及N型杂质均以规定的分布以成为高浓度的方式注入至多晶硅130。具体而言，关于多晶硅130的杂质分布，优选为在发射极区域120附近P型杂质为高浓度，在基极区域140附近N型杂质为高浓度，作为多晶硅130整体，1/2以上为N型。作为杂质浓度，多晶硅130优选为发射极区域120附近的P型杂质浓度为1.018cm-3以上，且基极区域140附近的N型杂质浓度为1.018cm-3以上。
由此，由于注入有大量的N型杂质的多晶硅130而硅基板表面的带弯曲，因此可减少在半导体基板110的表面流动的电流。
另外，多晶硅130在外周的一部分包括延伸部130a。多晶硅130并非通过朝+Z方向延伸的多个接触插塞而被施加电压，而是通过延伸部130a而被施加电压。若不如本实施方式那样多晶硅130在外周的一部分包括延伸部130a，则在接触孔形成等制造工序中在绝缘膜产生损伤，有可能在多晶硅-半导体基板间产生漏电流。因此，当将多晶硅连接到基极区域时，双极晶体管的电性特性会因所述损伤而发生变化。为了避免所述情况，本实施方式的多晶硅130在外周的一部分包括延伸部130a。
作为第一延伸部的延伸部130a向基极区域140的接触区域141的内侧延伸，并通过多晶硅接触而与基极区域140电性连接。另外，通过利用延伸部130a而与基极区域140电性连接，配线变得简单，且可防止基极区域140与多晶硅130之间的电流的泄漏。
另外，延伸部130a优选为配置在多晶硅130的外周的四个角部中的至少一个上，在本实施方式中配置在外周的四个角部的两个上。这是因为，若形成延伸部130a则多晶硅130的形状变得更复杂，其形状的偏差变大时，在电流密度比较小的外周的四个角部配置延伸部130a，可抑制形状偏差对电性特性的偏差的影响。
进而，延伸部130a优选为不到达基极区域140的外周。其如所述那样，若形成延伸部130a则多晶硅130的形状的偏差变大，因此将延伸部130a缩小至不到达基极区域140的外周的程度，可抑制形状偏差对电性特性的偏差的影响。
基极区域140中将N型杂质以成为高浓度的方式注入至半导体基板110的表面，且沿着多晶硅130的外周而形成为环状。
所述基极区域140通过朝+Z方向延伸的多个接触插塞CP并隔着接触区域141而与基极电极B电性连接。
集电极区域150中将P型杂质以成为高浓度的方式注入至半导体基板110的表面，在与基极区域140分离的同时沿着基极区域140的外周而形成为环状。
所述集电极区域150通过朝+Z方向延伸的多个接触插塞CP并隔着接触区域151而与集电极电极C电性连接。
STI 160形成在半导体基板110的表面的基极区域140与集电极区域150之间。
此外，在本实施方式中将分离区域设为STI，但并不限于此，例如也可设为硅局部氧化(Local Oxidation of Silicon，LOCOS)等。
如此，双极晶体管100具有：集电极区域150，是P型半导体基板110中的规定区域；基极区域140，形成在集电极区域150内且是N型阱区域；多晶硅130，隔着绝缘膜131形成在基极区域140上，且俯视时的外周呈矩形的环状；以及P型发射极区域120，被多晶硅130包围且形成在基极区域140内。多晶硅130包括延伸部130a，所述延伸部130a向基极区域140的接触区域141的内侧延伸并与基极区域140电性连接。
由此，双极晶体管100通过多晶硅接触将向基极区域140的接触区域141的内侧延伸的延伸部130a与基极区域140电性连接，由此在引绕多晶硅后的区域中基极区域不会变得不均匀，因此可减小电性特性的偏差。
[半导体装置]
作为半导体装置10，只要包含双极晶体管100，则可根据目的适宜选择，但优选为具有利用配置有多个的双极晶体管100的输出的差分或比的电路。
作为此种电路，例如可列举使用多个双极晶体管100的带隙参考电路、如温度传感器那样利用Vbe的比的电路等。具体而言，在半导体装置10包括所述带隙参考电路的情况下，由于使用多个电性特性的偏差小的双极晶体管100，因此可更准确地输出基准电压。
图3是表示包含图2的双极晶体管的半导体装置的剖面的说明图。
如图3所示，半导体装置10优选为除具有双极晶体管100以外还具有互补金属氧化物半导体(Complementary metal-oxide-semiconductor，CMOS)部180。这是因为，CMOS部180可利用与双极晶体管100相同的工序来形成。
具体而言，CMOS部180中的阱区域184可通过形成双极晶体管100中的集电极区域150时的、以成为低浓度的方式注入第一导电型的杂质的同一工序来形成。CMOS部180中的源极/漏极区域181可通过形成双极晶体管100中的发射极区域120时的、以成为高浓度的方式注入第一导电型的杂质的同一工序来形成。另外，CMOS部180中的阱区域182可通过形成双极晶体管100中的基极区域140时的、以成为低浓度的方式注入第二导电型的杂质的同一工序来形成。CMOS部180中的源极/漏极区域183可通过形成双极晶体管100中的接触区域141时的、以成为高浓度的方式注入第二导电型的杂质的同一工序来形成。
在利用同一工序形成双极晶体管100与CMOS部180的情况下，就可减少制造偏差的因素的观点而言，也有时优选为在CMOS部180的MOS晶体管中形成轻掺杂漏极(LightlyDoped Drain，LDD)结构等时，不使杂质注入至发射极区域120。
图4是表示第一实施方式的变形例中的双极晶体管的概略俯视图。
如图4所示，变形例中置换为将发射极区域120与多晶硅130的边界的俯视形状从四边形设为八边形的发射极区域122与多晶硅132，除此以外与第一实施方式相同。
在第一实施方式中，由于发射极区域120与多晶硅130的边界的俯视形状为四边形，因此在发射极区域120中，在容易受到制造偏差的影响的角部的电场有时与角部以外的电场不同。
因此，在所述变形例中，通过将发射极区域122与多晶硅132的边界的俯视形状设为八边形，不易产生制造偏差，因此可减小电性特性的偏差。
(第二实施方式)
图5是表示第二实施方式的双极晶体管的概略俯视图。图6是表示图5的VI-VI线的双极晶体管的剖面的说明图。
如图5及图6所示，第二实施方式中将形成在基极区域140与集电极区域150之间的STI 160置换为多晶硅170，除此以外与第一实施方式相同。
作为第二多晶硅的多晶硅170隔着硅氧化膜等绝缘层171以环状形成在基极区域140与集电极区域150之间的半导体基板110上。所述多晶硅170在与基极区域140及集电极区域150中任一个分离的同时以规定的宽度形成，因此俯视时呈矩形的环状。
与多晶硅130同样地，P型杂质及N型杂质均以成为高浓度的方式注入至多晶硅170。
另外，多晶硅170在外周的一部分包括延伸部170a。多晶硅170并非通过朝+Z方向延伸的多个接触插塞而被施加电压，而是通过延伸部170a而被施加电压。
作为第二延伸部的延伸部170a向集电极区域150的内侧延伸，并通过多晶硅接触而与集电极区域150电性连接。由此，多晶硅170的电位被固定，因此双极晶体管的电性特性稳定。
此外，在即便不固定多晶硅170的电位而双极晶体管的电性特性也稳定的情况下，不需要延伸部170a，也可不固定多晶硅170的电位。
一般而言，在半导体装置的制造中，一般孤立的形状有会增加制造偏差的倾向，但在第二实施方式中，通过利用伪图案包围多晶硅170以使多晶硅130不孤立，可提高多晶硅130的加工精度，因此可减小电性特性的偏差。
如以上说明那样，本发明的各实施方式中的双极晶体管具有：集电极区域，是第一导电型的半导体基板中的规定区域；基极区域，形成在集电极区域内且是第二导电型的阱区域；第一多晶硅，隔着绝缘膜形成在基极区域上，且俯视时的外周呈矩形的环状；以及第一导电型的发射极区域，被第一多晶硅包围且形成在基极区域内。所述第一多晶硅包括第一延伸部，所述第一延伸部向基极区域的接触区域的内侧延伸并与基极区域电性连接。
由此，所述双极晶体管可减小电性特性的偏差。
此外，在各实施方式中，将第一导电型设为P型，将第二导电型设为N型，但也可替换P型与N型。

Claims (11)

1.一种双极晶体管，其特征在于，具有：
集电极区域，是第一导电型的半导体基板中的规定区域；
基极区域，形成在所述集电极区域内且是第二导电型的阱区域；
第一多晶硅，隔着绝缘膜形成在所述基极区域上，且俯视时的外周呈矩形的环状；以及
第一导电型的发射极区域，被所述第一多晶硅包围且形成在所述基极区域内，
所述第一多晶硅包括第一延伸部，所述第一延伸部向所述基极区域的接触区域的内侧延伸并与所述基极区域电性连接。
2.根据权利要求1所述的双极晶体管，其中所述第一延伸部配置在所述第一多晶硅的外周的四个角部中的至少一个上。
3.根据权利要求1所述的双极晶体管，其中所述第一延伸部不到达所述基极区域的外周。
4.根据权利要求1所述的双极晶体管，其中所述第一延伸部通过多晶硅接触而与所述基极区域电性连接。
5.根据权利要求1所述的双极晶体管，其中所述第一多晶硅中在所述发射极区域的附近以成为高浓度的方式注入有第一导电型的杂质，且在所述基极区域的附近以成为高浓度的方式注入有第二导电型的杂质。
6.根据权利要求1所述的双极晶体管，其中所述第一多晶硅的至少1/2以上为第二导电型。
7.根据权利要求1所述的双极晶体管，其中所述发射极区域的外周为八边形。
8.根据权利要求1所述的双极晶体管，还具有形成在俯视时的所述基极区域与所述集电极区域的边界上的、环状的第二多晶硅。
9.根据权利要求8所述的双极晶体管，其中所述第二多晶硅包括第二延伸部，所述第二延伸部向所述集电极区域的内侧延伸并与所述集电极区域电性连接。
10.一种半导体装置，其特征在于，具有如权利要求1至9中任一项所述的双极晶体管。
11.根据权利要求10所述的半导体装置，还具有互补金属氧化物半导体部。
CN202310254079.XA 2022-03-29 2023-03-16 双极晶体管及半导体装置 Pending CN116936569A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2022-052715 2022-03-29
JP2022208377A JP2023147182A (ja) 2022-03-29 2022-12-26 バイポーラトランジスタ及び半導体装置
JP2022-208377 2022-12-26

Publications (1)

Publication Number Publication Date
CN116936569A true CN116936569A (zh) 2023-10-24

Family

ID=88378048

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310254079.XA Pending CN116936569A (zh) 2022-03-29 2023-03-16 双极晶体管及半导体装置

Country Status (1)

Country Link
CN (1) CN116936569A (zh)

Similar Documents

Publication Publication Date Title
US8115280B2 (en) Four-terminal gate-controlled LVBJTs
US7952137B2 (en) Trench semiconductor device and method of making the same
US7633139B2 (en) Semiconductor diode device with lateral transistor
KR101480601B1 (ko) 웰 영역들을 갖는 집적 회로 디바이스들 및 그 형성방법
KR100208632B1 (ko) 반도체 집적 회로 및 그 제조 방법
US7816759B2 (en) Integrated circuit including isolation regions substantially through substrate
TWI438886B (zh) 靜電放電保護裝置及其製作方法、以及積體電路
US20050184361A1 (en) Vertical bipolar transistor and method of manufacturing the same
US9876006B2 (en) Semiconductor device for electrostatic discharge protection
US20070254398A1 (en) Method of manufacturing semiconductor device
US9231081B2 (en) Method of manufacturing a semiconductor device
US20080224266A1 (en) Lateral bipolar transistor
US20040053439A1 (en) Method for producing low-resistance ohmic contacts between substrates and wells in CMOS integrated circuits
US20230317836A1 (en) Bipolar transistor and semiconductor device
CN116936569A (zh) 双极晶体管及半导体装置
JP2023147182A (ja) バイポーラトランジスタ及び半導体装置
US8129820B2 (en) Semiconductor device
US9455338B1 (en) Methods for fabricating PNP bipolar junction transistors
US6709940B2 (en) Method for manufacturing semiconductor device of sub-micron or high voltage CMOS structure
US6291303B1 (en) Method for manufacturing a bipolar junction device
CN111668306B (zh) 半导体元件
KR101077056B1 (ko) 바이폴라 정션 트랜지스터의 제조방법
JPH0478163A (ja) 半導体装置
KR20050000001A (ko) 반도체소자 및 그 제조방법
TWI655746B (zh) 二極體與二極體串電路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication