CN116886076A - 包括三态反相器的触发器 - Google Patents

包括三态反相器的触发器 Download PDF

Info

Publication number
CN116886076A
CN116886076A CN202310728280.7A CN202310728280A CN116886076A CN 116886076 A CN116886076 A CN 116886076A CN 202310728280 A CN202310728280 A CN 202310728280A CN 116886076 A CN116886076 A CN 116886076A
Authority
CN
China
Prior art keywords
contact
gate pattern
fin
inverter
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310728280.7A
Other languages
English (en)
Inventor
金夏永
李达熙
吴炯锡
李根昊
宋泰中
赵成伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020170064763A external-priority patent/KR102290469B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN116886076A publication Critical patent/CN116886076A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0372—Bistable circuits of the master-slave type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/001—Pulse counters comprising counting chains; Frequency dividers comprising counting chains using elements not covered by groups H03K23/002 and H03K23/74 - H03K23/84
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0307—Stabilisation of output, e.g. using crystal

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种触发器包括至少一个第一鳍；与至少一个第一鳍平行的至少一个第二鳍；至少一个第一鳍上的第一和第二电力触点；至少一个第二鳍上的第一和第二接地触点；第一和第二电力触点之间以及第一和第二接地触点之间的至少一个第一鳍和至少一个第二鳍上的第一和第二栅极图案；第一和第二栅极图案之间的至少一个第一鳍上的第三和第四栅极图案；第一和第二栅极图案之间的至少一个第二鳍上的第五和第六栅极图案；分别在第一、第三和第五栅极图案上的第一、第二和第三触点；在第三和第四栅极图案之间的至少一个第一鳍上的第四触点；在第五和第六栅极图案之间的至少一个第二鳍上的第五触点；以及分别在第四、第六和第二栅极图案上的第六、第七和第八触点。

Description

包括三态反相器的触发器
本申请是申请日为2017年07月14日、申请号为：201710574018.6、发明名称为“包括三态反相器的触发器”的发明专利申请的分案申请。
相关申请的交叉引用
依据35U.S.C.§119主张在韩国知识产权局于2016年7月14日提交的韩国专利申请No.10-2016-0089380和于2017年5月25日提交的韩国专利申请No.10-2017-0064763的优先权，本文通过引用将上述专利申请的公开并入本文。
背景技术
本文描述的与创造性构思的示例实施例一致的装置涉及半导体电路，并且更特别地涉及包括反相器的触发器。
触发器是普遍用于各种半导体电路的半导体元件。触发器的尺寸可以随着半导体工艺的微型化而减小。随着基于鳍式场效应晶体管(Fin Field Effect Transistor,Fin-FET)的半导体工艺发展，半导体电路用鳍式FET结构来制造。相应地，也通过利用基于鳍式FET的半导体工艺来制造触发器。在通过利用基于鳍式FET的半导体工艺来制造触发器的情况下，由于鳍式FET的固有工艺特性而使设计受到限制，从而导致触发器特性恶化以及产量降低。
发明内容
创造性构思的示例实施例提供一种能够防止特性恶化和产量减小的基于鳍式FET的触发器。另外，创造性构思的示例实施例提供具有提高的布局效率的触发器。
根据示例实施例的一个方面，提供一种触发器，其可以包括：接收第一信号并与时钟同步地输出接收的信号作为第二信号的输入接口；包括第一反相器和第二反相器并且与所述时钟同步地存储从所述输入接口输出的所述第二信号的第一锁存器；与所述时钟同步地输出存储在所述第一锁存器中的所述第二信号作为第三信号的第三反相器；以及包括第四反相器和第五反相器并且与所述时钟同步地存储从所述第三反相器输出的所述第三信号的第二锁存器。所述第三反相器和第五反相器可以包括：形成在第一类型的鳍上的被电力供应电压供应的第一电力触点和第二电力触点之间的第一类型的第一晶体管，以及形成在第二类型的鳍上的被接地电压供应的第一接地触点和第二接地触点之间的第二类型的第二晶体管。
根据示例实施例的一个方面，一种触发器可以包括：接收第一信号并与时钟同步地输出接收的信号作为第二信号的输入接口；包括第一反相器和第二反相器并且与所述时钟同步地存储从所述输入接口输出的所述第二信号的第一锁存器；与所述时钟同步地输出存储在所述第一锁存器中的所述第二信号作为第三信号的第三反相器；包括第四反相器和第五反相器并且与所述时钟同步地存储从所述第三反相器输出的所述第三信号的第二锁存器以及使所述第三信号反相并输出反相的第三信号作为第四信号的第六反相器。所述第三反相器可以包括第一和第二PMOS(P-type metal-oxide-semiconductor)晶体管和第一和第二NMOS(N-type metal-oxide-semiconductor)晶体管。所述第五反相器可以包括第三和第四PMOS晶体管以及第三和第四NMOS晶体管。第一到第四PMOS晶体管布置在第一类型的鳍上的提供有电力供应电压的第一电力触点和第二电力触点之间，并且第一到第四NMOS晶体管可以布置在第二类型的鳍上的提供有第二接地电压的第一接地触点和第二接地触点之间。
根据示例实施例的一个方面，提供一种触发器，其可以包括：主锁存器，包括至少一个反相器并被配置为从输入接口接收输入信号；从锁存器，包括至少一个包括反馈环晶体管反相器的反相器；以及在所述主锁存器和所述从锁存器之间布置的三态反相器以接收所述主锁存器的输出信号并使用所述反馈环晶体管反相器的输出信号驱动所述从锁存器。所述主锁存器的反相器、所述反馈环晶体管反相器以及三态反相器可以具有相同的晶体管结构，并由分别输入到两种不同类型的晶体管的栅极的时钟信号和反相器时钟信号控制。
根据示例实施例的一个方面，提供一种触发器，包括：至少一个第一鳍；与至少一个第一鳍平行的至少一个第二鳍；在至少一个第一鳍上的第一电力触点和第二电力触点；在至少一个第二鳍上的第一接地触点和第二接地触点；在第一电力触点和第二电力触点之间以及在第一接地触点和第二接地触点之间的至少一个第一鳍和至少一个第二鳍上的第一栅极图案和第二栅极图案；在第一栅极图案和第二栅极图案之间的至少一个第一鳍上的第三栅极图案和第四栅极图案；在第一栅极图案和第二栅极图案之间的至少一个第二鳍上的第五栅极图案和第六栅极图案；分别在第一栅极图案、第三栅极图案和第五栅极图案上的第一触点、第二触点和第三触点；在第三栅极图案和第四栅极图案之间的至少一个第一鳍上的第四触点；在第五栅极图案和第六栅极图案之间的至少一个第二鳍上的第五触点；以及分别在第四栅极图案、第六栅极图案和第二栅极图案上的第六触点、第七触点和第八触点。
根据示例实施例的一个方面，提供一种装置，包括：至少一个P型鳍；与至少一个P型鳍平行的至少一个N型鳍；在至少一个P型鳍上的第一电力触点和第二电力触点；在至少一个N型鳍上的第一接地触点和第二接地触点；在第一电力触点和第二电力触点之间以及在第一接地触点和第二接地触点之间的至少一个P型鳍和至少一个N型鳍上的第一栅极图案和第二栅极图案；在第一栅极图案和第二栅极图案之间的至少一个P型鳍上的第三栅极图案和第四栅极图案；在第一栅极图案和第二栅极图案之间的至少一个N型鳍上的第五栅极图案和第六栅极图案；分别在第一栅极图案、第三栅极图案和第五栅极图案上的第一触点、第二触点和第三触点；在第三栅极图案和第四栅极图案之间的至少一个P型鳍上的第四触点；在第五栅极图案和第六栅极图案之间的至少一个N型鳍上的第五触点；分别在第四栅极图案、第六栅极图案和第二栅极图案上的第六触点、第七触点和第八触点。
根据示例实施例的一个方面，提供一种触发器，包括：至少一个第一鳍；与至少一个第一鳍平行的至少一个第二鳍；在至少一个第一鳍上的第一电力触点和第二电力触点；在至少一个第二鳍上的第一接地触点和第二接地触点；在第一电力触点和第二电力触点之间的至少一个第一鳍上的第一栅极图案、第二栅极图案、第三栅极图案和第四栅极图案；在第一接地触点和第二接地触点之间的至少一个第二鳍上的第五栅极图案至第八栅极图案；在至少一个第一鳍上的第九栅极图案和在至少一个第二鳍上的第十栅极图案；连接到第一栅极图案和第五栅极图案的第一触点；分别连接到第二栅极图案和第六栅极图案的第二触点和第三触点；连接到第二栅极图案和第三栅极图案之间的至少一个第一鳍的第四触点；连接到第六栅极图案和第七栅极图案之间的至少一个第二鳍的第五触点；分别连接到第三栅极图案和第七栅极图案的第六触点和第七触点；连接到第四栅极图案和第八栅极图案的第八触点；连接到第九栅极图案和第十栅极图案的第九触点，第九触点电连接到第四触点和第五触点；以及分别连接到至少一个第一鳍和至少一个第二鳍的第十触点和第十一触点，其中，第九栅极图案位于第二电力触点和第十触点之间，并且第十栅极图案位于第二接地触点和第十一触点之间。
附图说明
参考附图，根据下面的描述，上述和其他目的及特征将变得明了，其中，除非另有规定否则相同的参考标号在各个附图中指代相同的部件，并且其中：
图1是示意了根据创造性构思的示例实施例的触发器的电路图；
图2示意了给图1的触发器供应第一和第二时钟信号的时钟生成器的示例；
图3示意了在其中用鳍式FET实现第三反相器和第五反相器的布局的示例；
图4示意了在其中第四反相器共享图3的第三和第五反相器的电力供应电压和接地电压的示例；
图5示意了第三和第五反相器的布置应用示例；
图6示意了在其中共享图5的第三和第五反相器的电力供应电压和接地电压的示例。
图7示意了图5的第三和第五反相器的应用示例；
图8示意了在其中共享图7的第三和第五反相器的电力供应电压和接地电压的示例；
图9示意了图1的触发器的应用示例；
图10示意了图9的触发器的应用示例；
图11示意了在其中图10的第四反相器共享第三和第五反相器的电力供应电压和接地电压的示例；
图12示意了图11的第三到第五反相器的布置的应用示例；
图13示意了图11的第三到第五反相器的布置的另一应用示例；
图14示意了图9的触发器的另一应用示例；
图15示意了在其中图14的第四反相器共享第三和第五反相器的电力供应电压和接地电压的示例；
图16示意了图15的第三到第五反相器的布置的应用示例；以及
图17示意了图15的第三到第五反相器的布置的另一应用示例。
具体实施方式
下面将参考附图详细且清楚地描述创造性构思的示例实施例，到本领域普通技术人员实现示例实施例的程度。
图1是示意了根据创造性构思的示例实施例的触发器100的电路图。参考图1，触发器100包括输入接口110、第一反相器130、第二反相器140、第三反相器150、第四反相器160、第五反相器170和第六反相器180。
输入接口110包括第一到第十晶体管111到120。第一和第二输入晶体管111和112串联在电力节点和第五晶体管115之间，电力供应电压VDD供应到所述电力节点。第一和第二输入晶体管111和112可以是P型晶体管。输入信号D可以传递到第一输入晶体管111的栅极，并且扫描使能信号SE可以传递到第二输入晶体管112的栅极。
第三和第四输入晶体管113和114串联在电力节点和第五输入晶体管115之间。第三和第四输入晶体管113和114可以在第五输入晶体管115和电力节点之间与第一和第二输入晶体管111和112并联。第三和第四输入晶体管113和114可以是P型晶体管。扫描输入信号SI可以传递到第三输入晶体管113的栅极，并且扫描使能禁止信号可以传递到第四输入晶体管114的栅极。
第五和第六输入晶体管115和116串联在第二和第四输入晶体管112和114以及第七和第九输入晶体管117和119之间。第五输入晶体管115可以是P型晶体管。第六输入晶体管116可以是N型晶体管。第二时钟信号b可以传递到第五输入晶体管115的栅极，并且第一时钟信号n可以传递到第六输入晶体管116的栅极。
第七和第八输入晶体管117和118串联在接地节点和第六输入晶体管116之间，接地电压VSS供应到所述接地节点。第七和第八输入晶体管117和118可以是N型晶体管。扫描使能禁止信号可以传递到第七输入晶体管117的栅极，并且输入信号D可以传递到第八输入晶体管118的栅极。
第九和第十输入晶体管119和120串联在接地节点和第六输入晶体管116之间。第九和第十输入晶体管119和120可以在第六输入晶体管116和接地节点之间与第七和第八输入晶体管117和118并联。第九和第十输入晶体管119和120可以是N型晶体管。扫描使能信号SE可以传递到第九输入晶体管119的栅极，并且扫描输入信号SI可以传递到第十输入晶体管120的栅极。
第五和第六输入晶体管115和116之间的节点可以是输入接口110的输出。输入接口110的输出连接到第一反相器130的输入和第二反相器140的输出。
输入接口110可以操作在第一模式和第二模式中。在第一模式中，可以去激活扫描使能信号SE。例如，扫描使能信号SE可以具有接地电压VSS或比接地电压VSS低的电压。在这种情况下，接通第二和第七输入晶体管112和117，而关断第四和第九输入晶体管114和119。输入接口110可以阻拦扫描输入信号SI，并且可以与第一和第二时钟信号n和b同步地向第一反相器130输出输入信号D(或输入信号D的反相版本)。
在第二模式中，可以激活扫描使能信号SE。例如，扫描使能信号SE可以具有电力供应电压VDD或类似于电力供应电压VDD的电压。在这种情况下，关断第二和第七输入晶体管112和117，而接通第四和第九输入晶体管114和119。输入接口110可以阻拦输入信号D并且可以与第一和第二时钟信号n和b同步地向第一反相器130输出扫描输入信号SI(或扫描输入信号SI的反相版本)。
在示例实施例中，扫描输入信号SI可以用于特殊目的，例如扫描测试。输入信号D可以用于包括触发器100的半导体电路的初始设计目的。
第一反相器130使输入接口110的输出信号反相并且将反相的输出信号传递到第二反相器140和第三反相器150。第一反相器130包括1_第一晶体管131和1_第二晶体管132。1_第一和1_第二输入晶体管131和132串联在电力节点和接地节点之间。1_第一和1_第二输入晶体管131和132的栅极连接到输入接口110的输出和第二反相器140的输出。1_第一和1_第二输入晶体管131和132之间的节点可以是第一反相器130的输出。第一反相器130的输出连接到第二反相器140和第三反相器150的输入。
第二反相器140使第一反相器130的输出信号反相并且将反相的输出信号传递到第一反相器130。第二反相器140包括2_第一到2_第四晶体管141到144。2_第一到2_第四晶体管141到144串联在电力节点和接地节点之间。第一反相器130的输出信号传递到2_第一和2_第四晶体管141和144的栅极。第一时钟信号n传递到2_第二晶体管142的栅极。第二时钟信号b传递到2_第三晶体管143的栅极。第二反相器140可以是与第一和第二时钟信号n和b同步地操作的三态反相器。2_第二晶体管142和2_第三晶体管143之间的节点可以是第二反相器140的输出。第二反相器140的输出连接到第一反相器130的输入。
第一和第二反相器130和140可以构成触发器100的主锁存器。
第三反相器150使第一反相器130的输出信号反相，并且将反相的输出信号传递到第四反相器160。第三反相器150包括3_第一到3_第四晶体管151到154。3_第一到3_第四晶体管151到154串联在电力节点和接地节点之间。第一反相器130的输出信号传递到3_第一和3_第四晶体管151和154的栅极。第一时钟信号n传递到3_第二晶体管152的栅极。第二时钟信号b传递到3_第三晶体管153的栅极。第三反相器150可以是与第一和第二时钟信号n和b同步地操作的三态反相器。3_第二晶体管152和3_第三晶体管153之间的节点可以是第三反相器150的输出。第三反相器150的输出连接到第四反相器160的输入。
第四反相器160使第三反相器150的输出信号反相，并且将反相的输出信号传递到第五反相器170。第四反相器160包括4_第一晶体管161和4_第二晶体管162。4_第一和4_第二输入晶体管161和162串联在电力节点和接地节点之间。4_第一和4_第二输入晶体管161和162的栅极连接到第三反相器150的输出和第五反相器170的输出。4_第一和4_第二输入晶体管161和162之间的节点可以是第四反相器160的输出。第四反相器160的输出连接到第五反相器170的输入。
第五反相器170使第四反相器160的输出信号反相，并且将反相的输出信号传递到第四反相器160。第五反相器170包括5_第一到5_第四晶体管171到174。5_第一到4_第四晶体管171到174串联在电力节点和接地节点之间。第四反相器160的输出信号传递到5_第一和5_第四晶体管171和174的栅极。第二时钟信号b传递到5_第二晶体管172的栅极。第一时钟信号n传递到5_第三晶体管173的栅极。第五反相器170可以是与第一和第二时钟信号n和b同步地操作的三态反相器。5_第二输入晶体管172和5_第三输入晶体管173之间的节点可以是第五反相器170的输出。第五反相器170的输出连接到第四反相器160的输入。
第四和第五反相器160和170可以构成触发器100的从锁存器。
第六反相器180使第三反相器150的输出信号反相，并且传递反相的输出信号作为输出信号q。第六反相器180包括6_第一晶体管181和6_第二晶体管182。6_第一和6_第二晶体管181和182串联在电力节点和接地节点之间。6_第一和6_第二晶体管181和182的栅极连接到输入单元150的输出和第二反相器170的输出。6_第一和6_第二晶体管181和182之间的节点可以是第六反相器180的输出。
根据创造性构思的示例实施例，通过第三反相器150来执行包括第一和第二反相器130和140的主锁存器和包括第四和第五反相器160和170的从锁存器之间的信号传递。
一般而言，为了减少晶体管的数量，通过与时钟信号同步地操作的传输栅极来执行触发器的主锁存器和从锁存器之间的信号传递。在这种情况下，为了防止主锁存器的信号被从锁存器的信号改变的错误(即，信号的回流)，使用了使得主锁存器的第一反相器130的1_第一和1_第二晶体管131和132的尺寸比从锁存器的第五反相器170的5_第一到5_第四晶体管的尺寸大的制定尺寸的技术。然而，鳍式FET工艺中的改变尺寸的技术使得用于晶体管中的鳍的数量彼此不同，从而造成锥度(taper)。锥度造成触发器特性的恶化以及产量减小。
为了防止上述问题，根据创造性构思的示例实施例的触发器100使用第三反相器150用于主锁存器和从锁存器之间的信号传递。因此，防止了信号的回流。另外，由于不需要使用改变尺寸的技术，所以能够防止锥度的发生。
根据创造性构思的示例实施例的触发器100提供了一种允许提高包括第三反相器150的触发器100的布局效率的布局。因此，即便晶体管的数量由于第三反相器150而增加，也阻止了触发器100的总体尺寸的增加。
图2示意了给图1的触发器100供应第一和第二时钟信号n和b的时钟生成器190的示例。参考图2，时钟生成器190包括第一到第四晶体管191到194。第一和第二晶体管191和192串联在电力节点和接地节点之间。第三和第四晶体管193和194串联在电力节点和接地节点之间。第一和第三晶体管191和193可以是P型晶体管，而第二和第四晶体管192和194可以是N型晶体管。
第一和第二晶体管191和192可以构成反相器。第一和第二晶体管191和192可以使时钟信号CLK反相以输出第一时钟信号n。时钟信号CLK可以是用于包括触发器100的半导体电路中的时钟信号。第三和第四晶体管193和194可以构成反相器。第三和第四晶体管193和194可以使第一时钟信号n反相以输出第二时钟信号b。
图3示意了在其中用鳍式FET实现第三反相器150和第五反相器170的布局的示例。参考图1和图3，第三和第五反相器150和170可以形成在第一到第四鳍FIN1到FIN4中。第一到第四鳍FIN1到FIN4可以互相平行设置。第一和第二鳍FIN1和FIN2可以形成P型的第一有源区域R1。第三和第四鳍FIN3和FIN4可以形成N型的第二有源区域R2。
第一到第六栅极图案GP1到GP6可以设置在第一到第四鳍FIN1到FIN4上。第一到第六栅极图案可以互相平行设置。第一到第六栅极图案GP1到GP6可以垂直于第一到第四鳍FIN1到FIN4设置。
第一电力触点PC1可以设置在第一有源区域R1中的第一和第二栅极图案GP1和GP2之间。第二电力触点PC2可以设置在第一有源区域R1中的第五和第六栅极图案GP5和GP6之间。第一和第二电力触点PC1和PC2可以沿垂直于第一有源区域R1的方向延伸且可以与第一和第二有源区域R1和R2上方的配线连接。第一电力触点PC1可以向3_第一晶体管151的节点(例如，源极或漏极)供应电力供应电压VDD。第二电力触点PC2可以向5_第一晶体管171的节点(例如，源极或漏极)供应电力供应电压VDD。
第一接地触点GC1可以设置在第二有源区域R2中的第一和第二栅极图案GP1和GP2之间。第二接地触点GC2可以设置在第二有源区域R2中的第五和第六栅极图案GP5和GP6之间。第一和第二接地触点GC1和GC2可以沿垂直于所述第二有源区域R2的方向延伸且可以与在所述第一和第二有源区域R1和R2上方的配线连接。第一接地触点GC1可以向3_第四晶体管154的节点(例如，源极或漏极)供应接地电压VSS。第二接地触点GC2可以向5_第四晶体管174的节点(例如，源极或漏极)供应接地电压VSS。
在第一有源区域R1中，第二栅极图案GP2可以与第一有源区域R1邻近第二栅极图案GP2的部分一起形成3_第一晶体管151。在第一有源区域R1中，第三栅极图案GP3可以与第一有源区域R1邻近第三栅极图案GP3的部分一起形成3_第二晶体管152。3_第一和3_第二晶体管151和152可以彼此串联。
在第二有源区域R2中，第二栅极图案GP2可以与第二有源区域R2邻近第二栅极图案GP2的部分一起形成3_第四晶体管154。在第二有源区域R2中，第三栅极图案GP3可以与第二有源区域R2邻近第三栅极图案GP3的部分一起形成3_第三晶体管153。3_第三和3_第四晶体管153和154可以彼此串联。
第一触点C1可以设置在3_第一和3_第四晶体管151和154的第二栅极图案GP2中。第一触点C1可以沿垂直于所述第一和第二有源区域R1和R2的方向延伸，并且可以与第一和第二有源区域R1和R2上方的配线连接。第一触点C1可以与第一反相器130的输出以及第二反相器140的输入电连接。
所述第三栅极图案GP3可以划分为与第一有源区域R1对应的第一部分和与第二有源区域R2对应的第二部分。第二触点C2设置在第三栅极图案GP3的第一部分中。第二触点C2可以沿垂直于第一和第二有源区域R1和R2的方向延伸，且可以与第一和第二有源区域R1和R2上方的配线连接。第二触点C2可以向第三栅极图案GP3的第一部分供应第一时钟信号n。
第三触点C3设置在第三栅极图案GP3的第二部分中。第三触点C3可以沿垂直于第一和第二有源区域R1和R2的方向延伸，且可以与第一和第二有源区域R1和R2上方的配线连接。第三触点C3可以向第三栅极图案GP3的第二部分供应第二时钟信号b。
在所述第一有源区域R1中，第四触点C4可以设置在第三和第四栅极图案GP3和GP3之间。在第二有源区域R2中，第五触点C5可以设置在第三和第四栅极图案GP3和GP4之间。第四和第五触点C4和C5可以沿垂直于所述第一和第二有源区域R1和R2的方向延伸，且可以在第一和第二有源区域R1和R2之上公共连接。由于第四和第五触点C4和C5彼此共同连接，所以3_第一至3_第四晶体管151至154可以串联在供应电力供应电压VDD的第一电力触点PC1和供应接地电压VSS的第一接地触点GC1之间。第四和第五触点C4和C5可以与第四和第六的反相器160和180的输入电连接。
在第一有源区域R1中，第五栅极图案GP5可以与第一有源区域R1邻近第五栅极图案GP5的部分一起形成5_第一晶体管171。在第一有源区域R1中，第四栅极图案GP4可以第一有源区域R1邻近第四栅极图案GP4的部分一起形成5_第二晶体管172。5_第一和5_第二晶体管171和172可以彼此串联。
在所述第二有源区域R2中，第五栅极图案GP5可以与第二有源区域R2邻近第五栅极图案GP5的部分一起形成5_第四晶体管174。在第二有源区域R2中，第四栅极图案GP4可以第二有源区域R2邻近第四栅极图案GP4的部分一起形成5_第三晶体管173。5_第三和5_第四晶体管173和174可以彼此串联。
第八触点C8可以设置在5_第一和5_第四晶体管171和174的第五栅极图案GP5中。第八触点C8可以沿垂直于第一和第二有源区域R1和R2的方向延伸，且可以与第一和第二有源区域R1和R2上方的配线连接。第八触点C8可以与第五反相器170的输入电连接。
第四栅极图案GP4可以划分为与第一有源区域R1对应的第一部分和与第二有源区域R2对应的第二部分。第六触点C6设置在第四栅极图案GP4的第一部分中。第六触点可以沿垂直于第一和第二有源区域R1和R2的方向延伸，并且可以与第一和第二有源区域R1和R2上方的配线连接。第六触点C6可以向第四栅极图案GP4的第一部分供应第二时钟信号b。
第七触点C7设置在第四栅极图案GP4的第二部分中。第七触点C7可以沿垂直于第一和第二有源区域R1和R2的方向延伸，且可以与第一和第二有源区域R1和R2上方的配线连接。第七触点C7可以向栅极图案GP4的第二部分供应第一时钟信号n。
由于第四和第五触点C4和C5彼此共同连接，所以5_第一至5_第四晶体管171至174可以串联在供应电力供应电压VDD的第二电力触点PC2和供应接地电压的第二接地触点GC2之间。
根据图3的布图，第三反相器150和第四反相器160用形成在形成P型第一有源区域R1的第一和第二鳍FIN1和FIN2上方的、被供应电力供应电压VDD的第一电力触点PC1和第二电力触点PC2之间的晶体管151、152、171和172，以及形成在形成N型第二有源区域R2的第三和第四鳍FIN3和FIN4上方的、被供应接地电压VSS的第一接地触点GC1和第二接地触点GC2的晶体管153、154、173和174来实施。
第一和第二电力触点PC1和PC2以及第一和第二接地触点GC1和GC2可以设置在第三和第五反相器150和170的布图周围。因此，电力供应电压VDD和接地电压VSS通过第一和第二电力触点PC1和PC2以及第一和第二接地触点GC1和GC2供应至第一栅极图案GP1和第六栅极图案GP6。即，任何需要电力供应电压VDD或接地电压VSS的其它元件可以布置为通过第一和第二电力触点PC1和PC2以及第一和第二接地触点GC1和GC2与所述第三和第五反相器150和170共享电力供应电压VDD和接地电压VSS。因此，包括第三和第五反相器150和170的触发器的布图效率提高，且触发器100的尺寸减小。
图4示意了在其中第四反相器160共享图3的第三和第五反相器150和170的电力供应电压VDD和接地电压VSS的示例。在图4中，与3_第一至3_第四晶体管151至154以及5_第一至5_第四晶体管171至174相关的配置与图3所示相同，因此省略其描述。与图3相比，图4中增加了第七栅极图案GP7。
参考图1和图4，第六栅极图案GP6可以与第一有源区域R1邻近第六栅极图案GP6的部分一起形成4_第一晶体管161。第六栅极图案GP6可以与第二有源区域R2邻近第六栅极图案GP6的部分一起形成4_第二晶体管162。第九触点C9可以设置在4_第一和4_第二晶体管161和162的第六栅极图案GP6中。第九触点C9可以沿垂直于第一和第二有源区域R1和R2的方向延伸，且可以与第一和第二有源区域R1和R2上方的配线连接。第九触点C9可以与第四反相器160的输入电连接。第九触点C9可以与对应于第三反相器150的输出的第四和第五触点C4和C5电连接。
在第一有源区域R1中，第十触点C10可以设置在第六和第七栅极图案GP6和GP7之间。在第二有源区域R2中，第十一触点C11可以设置在第六和第七栅极图案GP6和GP7之间。第十和第十一触点C10和C11可以沿垂直于第一和第二有源区域R1和R2的方向延伸，且可以在第一和第二有源区域R1和R2上方共同连接。由于第十和第十一触点C10和C11彼此共同连接，所以4_第一和4_第二晶体管161和162可以串联在被供应电力供应电压VDD的第二电力触点PC2和被供应接地电压VSS的第二接地触点GC2之间。第十和第十一触点C10和C11对应于第四反相器160的输出。第十和第十一触点C10和C11可以与第八触点C8电连接。
如图4所示，第四反相器160可以布置为与第五反相器170共享被供应电力供应电压VDD的电力触点PC2和被供应接地电压VSS的接地触点GC2。根据以上描述的布图，实施触发器160时要布置的电力触点和接地触点数量减少。因此，触发器100的尺寸减小。
在示例实施例中，第四反相器160在图4中示意为与第五反相器170共享电力供应电压VDD和接地电压VSS。然而，所述第四反相器160可以布置为与所述第三反相器150共享电力供应电压VDD和接地电压VSS。例如，第一栅极图案GP1可以用作4_第一和4_第二晶体管161和162的栅极。第九触点C9可以布置在第一栅极图案GP1中。第十和第十一触点C10和C11可以布置在第一栅极图案GP1的左一侧。
在示例实施例中，所述第四反相器160在图4示意为与第五反相器170共享电力供应电压VDD和接地电压VSS。然而，替代第四反相器160，第六反相器180可以与第五反相器170共享电力供应电压VDD和接地电压VSS。例如，第六栅极图案GP6可以与第一有源区域R1邻近第六栅极图案GP6的部分一起形成6_第一晶体管181，并且可以与第二有源区域R2邻近第六栅极图案GP6的部分一起形成6_第二晶体管182。
在示例实施例中，所述第四反相器160可以布置为与第五反相器170或所述第三反相器150共享电力供应电压VDD和接地电压VSS，且第六反相器180可以布置为与第三反相器150和第五反相器170共享电力供应电压VDD和接地电压VSS。
图5示意了第三和第五反相器150和170的布置的应用示例。第三和第四栅极图案GP3和GP4可以用图4中的第三至第五栅极图案GP3至GP5替代。图3中的第五和第六栅极图案GP5和GP6与图5中的第六和第七栅极图案GP6和GP7对应。
参考图1和图5，第三至第五栅极图案GP3至GP5中的每一个可以划分为与第一有源区域R1对应的第一部分和与第二有源区域R2对应的第二部分。
第三栅极图案GP3可以与第一有源区域R1邻近第三栅极图案GP3的部分一起形成3_第二晶体管152。第三栅极图案GP3的第二部分被第一跳线J忽视。第一跳线J1可以电连接第二有源区域R2的被第三栅极图案GP3的第二部分分离的部分。
第四栅极图案GP4的第一部分可以与第一有源区域R1邻近第四栅极图案GP4的第一部分的部分一起形成5_第二晶体管172。第四栅极图案GP4的第二部分可以与第二有源区域R2邻近第四栅极图案GP4的第二部分的部分一起形成3_第三晶体管153。
第五栅极图案GP5的第一部分被第二跳线J2忽视。第二跳线J2电连接第一有源区域R1的被第五栅极图案GP5的第一部分分离的部分。第五栅极图案GP4的第二部分可以第二有源区域R2邻近第五栅极图案GP5的第二部分的部分一起形成5_第三晶体管173。
图6示意了在其中共享图5的第三和第五反相器150和170的电力供应电压VDD和接地电压VSS的示例。在示例实施例中，第四反相器160或第六反相器180可以与第三和第五反相器150和170共享电力供应电压VDD和接地电压VSS。
3_第一至3_第四晶体管151至154以及5_第一至5_第四晶体管171至174的布置与图5中相同。与图5相比，在图6中增加了第八栅极图案GP8。
第七栅极图案GP7对应于图4中的第六栅极图案GP6。例如，第七栅极图案GP7可以与第一有源区域R1邻近第七栅极图案GP7的部分一起形成4_第一晶体管161，并且与第二有源区域R2邻近第七栅极图案GP7的部分一起形成4_第二晶体管162。
图6中示出的第四反相器160是示例。如参考图4所述，第四反相器160或第六反相器180可以布置为与第三反相器150或第五反相器170共享电力供应电压VDD和接地电压VSS。
图7示意了图5中的第三和第五反相器150和170的应用示例。与图5相比，图7的第四栅极图案GP4可以不被分为第一部分和第二部分。第四栅极图案GP4可以与第一有源区域R1邻近第四栅极图案GP4的部分一起形成5_第二晶体管172，并且与第二有源区域R2邻近第四栅极图案GP4的部分一起形成3_第三晶体管153。
在图5中，布置在第四栅极图案GP4的第一部分中的第六触点C6供应第二时钟信号b，并且布置在第四栅极图案GP4的第二部分中的第三触点C3供应第二时钟信号b。由于第三和第六触点传递相同的信号，所以第三和第六触点C3和C6之一可以移除而不分离第四栅极图案GP4。
图8示意了在其中共享图7的第三和第五反相器150和170的电力供应电压VDD和接地电压VSS的示例。在示例实施例中，所第四反相器160或第六反相器180可以与第三和第五反相器150和170共享电力供应电压VDD和接地电压VSS。
3_第一至3_第四晶体管151至154以及5_第一至5_第四晶体管171至174的布置与图7所示相同。与图7相比，图8中增加了第八栅极图案GP8。
第七栅极图案GP7可以对应于图4的第六栅极图案GP6。例如，第七栅极图案GP7可以与第一有源区域R1邻近第七栅极图案GP7的部分一起形成4_第一晶体管161，并且与第二有源区域R2邻近第七栅极图案GP7的部分一起形成4_第二晶体管162。
图8中示意的第四反相器160为示例。如参考图4所述，第四反相器160或第六反相器180可以布置为与第三反相器150或第五反相器170共享电力供应电压VDD和接地电压VSS。
图9示出图1触发器100的应用示例。参考图9，触发器200包括输入接口210以及第一至第六反相器230至280。
第一至第六反相器230至280与参考图1描述的第一至第六反相器130至180相同，因此省略其描述。
输入接口210与第一和第二时钟信号n和b同步地使输入信号D反相，并将反相的输入信号传递到第一反相器230。所述输入接口210包括第一至第四输入晶体管211至214。第一至第四输入晶体管211至214串联在电力节点和接地节点之间。第一和第二输入晶体管211和212可以为P型晶体管，而第三和第四输入晶体管213和214可以为N型晶体管。
输入信号D传递到第一和第四输入晶体管211和214的栅极。第二时钟信号b传递到第二输入晶体管212的栅极。第一时钟信号n传递到第三输入晶体管213的栅极。输入接口210可以用与第一和第二时钟信号n和b同步地操作的三态反相器来实施。第二和第三输入晶体管212和213之间的节点可以为输入接口210的输出。输入接口210的输出与第一反相器210的输入连接。
在图9中，输入接口210和第二反相器240具有与第三和第五反相器250和270相同的结构和连接，除了第一和第二时钟信号n和b之外。因此，通过相互交换用于传递第一和第二时钟信号n和b的触点，输入接口210和第二反相器240可以如图3、5或7中所示地实施。同样地，如图4、6或8中所示，第一反相器230可以与输入接口210和第二反相器240共享电力供应电压VDD和接地电压VSS。
如果输入接口210和第二反相器240如图3、5或7所示地实施，且第三和第五反相器250和270如图3、5或7中所示地实施，则触发器200的布图效率可以进一步提高，且触发器200的尺寸可以进一步减小。
图10示意了图9的触发器200的应用示例。参考图10，触发器300包括输入接口310以及第一至第六反相器330至380。
输入接口310及第二、第三、第五和第六反相器340、350、370和380与图9的输入接口210及第二、第三、第五和第六反相器240、250、270和280配置相同，因此省略了其描述。
第一反相器330包括1_第一至1_第四晶体管331至334。1_第一和1_第三晶体管331和333串联在被供应电力供应电压VDD的电力节点和1_第四晶体管334之间。1_第一和1_第三晶体管331和333可以为P型。1_第二和1_第四晶体管332和334并联在被供应接地电压VSS的接地触点和1_第三晶体管333之间。1_第二和1_第四晶体管332和334可以为N型。
输入接口310的输出连接至1_第一和1_第二晶体管331和332的栅极。复位信号“R”传递至1_第三和1_第四晶体管333和334的栅极。如果复位信号“R”激活，即，如果复位信号“R”具有电力供应电压VDD或电平类似于电力供应电压VDD的电压，则1_第三和1_第四晶体管333和334之间的节点可以重置为具有接地电压VSS。如果复位信号“R”去激活，即如果复位信号“R”具有接地电压VSS或电平类似于接地电压VSS的电压，则1_第三晶体管333可以保持接通状态。1_第一和1_第二晶体管331和332可以作为反相器进行操作。
第四反相器360包括4_第一至4_第四晶体管361至364。4_1第一和4_第三晶体管361和363串联在被供应电力供应电压VDD的电力节点和4_第四晶体管364之间。4_第一和4_第三晶体管361和363可以为P型。4_第二和4_第四晶体管362和364并联在被供应接地电压VSS的接地触点和4_第三晶体管363之间。4_第二和4_第四晶体管362和364可以为N型。
第三反相器350的输出传递到4_第一和4_第二晶体管361和362的栅极。复位信号“R”传递至4_第三和4_第四晶体管363和364的栅极。如果复位信号“R”激活，则4_第三和4_第四晶体管363和364之间的节点可以重置为具有接地电压VSS。如果复位信号“R”去激活，则4_第三晶体管363可以保持接通状态。4_第一和4_第二晶体管361和362可以作为反相器进行操作。
图11示意了在其中图10的第四反相器360与第三和第五反相器350和370共享的电力供应电压VDD和接地电压VSS的示例。参考图3和11，3_第一至3_第四晶体管351至354以及5_第一至5_第四晶体管371至374的布置与3_第一至3_第四晶体管151至154以及5_第一至5_第四晶体管171至174的布置相同，因此省略了其描述。
与图3相比，图11中增加了第七和第八栅极图案GP7和GP8。第六栅极图案GP6可以与第一有源区域R1邻近第六栅极图案GP6的部分一起形成4_第一晶体管361，并且与第二有源区域R邻近第六栅极图案GP6的部分一起形成4_第二晶体管362。4_第一晶体管361可以从第二电力触点PC2接收电力供应电压VDD。4_第二晶体管362可以从第二接地触点GC2接收接地电压VSS。
第九触点C9可以设置在4_第一和4_第二晶体管361和362的第六栅极图案GP6中。第九触点C9沿垂直于第一和第二有源区域R1和R2的方向延伸，且可以与第一和第二有源区域R1和R2上方的配线连接。第九触点C9可以对应于第四反相器360的输出。
第七栅极图案GP7可以与第一有源区域R1邻近第七栅极图案GP7的部分一起形成4_第三晶体管363，并且与第二有源区域R2邻近第七栅极图案GP7的部分一起形成4_第四晶体管364。第十一触点C11可以设置在4_第三和4_第四晶体管363和364的第七栅极图案GP7中。第十一触点C11可以沿垂直于第一和第二有源区域R1和R2的方向延伸，且可以与第一和第二有源区域R1和R2上方的配线连接。第十一触点C11可以向4_第三和4_第四晶体管363和364传递复位信号“R”。
在第二有源区域R2中，第三触点GC3可以设置在第七和第八栅极图案GP7和GP8之间。第三触点GC3可以沿垂直于第一和第二有源区域R1和R2的方向延伸，且可以与第一和第二有源区域R1和R2上方的配线连接。4_第二晶体管364可以从第三触点GC3接收接地电压VSS。
在第二有源区域R2中，第十触点C10可以设置在第六和第七栅极图案GP6和GP7之间。在第一有源区域R1中，第十二触点C12可以设置在第七和第八栅极图案GP7和GP8之间。第十和第十一触点C10和C12可以沿垂直于第一和第二有源区域R1和R2的方向延伸，且可以与第一和第二有源区域R1和R2上方的配线连接。第十和第十二触点C10和C12可以对应于第四反相器360的输出。
图11中示意的第四反相器360为示例。如参考图4所述，第四反相器360或第六反相器380可以布置为与第三反相器350或第五反相器370共享电力供应电压VDD和接地电压VSS。
输入接口310以及第一和第二反相器330和340也可以如图11中示意地实施。例如，第六栅极图案GP6可以与第一有源区域R1邻近第六栅极图案GP6的部分一起形成1_第一晶体管331，并且与第二有源区域R2邻近第六栅极图案GP6的部分一起形成1_第二晶体管332。第九触点C9可以传递输入信号D。第七栅极图案GP7可以与第一有源区域R1邻近第七栅极图案GP7的部分一起形成1_第三晶体管333，并且与第二有源区域R2邻近第七栅极图案GP7的部分一起形成1_第四晶体管334。第十一触点C11可以传递复位信号“R”。在上面未陈述的部分可以如参考第三至第五反相器350至370所描述那样相同地配置。
图12示意了图11的第三到第五反相器350至370的布置的应用示例。参考图12，3_第一至3_第四晶体管351至354以及5_第一至5_第四晶体管371至374的布置可以与图5中示意的相同。与图5相比，在图12中增加了第八和第九栅极图案GP8和GP9。
第七至第九栅极图案GP7至GP9可以分别对应于图11的第六至第八栅极图案GP6至GP8。例如，第七栅极图案GP7可以用于形成4_第一和4_第二晶体管361和362。第八栅极图案GP8可以用于形成4_第三和4_第四晶体管363和364。
图12中示意的第四反相器360为示例。如参考图4所述，第四反相器360或第六反相器380可以布置为与第三反相器350或第五反相器370共享电力供应电压VDD和接地电压VSS。
输入接口310及第一和第二反相器330和340也可以如图12中示意地实施。例如，第七栅极图案GP7可以与第一有源区域R1邻近第七栅极图案GP7的部分一起形成1_第一晶体管331，并且与第二有源区域R2邻近第七栅极图案GP7的部分一起形成1_第二晶体管332。第九触点C9可以传递输入信号D。第八栅极图案GP8可以与第一有源区域R1邻近第八栅极图案GP8的部分一起形成1_第三晶体管333，以及与第二有源区域R2邻近第八栅极图案GP8的部分一起形成1_第四晶体管334。第十一触点C11可以传递复位信号“R”。在上面未陈述的部分可以如参考第三至第五反相器350至370所描述的那样相同地配置。
图13示意了图11的第三到第五反相器350至370的布置的另一应用示例。参考图13，3_第一至4_第四晶体管351至354及5_第一至5_第四晶体管371至374的布置可以与图7中所示意的相同。与图7相比，在图13中增加了第八和第九栅极图案GP8和GP9。
第七至第九栅极图案GP7至GP9可以分别对应于图11中的第六至第八栅极图案GP6至GP8。例如，第七栅极图案GP7可以用于形成4_第一和4_第二晶体管361和362。第八栅极图案GP8可以用于形成4_第三和4_第四晶体管363和364。
图13中示意的第四反相器360为示例。如参考图4所述，第四反相器360或第六反相器380可以布置为与第三反相器350或第五反相器370共享电力供应电压VDD和接地电压VSS。
输入接口310及第一和第二反相器330和340也可以如图13中所示意地实施。
图14示意了图9的触发器200的另一应用示例，触发器400包括输入接口410以及第一至第六反相器430至480。
输入接口410及第二、第三、第五和第六反相器440、450、470和480可以与图9的输入接口210以及第二、第三、第五和第六反相器240、250、270和280相同地配置，因此省略其描述。
第一反相器430包括1_第一至1_第四晶体管331至334。1_第一和1_第三晶体管431和433并联在被供应电力供应电压VDD的电力节点和1_第四晶体管434之间。1_第一和1_第三晶体管431和433可以为P型。所述1_第二和1_第四晶体管432和434串联在被供应接地电压VDD的接地节点和1_第三晶体管433之间。1_第二和1_第四晶体管432和434可以为N型。
输入接口410的输出传递至1_第一和1_第二晶体管431和432的栅极。置位信号“S”传递至1_第三和1_第四晶体管433和434的栅极。如果置位信号“S”激活，即如果置位信号“S”具有接地电压VSS或电平类似于接地电压VSS的电压，则1_第三和1_第四晶体管433和434之间的节点可以设置为具有电力供应电压VDD。如果置位信号“S”去激活，即如果置位信号“S”具有电力供应电压VDD或电平类似于电力供应电压VDD的电压，则1_第四晶体管434可以保持接通状态。1_第一和1_第二晶体管431和432可以作为反相器进行操作。
第四反相器460包括4_第一至4_第四晶体管461至464。4_第一和4_第三晶体管461和463并联在被供应电力供应电压VDD的电力节点和4_第二晶体管462之间。4_第一和4_第三晶体管461和463可以为P型。4_第二和4_第四晶体管462和464串联被供应接地电压VSS的接地节点和4_第三晶体管463之间。4_第二和4_第四晶体管462和464可以为N型。
第三反相器450的输出传递至4_第一和4_第二晶体管461和462的栅极。置位信号“S”传递至4_第三和4_第四晶体管463和464的栅极。如果置位信号“S”激活，则4_第二和4_第三晶体管462和463之间的节点可以设置为具有电力供应电压VDD。如果置位信号“S”去激活，则4_第四晶体管464可以保持接通状态。4_第一和4_第二晶体管461和462可以作为反相器进行操作。
图15示意了在其中图14的第四反相器460与第三和第五反相器450和470共享电力供应电压VDD和接地电压VSS的示例。参考图3和11，3_第一至3_第四晶体管451至454以及5_第一至5_第四晶体管471至474的布置与3_第一至3_第四晶体管151至154以及5_第一至5_第四晶体管171至174的布置相同，因此省略其描述。
与图3相比，图15中增加了第七和第八栅极图案GP7和GP8。第六栅极图案GP6可以第一有源区域R1邻近第六栅极图案GP6的部分一起形成4_第三晶体管463，以及与第二有源区域R2邻近第六栅极图案GP6的部分一起形成4_第四晶体管464。4_第三晶体管463可以从第二电力触点PC2接收电力供应电压VDD。4_第四晶体管464可以从第二接地触点GC2接收接地电压VSS。
第九触点C9可以设置在4_第三和4_第四晶体管463和464的第六栅极图案GP6中。第九触点C9可以沿垂直于第一和第二有源区域R1和R2的方向延伸，且可以与第一和第二有源区域R1和R2上方的配线连接。第九触点C9可以向4_第三和4_第四晶体管463和464传递置位信号“S”。
第七栅极图案GP7可以与第一有源区域R1邻近第七栅极图案GP7的部分一起形成4_第一晶体管461，以及与第二有源区域R2邻近第七栅极图案GP7的部分一起形成4_第二晶体管462。第十一触点C11可以设置在4_第一和4_第二晶体管461和462的第七栅极图案GP7中。第十一触点C11可以沿垂直于第一和第二有源区域R1和R2的方向延伸，且可以与第一和第二有源区域R1和R2上方的配线连接。第十一触点C11可以对应于第四反相器460的输入。
在第一有源区域R1中，第三电力触点PC3可以布置在第七和第八栅极图案GP7和GP8之间。第三电力触点PC3沿垂直于第一和第二有源区域R1和R2的方向延伸，并且可以与第一和第二有源区域R1和R2上方的配线连接。4_第一晶体管461可以从第三电力触点PC3接收电力供应电压VDD。
在第一有源区域R1中，第十触点C10在第六栅极图案GP6和第七栅极图案GP7之间提供。在第二有源区域R2中，第十二触点C12可以设置在第七和第八栅极图案GP7和GP8之间。第十和第十二触点C10和C12可以沿垂直于第一和第二有源区域R1和R2的方向延伸，且可以与第一和第二有源区域R1和R2上方的配线连接。第十和第十二触点C10和C12可以对应于第四反相器460的输出。
图15中示意的第四反相器460为示例。如参考图4所述，第四反相器460或第六反相器480可以布置为与第三反相器450或第五反相器470共享电力供应电压VDD和接地电压VSS。
输入接口410以及第一和第二反相器430和440也可以如图15所示意地实施。例如，第六栅极图案GP6可以与第一有源区域R1邻近第六栅极图案GP6的部分一起形成1_第三晶体管433，以及与第二有源区域R2邻近第六栅极图案GP6的部分一起形成1_第四晶体管434。第九触点C9可以传递置位信号“S”。第七栅极图案GP7可以与第一有源区域R1邻近第七栅极图案GP7的部分一起形成1_第一晶体管431，以及与第二有源区域R2邻近第七栅极图案GP7的部分一起形成1_第二晶体管432。第十一触点C11可以传递输入信号D。在上面未陈述的部分可以如参考第三至第五反相器450至470所描述的那样相同地配置。
图16示意了图15的第三到第五反相器450至470的布置的应用示例。参考图16，3_第一至3_第四晶体管451至454以及5_第一至5_第四晶体管的布置与图5中所示相同。与图5相比，图16中增加了第八和第九栅极图案GP8和GP9。
第七至第九栅极图案GP7至GP9可以分别对应于图15中的第六至第八栅极图案GP6至GP8。例如，第七栅极图案GP7可以用于形成4_第三和4_第四晶体管463和464。第八栅极图案GP8可以用于形成4_第一和4_第二晶体管461和462。
图16中示意的第四反相器460为示例。如参考图4所述，所述第四反相器460或第六反相器480可以布置为与第三反相器450或第五反相器470共享电力供应电压VDD和接地电压VSS。
输入接口410以及第一和第二反相器430和440还可以如图16中示意地实施。例如，第七栅极图案GP7可以与第一有源区域R1邻近第七栅极图案GP7的部分一起形成第三晶体管433，以及可以与第二有源区域R2邻近第七栅极图案GP7的部分一起形成第四晶体管434。第九触点C9可以传递置位信号“S”。第八栅极图案GP8可以与第一有源区域R1邻近第八栅极图案GP8的部分一起形成第一晶体管431，以及可以与第二有源区域R2邻近第八栅极图案GP8的部分一起形成第二晶体管432。第十一触点C11可以传递输入信号D。
图17示意了图15的第三到第五反相器450至470的布置的另一应用示例。参考图17，3_第一至3_第四晶体管451至454以及5_第一至5_第四晶体管471至474的布置与图7中示意的相同。与图7相比，图17中增加了第八和第九栅极图案GP8和GP9。
第七至第九栅极图案GP7至GP9可以分别对应于图15的第六至第八栅极图案GP6至GP8。例如，第七栅极图案GP7可以用于形成4_第三和4_第四晶体管463和464。第八栅极图案GP8可以用于形成4_第一和4_第二晶体管461和462。
图17示意的第四反相器460为示例。如参考图4所述，第四反相器460或第六反相器480可以布置为与第三反相器450或第五反相器470共享电力供应电压VDD和接地电压VSS。
所述输入接口410以及第一和第二反相器430和440也可以如图17中示意地实施。
根据本创造性构思的示例实施例，三态反相器布置在触发器的主锁存器和从锁存器之间，由于触发器布图中的锥度被移除，所以提供了一种能够防止特性恶化以及产量降低的触发器。三态反相器和从锁存器的一个反相器一起布置在两个电力触点和接地触点之间。由于电力触点和接地触点与任何其它元件共享，因此提供了具有提高的布图效率的触发器。
尽管已经参考示例实施例描述了本创造性构思，但是可以明了在不脱离本创造性构思的精神和范围的前提下，本领域技术人员可以进行各种改变和变化。因此，应当理解以上示例实施例是示意性的而非限制性的。

Claims (20)

1.一种触发器，包括：
至少一个第一鳍；
与至少一个第一鳍平行的至少一个第二鳍；
在至少一个第一鳍上的第一电力触点和第二电力触点；
在至少一个第二鳍上的第一接地触点和第二接地触点；
在第一电力触点和第二电力触点之间以及在第一接地触点和第二接地触点之间的至少一个第一鳍和至少一个第二鳍上的第一栅极图案和第二栅极图案；
在第一栅极图案和第二栅极图案之间的至少一个第一鳍上的第三栅极图案和第四栅极图案；
在第一栅极图案和第二栅极图案之间的至少一个第二鳍上的第五栅极图案和第六栅极图案；
分别在第一栅极图案、第三栅极图案和第五栅极图案上的第一触点、第二触点和第三触点；
在第三栅极图案和第四栅极图案之间的至少一个第一鳍上的第四触点；
在第五栅极图案和第六栅极图案之间的至少一个第二鳍上的第五触点；以及
分别在第四栅极图案、第六栅极图案和第二栅极图案上的第六触点、第七触点和第八触点。
2.根据权利要求1所述的触发器，其中，第二触点和第七触点被配置为接收第一时钟信号，并且
第三触点和第六触点被配置成接收第二时钟信号。
3.根据权利要求1所述的触发器，还包括：
在至少一个第一鳍和至少一个第二鳍上的第七栅极图案；
在第七栅极图案上的第九触点；
在至少一个第一鳍上的第十触点；
在至少一个第二鳍上的第十一触点，
其中，第二电力触点和第二接地触点位于第二栅极图案和第七栅极图案之间，
第七栅极图案位于第二电力触点和第十触点之间以及第二接地触点和第十一触点之间，并且
第十触点和第十一触点彼此电连接。
4.根据权利要求3所述的触发器，其中，第八触点电连接到第十触点和第十一触点。
5.根据权利要求3所述的触发器，其中，第四触点和第五触点电连接到第九触点。
6.根据权利要求3所述的触发器，还包括：
主锁存器，被配置为向第一触点输出信号，
其中，第一栅极图案、第三栅极图案和第五栅极图案是反相器的一部分，所述反相器被配置为将在第一触点处接收的信号进行反相，并将反相的信号输出到第四触点和第五触点，并且
第二栅极图案、第四栅极图案、第六栅极图案和第七栅极图案是从锁存器的一部分，所述从锁存器被配置为通过将在第四触点和第五触点处接收的反相信号进行反相来存储信号，并在第十触点和第十一触点处输出存储的信号。
7.根据权利要求3所述的触发器，还包括：
在至少一个第一鳍和至少一个第二鳍上的第八栅极图案，
其中，第十触点和第十一触点位于第七栅极图案和第八栅极图案之间。
8.根据权利要求1所述的触发器，其中，至少一个第一鳍包括第一P型鳍和第二P型鳍，并且
至少一个第二鳍包括第一N型鳍和第二N型鳍。
9.根据权利要求1所述的触发器，其中，第一电力触点和第二电力触点之间的至少一个第一鳍的数量等于第一接地触点和第二接地触点之间的至少一个第二鳍的数量。
10.根据权利要求1所述的触发器，还包括：
第七栅极图案，位于第一电力触点和第二电力触点之间的至少一个第一鳍上；以及
跳线，位于第七栅极图案上，并且电连接由第七栅极图案分隔的至少一个第一鳍的部分。
11.根据权利要求1所述的触发器，还包括：
第七栅极图案，位于第一接地触点和第二接地触点之间的至少一个第二鳍上；以及
跳线，位于第七栅极图案上，并且电连接由第七栅极图案分隔的至少一个第二鳍的部分。
12.根据权利要求1所述的触发器，其中，第四触点和第五触点彼此电连接。
13.一种装置，包括：
至少一个P型鳍；
与至少一个P型鳍平行的至少一个N型鳍；
在至少一个P型鳍上的第一电力触点和第二电力触点；
在至少一个N型鳍上的第一接地触点和第二接地触点；
在第一电力触点和第二电力触点之间以及在第一接地触点和第二接地触点之间的至少一个P型鳍和至少一个N型鳍上的第一栅极图案和第二栅极图案；
在第一栅极图案和第二栅极图案之间的至少一个P型鳍上的第三栅极图案和第四栅极图案；
在第一栅极图案和第二栅极图案之间的至少一个N型鳍上的第五栅极图案和第六栅极图案；
分别在第一栅极图案、第三栅极图案和第五栅极图案上的第一触点、第二触点和第三触点；
在第三栅极图案和第四栅极图案之间的至少一个P型鳍上的第四触点；
在第五栅极图案和第六栅极图案之间的至少一个N型鳍上的第五触点；
分别在第四栅极图案、第六栅极图案和第二栅极图案上的第六触点、第七触点和第八触点。
14.根据权利要求13所述的装置，其中，第四触点和第五触点彼此电连接。
15.一种触发器，包括：
至少一个第一鳍；
与至少一个第一鳍平行的至少一个第二鳍；
在至少一个第一鳍上的第一电力触点和第二电力触点；
在至少一个第二鳍上的第一接地触点和第二接地触点；
在第一电力触点和第二电力触点之间的至少一个第一鳍上的第一栅极图案、第二栅极图案、第三栅极图案和第四栅极图案；
在第一接地触点和第二接地触点之间的至少一个第二鳍上的第五栅极图案至第八栅极图案；
在至少一个第一鳍上的第九栅极图案和在至少一个第二鳍上的第十栅极图案；
连接到第一栅极图案和第五栅极图案的第一触点；
分别连接到第二栅极图案和第六栅极图案的第二触点和第三触点；
连接到第二栅极图案和第三栅极图案之间的至少一个第一鳍的第四触点；
连接到第六栅极图案和第七栅极图案之间的至少一个第二鳍的第五触点；
分别连接到第三栅极图案和第七栅极图案的第六触点和第七触点；
连接到第四栅极图案和第八栅极图案的第八触点；
连接到第九栅极图案和第十栅极图案的第九触点，第九触点电连接到第四触点和第五触点；以及
分别连接到至少一个第一鳍和至少一个第二鳍的第十触点和第十一触点，
其中，第九栅极图案位于第二电力触点和第十触点之间，并且
第十栅极图案位于第二接地触点和第十一触点之间。
16.根据权利要求15所述的触发器，其中，第五触点电连接到第四触点，并且
第十触点和第十一触点电连接到第八触点。
17.根据权利要求15所述的触发器，其中，第一栅极图案、第二栅极图案、第五栅极图案和第六栅极图案是反相器的一部分，所述反相器被配置为将在第一触点处接收的信号进行反相，并将反相信号输出到第四触点和第五触点，并且
第三栅极图案、第四栅极图案、第七栅极图案、第八栅极图案、第九栅极图案和第十栅极图案是从锁存器的一部分，所述从锁存器被配置为通过将在第四触点和第五触点处接收的反相信号进行反相来存储信号，并在第十触点和第十一触点处输出存储的信号。
18.根据权利要求17所述的触发器，还包括：
主锁存器，其被配置为在第四触点处传输信号。
19.根据权利要求15所述的触发器，其中，第三触点和第六触点彼此电连接，并且
第三触点和第六触点被配置为接收时钟信号。
20.根据权利要求15所述的触发器，还包括：
第十一栅极图案，位于第一电力触点和第二电力触点之间的至少一个第一鳍上；
第一跳线，位于第十一栅极图案上，并电连接由第十一栅极图案分隔的至少一个第一鳍的部分；
第十二栅极图案，位于第一接地触点和第二接地触点之间的至少一个第二鳍上；以及
第二跳线，位于第十二栅极图案上，并且电连接由第十二栅极图案分隔的至少一个第二鳍的部分。
CN202310728280.7A 2016-07-14 2017-07-14 包括三态反相器的触发器 Pending CN116886076A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
KR10-2016-0089380 2016-07-14
KR20160089380 2016-07-14
KR1020170064763A KR102290469B1 (ko) 2016-07-14 2017-05-25 3-상 인버터를 포함하는 플립-플롭
KR10-2017-0064763 2017-05-25
CN201710574018.6A CN107623509B (zh) 2016-07-14 2017-07-14 包括三态反相器的触发器

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201710574018.6A Division CN107623509B (zh) 2016-07-14 2017-07-14 包括三态反相器的触发器

Publications (1)

Publication Number Publication Date
CN116886076A true CN116886076A (zh) 2023-10-13

Family

ID=60941756

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201710574018.6A Active CN107623509B (zh) 2016-07-14 2017-07-14 包括三态反相器的触发器
CN202310728280.7A Pending CN116886076A (zh) 2016-07-14 2017-07-14 包括三态反相器的触发器

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201710574018.6A Active CN107623509B (zh) 2016-07-14 2017-07-14 包括三态反相器的触发器

Country Status (2)

Country Link
US (2) US10411677B2 (zh)
CN (2) CN107623509B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10319668B2 (en) 2017-02-08 2019-06-11 Samsung Electronics Co., Ltd. Integrated circuit having contact jumper
CA3098955C (en) * 2018-06-25 2024-02-13 Canaan Creative Co., Ltd. Dynamic d flip-flop, data operation unit, chip, hash board and computing device
CN110311655A (zh) * 2019-06-27 2019-10-08 北京嘉楠捷思信息技术有限公司 免保持动态d触发器、数据处理单元、芯片、算力板及计算设备
US11387819B2 (en) * 2020-12-10 2022-07-12 Qualcomm Incorporated Fault resilient flip-flop with balanced topology and negative feedback
US11558041B1 (en) * 2021-08-08 2023-01-17 SambaNova Systems, Inc. Fast clocked storage element
JP2023034938A (ja) * 2021-08-31 2023-03-13 ローム株式会社 フリップフロップ回路、半導体集積回路装置、及び車両

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5612632A (en) 1994-11-29 1997-03-18 Texas Instruments Incorporated High speed flip-flop for gate array
US6002284A (en) 1996-04-24 1999-12-14 Texas Instruments Incorporated Split-slave dual-path D flip flop
JP3621358B2 (ja) 2001-05-25 2005-02-16 Ｎｅｃマイクロシステム株式会社 コンパレータ及びアナログディジタルコンバータ
US8471618B2 (en) * 2010-04-12 2013-06-25 Mediatek Inc. Flip-flop for low swing clock signal
JP5494370B2 (ja) * 2010-09-07 2014-05-14 富士通株式会社 多相クロック生成回路
CN103166602A (zh) * 2011-12-13 2013-06-19 飞思卡尔半导体公司 低功耗的主从触发器
JP2013247498A (ja) * 2012-05-25 2013-12-09 National Institute Of Advanced Industrial & Technology 二重絶縁ゲート型電界効果トランジスタを用いたロジック回路
CN103576082B (zh) 2012-08-06 2018-01-12 恩智浦美国有限公司 低功率扫描触发器单元
CN104009736B (zh) * 2013-02-26 2018-06-29 恩智浦美国有限公司 低功耗主从触发器
US9366727B2 (en) * 2012-12-28 2016-06-14 Texas Instruments Incorporated High density low power scan flip-flop
CN104079290B (zh) 2013-03-25 2018-10-19 恩智浦美国有限公司 具有电阻性多晶路由的触发器电路
JP6093265B2 (ja) * 2013-08-07 2017-03-08 ルネサスエレクトロニクス株式会社 半導体装置
CN108630607B (zh) * 2013-08-23 2022-04-26 株式会社索思未来 半导体集成电路装置
US9331680B2 (en) 2013-09-10 2016-05-03 Texas Instruments Incorporated Low power clock gated flip-flops
WO2015056314A1 (ja) * 2013-10-16 2015-04-23 株式会社日立製作所 半導体装置
US9306545B2 (en) * 2014-01-14 2016-04-05 Arm Limited Master-slave flip-flop circuit and method of operating the master-slave flip-flop circuit
US9425771B2 (en) * 2014-09-26 2016-08-23 Texas Instruments Incorporated Low area flip-flop with a shared inverter
US9350327B2 (en) * 2014-09-26 2016-05-24 Texas Instruments Incorporated Flip-flops with low clock power
US9753086B2 (en) 2014-10-02 2017-09-05 Samsung Electronics Co., Ltd. Scan flip-flop and scan test circuit including the same
US9692419B2 (en) * 2014-11-15 2017-06-27 Wave Computing, Inc. Compact logic evaluation gates using null convention
KR20160068394A (ko) * 2014-12-05 2016-06-15 에스케이하이닉스 주식회사 반도체 장치
US9680450B2 (en) * 2015-02-19 2017-06-13 Advanced Micro Devices, Inc. Flip-flop circuit with latch bypass
US9606177B2 (en) * 2015-05-19 2017-03-28 Advanced Micro Devices, Inc. Scan flip-flop circuit with dedicated clocks
CN105720948B (zh) * 2016-01-22 2019-01-08 宁波大学 一种基于FinFET器件的时钟控制触发器
US10498314B2 (en) * 2016-06-09 2019-12-03 Intel Corporation Vectored flip-flop
US10401427B2 (en) * 2016-11-18 2019-09-03 Via Alliance Semiconductor Co., Ltd. Scannable data synchronizer

Also Published As

Publication number Publication date
US20190348972A1 (en) 2019-11-14
US10720909B2 (en) 2020-07-21
US20180019736A1 (en) 2018-01-18
US10411677B2 (en) 2019-09-10
CN107623509A (zh) 2018-01-23
CN107623509B (zh) 2023-06-20

Similar Documents

Publication Publication Date Title
CN107623509B (zh) 包括三态反相器的触发器
CN106533395B (zh) 半导体集成电路和触发器
US7355446B2 (en) Voltage conversion circuit with stable transition delay characteristic
US20090002044A1 (en) Master-slave type flip-flop circuit
US10291212B2 (en) Master-slave flip flop
US10523188B2 (en) Semiconductor device
CN104079290A (zh) 具有电阻性多晶路由的触发器电路
JP3612313B2 (ja) 半導体集積回路装置
CN110910943B (zh) 半导体器件的熔丝锁存器
CN110859056A (zh) 动态触发器及电子设备
KR102290469B1 (ko) 3-상 인버터를 포함하는 플립-플롭
CN106409342B (zh) 面积高效的多位触发器拓扑
US11336271B2 (en) Data holding circuit
JP3562226B2 (ja) 半導体集積回路装置
US20240259022A1 (en) Logic gate circuit, latch, and flip-flop
EP4383574A1 (en) Logic gate circuit, latch, and trigger
CN113161341A (zh) 包括集成的标准单元结构的集成电路
US7185307B2 (en) Method of fabricating and integrated circuit through utilizing metal layers to program randomly positioned basic units
KR100696959B1 (ko) 플립플롭회로
JP2004327540A (ja) 半導体装置及びその製造方法
EP1401102A2 (en) Programmable semiconductor device including universal logic modules comprising multiplexers
CN114342259A (zh) 半导体装置
US7205795B2 (en) Semiconductor device having universal logic cell
KR20210085652A (ko) 반도체 장치의 퓨즈 래치
KR19990075206A (ko) 디-플립 플롭

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination