CN116844588A - 半导体存储装置 - Google Patents

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Abstract

本发明的半导体存储装置具备：第1～3导电层，在第1方向上排列；第4～6导电层，在第1方向上排列；第1半导体层，设置在第1～3导电层与第4～6导电层之间，且沿第1方向延伸；以及电荷蓄积层，具备设置在第1～3导电层与第1半导体层之间的第1部分、及设置在第4～6导电层与第1半导体层之间的第2部分。第1导电层设置在第2导电层及第3导电层之间。第4导电层设置在第5导电层及第6导电层之间。在第1验证动作中，对第1导电层供给验证电压，对第4导电层供给小于验证电压的第1电压，对第2、5导电层供给读出通路电压，对第3导电层或第6导电层供给小于读出通路电压的第2电压。

Description

半导体存储装置
[相关申请的交叉引用]
本申请基于2022年3月23日提出申请的在先日本专利申请第2022-47651号的优先权并主张优先权利益，通过引用将其全部内容并入本文中。
技术领域
以下所记载的实施方式涉及一种半导体存储装置。
背景技术
已知有一种半导体存储装置，具备衬底、在与该衬底的表面交叉的方向上积层的多个栅极电极、与这些多个栅极电极对向的半导体层、以及设置在栅极电极及半导体层之间的栅极绝缘层。栅极绝缘层例如具备氮化硅(Si3N4)等绝缘性的电荷蓄积层或浮动栅极等导电性的电荷蓄积层等能够存储数据的存储器部。
发明内容
一实施方式提供一种适宜地动作的半导体存储装置。
一实施方式的半导体存储装置具备：第1导电层～第3导电层，在第1方向上排列；第4导电层～第6导电层，在第1方向上排列，且在与第1方向交叉的第2方向上与第1导电层～第3导电层相隔而配置；第1半导体层，设置在第1导电层～第3导电层与第4导电层～第6导电层之间，沿第1方向延伸，且与第1导电层～第6导电层对向；以及电荷蓄积层，具备设置在第1导电层～第3导电层与第1半导体层之间的第1部分、及设置在第4导电层～第6导电层与第1半导体层之间的第2部分。第1导电层设置在第2导电层及第3导电层之间。第4导电层设置在第5导电层及第6导电层之间。第1导电层在第2方向上与第4导电层并排。第2导电层在第2方向上与第5导电层并排。第3导电层在第2方向上与第6导电层并排。另外，该实施方式的半导体存储装置构成为能够执行与第1导电层对应的第1写入动作。第1写入动作包含第1验证动作。在第1验证动作中，对第1导电层供给验证电压。另外，对第4导电层供给小于验证电压的第1电压。另外，对第2导电层及第5导电层供给大于验证电压的读出通路电压。另外，对第3导电层或第6导电层供给小于读出通路电压的第2电压。
根据所述构成，能够提供一种适宜地动作的半导体存储装置。
附图说明
图1是表示第1实施方式的半导体存储装置的一部分构成的示意性框图。
图2是表示该半导体存储装置的一部分构成的示意性等效电路图。
图3是表示该半导体存储装置的一部分构成的示意性等效电路图。
图4是表示该半导体存储装置的一部分构成的示意性立体图。
图5是表示该半导体存储装置的一部分构成的示意性俯视图。
图6是用来对记录多比特的数据的存储单元MC的阈值电压进行说明的示意性直方图。
图7是用来对第1实施方式的读出动作进行说明的示意性剖视图。
图8是用来对第1实施方式的写入动作进行说明的示意性流程图。
图9是用来对第1实施方式的编程动作进行说明的示意性剖视图。
图10是用来对第1实施方式的验证动作进行说明的示意性剖视图。
图11是用来对比较例的验证动作进行说明的示意性剖视图。
图12是用来对第2实施方式的验证动作进行说明的示意性剖视图。
图13是用来对第3实施方式的验证动作进行说明的示意性剖视图。
图14是用来对第3实施方式的验证动作进行说明的示意性剖视图。
图15是用来对第4实施方式的验证动作进行说明的示意性剖视图。
图16是用来对第5实施方式的验证动作进行说明的示意性剖视图。
图17是用来对第6实施方式的验证动作进行说明的示意性剖视图。
具体实施方式
接下来，参照附图，对实施方式的半导体存储装置详细地进行说明。此外，以下的实施方式只不过是一例，并不旨在限定本发明而表示。另外，以下的附图是示意性的图，为了方便说明，有时会省略一部分构成等。另外，对多个实施方式中共通的部分标注相同的符号，有时省略说明。
另外，在本说明书中，提到“半导体存储装置”时，有时指存储器裸片，有时指存储器芯片、存储卡、SSD(Solid State Drive，固态驱动器)等包含控制裸片的存储器***。进而，有时也指智能手机、平板终端、个人计算机等包含主机的构成。
另外，在本说明书中，提到第1构成“电连接于”第2构成时，既可以是第1构成直接连接于第2构成，也可以是第1构成经由配线、半导体部件或者晶体管等而连接于第2构成。例如，将3个晶体管串联连接的情况下，即便第2个晶体管为断开状态，第1个晶体管也“电连接于”第3个晶体管。
另外，在本说明书中，提到第1构成“连接于”第2构成及第3构成“之间”时，有时指第1构成、第2构成及第3构成串联连接，且第2构成经由第1构成而连接于第3构成。
另外，在本说明书中，提到电路等使2个配线等“导通”时，例如，有时指该电路等包含晶体管等，该晶体管等设置在2个配线之间的电流路径上，且该晶体管等为接通状态。
另外，在本说明书中，将相对于衬底的上表面平行的特定方向称为X方向，将相对于衬底的上表面平行且与X方向垂直的方向称为Y方向，将相对于衬底的上表面垂直的方向称为Z方向。
另外，在本说明书中，有时将沿着特定面的方向称为第1方向，将沿着该特定面与第1方向交叉的方向称为第2方向，将与该特定面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向既可以与X方向、Y方向及Z方向中的任一个方向对应，也可以不对应。
另外，在本说明书中，“上”或“下”等表述是以衬底为基准。例如，将沿着所述Z方向远离衬底的朝向称为上，将沿着Z方向接近衬底的朝向称为下。另外，关于某一构成提到下表面或下端时，指该构成的衬底侧的面或端部，提到上表面或上端时，指该构成的与衬底相反侧的面或端部。另外，将与X方向或者Y方向交叉的面称为侧面等。
[第1实施方式][构成]图1是表示第1实施方式的半导体存储装置的一部分构成的示意性框图。图2及图3是表示该半导体存储装置的一部分构成的示意性等效电路图。
如图1所示，本实施方式的半导体存储装置具备存储单元阵列MCA、及控制存储单元阵列MCA的***电路PC。
存储单元阵列MCA具备多个存储器区块BLK。存储器区块BLK具备多个串组件SU。例如，如图2所示，串组件SU具备多个存储器组件MU。这些多个存储器组件MU分别具备电独立的2个存储器串MSa、MSb。这些存储器串MSa、MSb的一端分别连接于漏极侧选择晶体管STD，且经由这些漏极侧选择晶体管而连接于共通的位线BL。存储器串MSa、MSb的另一端连接于共通的源极侧选择晶体管STS，且经由该源极侧选择晶体管而连接于共通的源极线SL。
存储器串MSa、MSb分别具备串联连接的多个存储单元MC。存储单元MC是具备半导体层、栅极绝缘层、及栅极电极的场效型晶体管。半导体层作为通道区域发挥功能。栅极绝缘层具备能够存储数据的电荷蓄积层。存储单元MC的阈值电压根据电荷蓄积层中的电荷量而变化。与存储器串MSa对应的多个存储单元MC的栅极电极分别连接于字线WLa。另外，与存储器串MSb对应的多个存储单元MC的栅极电极分别连接于字线WLb。字线WLa、WLb分别连接于存储器区块BLK中的所有存储器组件MU。
选择晶体管(STD、STS)是具备半导体层、栅极绝缘层、及栅极电极的场效型晶体管。半导体层作为通道区域发挥功能。与存储器串MSa对应的漏极侧选择晶体管STD的栅极电极连接于漏极侧选择栅极线SGDa。与存储器串MSb对应的漏极侧选择晶体管STD的栅极电极连接于漏极侧选择栅极线SGDb。漏极侧选择栅极线SGDa、SGDb连接于串组件SU中的所有存储器组件MU。源极侧选择晶体管STS的栅极电极连接于源极侧选择栅极线SGS。源极侧选择栅极线SGS连接于存储器区块BLK中的所有存储器组件MU。
例如，如图1所示，***电路PC具备：行解码器RDa、RDb，连接于存储单元阵列MCA；感测放大器模块SAM，连接于存储单元阵列MCA；以及电压产生电路VG，连接于行解码器RDa、RDb及感测放大器模块SAM。另外，***电路PC具备未图示的序列发生器、地址寄存器、状态寄存器等。
例如，如图3所示，行解码器RDa具备区块解码器BLKDa、字线解码器WLDa、及驱动器电路DRVa。
区块解码器BLKDa具备与存储单元阵列MCA中的多个存储器区块BLK对应地设置的多个区块解码组件blkda。区块解码组件blkda具备与存储器区块BLK中的多个字线WLa对应地设置的多个晶体管TBLK。晶体管TBLK例如为场效型NMOS(N-channel metal oxidesemiconductor，N型金属氧化物半导体)晶体管。晶体管TBLK的漏极电极连接于字线WLa。晶体管TBLK的源极电极连接于配线CG。配线CG连接于区块解码器BLKDa中的所有区块解码组件blkda。晶体管TBLK的栅极电极连接于信号供给线BLKSEL。信号供给线BLKSEL与所有区块解码组件blkda对应地设置着多个。另外，信号供给线BLKSEL连接于区块解码组件blkda中的所有晶体管TBLK。
在读出动作、写入动作等中，例如，与未图示的地址寄存器中的区块地址对应的一个信号供给线BLKSEL成为“H”状态，其它信号供给线BLKSEL成为“L”状态。例如，对一个信号供给线BLKSEL供给大小为正的特定驱动电压，对其它信号供给线BLKSEL供给接地电压VSS等。由此，与该区块地址对应的一个存储器区块BLK中的所有字线WLa与所有配线CG导通。另外，其它存储器区块BLK中的所有字线WLa成为浮动状态。
字线解码器WLDa具备与存储器串MSa中的多个存储单元MC对应地设置的多个字线解码组件wlda。在图示的例子中，字线解码组件wlda具备2个晶体管TWL。晶体管TWL例如为场效型NMOS晶体管。晶体管TWL的漏极电极连接于配线CG。晶体管TWL的源极电极连接于配线CGS或配线CGU。晶体管TWL的栅极电极连接于信号供给线WLSELS或信号供给线WLSELU。信号供给线WLSELS与所有字线解码组件wlda中所包含的一个晶体管TWL对应地设置着多个。信号供给线WLSELU与所有字线解码组件wlda中所包含的另一个晶体管TWL对应地设置着多个。
在读出动作、写入动作等中，例如，对应于与未图示的地址寄存器中的页面地址对应的一个字线解码组件wlda的信号供给线WLSELS成为“H”状态，与所述字线解码组件wlda对应的WLSELU成为“L”状态。另外，与除此以外的字线解码组件wlda对应的信号供给线WLSELS成为“L”状态，与除此以外的字线解码组件wlda对应的WLSELU成为“H”状态。另外，对配线CGS供给与选择字线WLa对应的电压。另外，对配线CGU供给与非选择字线WLa对应的电压。由此，对与所述页面地址对应的一个字线WLa供给与选择字线WLa对应的电压。另外，对其它字线WLa供给与非选择字线WLa对应的电压。此外，在未图示的地址寄存器中的页面地址并非与字线WLa对应而是与字线WLb对应的情况下，有时也对所有字线WLa供给与非选择字线WLa对应的电压。
驱动器电路DRVa例如具备与配线CGS及配线CGU对应地设置的2个驱动器组件drva。驱动器组件drva具备多个晶体管TDRV。晶体管TDRV例如为场效型NMOS晶体管。晶体管TDRV的漏极电极连接于配线CGS或配线CGU。晶体管TDRV的源极电极连接于电压供给线LVG或电压供给线LP。电压供给线LVG连接于电压产生电路VG的多个输出端子中的一个输出端子。电压供给线LP连接于被供给接地电压VSS的接合垫电极P。晶体管TDRV的栅极电极连接于信号供给线VSEL。
在读出动作、写入动作等中，例如，与一个驱动器组件drva对应的多个信号供给线VSEL中的任一个信号供给线VSEL成为“H”状态，其它信号供给线VSEL成为“L”状态。
行解码器RDb构成为与行解码器RDa大致相同。但是，行解码器RDb中的晶体管TBLK、TWL、TDRV、配线CG、CGS、CGU等并非电连接于字线WLa，而是电连接于字线WLb。
例如，如图3所示，电压产生电路VG具备多个电压产生组件vg。电压产生组件vg在读出动作、写入动作等中，产生特定大小的电压，并经由所述电压供给线LVG而输出。电压产生组件vg例如既可以是电荷泵电路等升压电路，也可以是调节器等降压电路。
感测放大器模块SAM(图1)具备与多个位线BL(图2)对应地设置的未图示的多个感测放大器组件。感测放大器组件具备：感测晶体管，具备电连接于位线BL的栅极电极；多个数据锁存电路，连接于感测晶体管的漏极电极；以及电压调整电路，根据这些多个数据锁存电路中的一个数据来调整位线BL的电压。
接下来，参照图4及图5，对本实施方式的半导体存储装置的构成例进行说明。图4是表示本实施方式的半导体存储装置的一部分构成的示意性立体图。图5是表示本实施方式的半导体存储装置的一部分构成的示意性俯视图。
如图4所示，本实施方式的半导体存储装置具备半导体衬底100。半导体衬底100例如为含有p型杂质的单晶硅(Si)等半导体衬底。在半导体衬底的上表面，设置着含有n型杂质的n型阱、及含有p型杂质的p型阱。此外，在半导体衬底100的表面，例如设置着构成***电路PC(图1)的至少一部分的晶体管及配线等。
在半导体衬底100的上方设置着串组件SU。
例如，如图4所示，串组件SU具备在Y方向上排列的多个积层体构造LS、及设置在这些多个积层体构造LS之间的沟槽构造AT。积层体构造LS具备在Z方向上积层的多个导电层110。沟槽构造AT具备在X方向上排列的多个存储器串构造MSS。各存储器串构造MSS具备沿Z方向延伸的大致有底圆筒状的半导体层120、设置在积层体构造LS及半导体层120之间的栅极绝缘层130、以及设置在半导体层120的中心部分的氧化硅(SiO2)等绝缘层140。另外，在X方向上排列的多个存储器串构造MSS之间设置着氧化硅(SiO2)等绝缘层150。
导电层110是沿X方向延伸的大致板状的导电层，例如为氮化钛(TiN)与钨(W)的积层膜、或注入有杂质的多晶硅(Si)等导电层。一部分导电层110分别作为字线WLa或字线WLb、及存储单元MC(图2)的栅极电极发挥功能。另外，位于比所述一部分导电层110更靠上方的一部分导电层110作为漏极侧选择栅极线SGDa或漏极侧选择栅极线SGDb、及漏极侧选择晶体管STD(图2)的栅极电极发挥功能。
在多个导电层110的下方，例如设置着包含与导电层110相同的材料的导电层111。导电层111作为源极侧选择栅极线SGS及源极侧选择晶体管STS(图2)的栅极电极发挥功能。
在多个导电层110之间、最下层的导电层110及导电层111之间、以及导电层111及半导体衬底100之间，设置着氧化硅(SiO2)等绝缘层101。
此外，在图5的例子中，导电层110的与栅极绝缘层130的接触面113沿着以绝缘层140的中心轴为中心的大致圆形区域(例如，圆形、椭圆状、长圆状或其它形状的区域)的外周，形成为曲线状。另外，导电层110的与绝缘层150的接触面114形成为沿X方向延伸的直线状。
以下，有时将在Y方向上排列的多个积层体构造LS中从Y方向的一侧数起第偶数个或第奇数个积层体构造LS中所包含的多个导电层110称为导电层110a。另外，有时将除此以外的积层体构造LS中所包含的多个导电层110称为导电层110b。
导电层110a作为存储器串MSa中所包含的存储单元MC的栅极电极及字线WLa、或存储器串MSa中所包含的漏极侧选择晶体管STD的栅极电极及漏极侧选择栅极线SGDa等发挥功能。
导电层110b作为存储器串MSb中所包含的存储单元MC的栅极电极及字线WLb、或存储器串MSb中所包含的漏极侧选择晶体管STD的栅极电极及漏极侧选择栅极线SGDb等发挥功能。
半导体层120例如为非掺杂的多晶硅(Si)等半导体层。如上所述，半导体层120具有大致有底圆筒状的形状。此外，在以下的说明中，有时将半导体层120中与多个导电层110a对向的区域称为区域120a(图5)，将与多个导电层110b对向的区域称为区域120b(图5)。区域120a作为存储器串MSa(图2)中所包含的多个存储单元MC及漏极侧选择晶体管STD的通道区域发挥功能。区域120b作为存储器串MSb(图2)中所包含的多个存储单元MC及漏极侧选择晶体管STD的通道区域发挥功能。
在半导体层120的下端连接着半导体层121(图4)。半导体层121与在Y方向上相邻的2个导电层111对向。半导体层121为单晶硅(Si)等半导体层，作为源极侧选择晶体管STS(图2)的通道区域发挥功能。在半导体层121及导电层111之间，设置着氧化硅(SiO2)等绝缘层123。
此外，在图4的例子中，半导体衬底100作为源极线SL(图2)的一部分发挥功能，半导体层120经由半导体层121及半导体衬底100而电连接于***电路PC。然而，这种构成只不过是例示，具体构成能够适当调整。例如，也可以省略半导体层121，在存储器区块BLK的下方或上方设置作为源极线SL(图2)的一部分发挥功能的配线等，经由该配线等将半导体层120与***电路PC电连接。
栅极绝缘层130具有大致圆筒状的形状，沿着半导体层120的外周面在Z方向上延伸。栅极绝缘层130具备从半导体层120侧朝向导电层110侧设置的氧化硅(SiO2)等隧道绝缘层131、氮化硅(SiN)等电荷蓄积层132、及氧化硅(SiO2)等阻挡绝缘层133。
此外，在以下的说明中，有时将电荷蓄积层132中设置在导电层110a与半导体层120的区域120a之间的区域称为区域132a(图5)，将设置在导电层110b与半导体层120的区域120b之间的区域称为区域132b(图5)。同样，在以下的说明中，有时将隧道绝缘层131中设置在所述区域120a与区域132a之间的区域称为区域131a(图5)，将设置在所述区域120b与区域132b之间的区域称为第2区域131b(图5)。
[存储单元MC的阈值电压]接下来，参照图6，对存储单元MC的阈值电压进行说明。
如上所述，存储单元阵列MCA具备多个存储单元MC。对这些多个存储单元MC执行写入动作时，这些存储单元MC的阈值电压被控制为多种状态。
图6是用来对记录多比特的数据的存储单元MC的阈值电压进行说明的示意性直方图。横轴表示字线WLa、WLb的电压，纵轴表示存储单元MC的数量。
图6中图示出3个存储单元MC的阈值电压分布。例如，被控制为Er状态的存储单元MC的阈值电压大于读出遮断电压VOFF，小于读出电压VCGAR。另外，被控制为A状态的存储单元MC的阈值电压大于读出电压VCGAR，小于读出电压VCGBR。此外，A状态的阈值分布中所包含的最小阈值电压的大小约为验证电压VVFYA的大小。另外，被控制为B状态的存储单元MC的阈值电压大于读出电压VCGBR。此外，B状态的阈值分布中所包含的最小阈值电压的大小约为验证电压VVFYB的大小。另外，所有存储单元MC的阈值电压小于读出通路电压VREAD。
对这些阈值分布分别分配1比特或多比特的数据。
例如，对存储单元MC分配3比特的数据的情况下，存储单元MC的阈值电压以属于23＝8种阈值分布中的任一种阈值分布的方式被控制。另外，对这8种阈值分布分配“0,0,0”、“0,0,1”、“0,1,0”、“0,1,1”、“1,0,0”、“1,0,1”、“1,1,0”、“1,1,1”中的任一数据。
另外，例如，在对存储单元MC分配1比特的数据的情况下，存储单元MC的阈值电压以属于21＝2种阈值分布中的任一种阈值分布的方式被控制。另外，对这2种阈值分布分配“0”、“1”中的任一数据。
[读出动作]接下来，参照图7，对本实施方式的半导体存储装置的读出动作进行说明。图7是用来对该读出动作进行说明的示意性剖视图。此外，本实施方式的读出动作是对指定的存储器区块BLK中的指定串组件SU中所包含的、且连接于指定的字线WLa或字线WLb的所有存储单元MC一起执行。以下，有时将这种包含多个存储单元MC的构成称为页面部。在图7中，以对与存储器串MSa对应的页面部执行读出动作为例进行说明。
此外，在以下的说明中，有时将非选择字线WLa中位于比选择字线WLa更靠位线BL侧的非选择字线称为正面漏极侧字线WLa。另外，有时将非选择字线WLa中位于比选择字线WLa更靠源极线SL侧的非选择字线称为正面源极侧字线WLa。
另外，在以下的说明中，有时将与选择字线WLa在Y方向上相邻的字线WLb称为邻接字线WLb。另外，有时将非选择字线WLb中位于比邻接字线WLb更靠位线BL侧的非选择字线称为背面漏极侧字线WLb。另外，有时将非选择字线WLb中位于比邻接字线WLb更靠源极线SL侧的非选择字线称为背面源极侧字线WLb。
如图7所示，在读出动作中，对选择字线WLa供给读出电压VCGXR(图6的读出电压VCGAR、VCGBR或其它读出电压)，对非选择字线WLa供给读出通路电压VREAD，对漏极侧选择栅极线SGDa供给电压VSG。另外，对邻接字线WLb供给读出遮断电压VOFF，对其它非选择字线WLb供给读出通路电压VREAD，对漏极侧选择栅极线SGDb供给接地电压VSS。另外，对源极侧选择栅极线SGS供给电压VSG，对半导体衬底100供给源极电压VSRC。
此外，电压VSG为漏极侧选择晶体管STD及源极侧选择晶体管STS成为接通状态的程度的电压，大于接地电压VSS。源极电压VSRC是大小与接地电压VSS相同程度的电压，大于接地电压VSS。
由此，在半导体层120，形成使位线BL与选择存储单元MC的通道区域导通的电子通道、以及使源极线SL与选择存储单元MC的通道区域导通的电子通道。另外，根据选择存储单元MC的电荷蓄积层132中蓄积的电荷量，选择存储单元MC成为接通状态或断开状态。***电路PC(图1)例如通过检测位线BL的电压高低或位线BL中流通的电流大小，来判定记录在存储单元MC中的数据。
[写入动作]接下来，参照图8～图10，对本实施方式的半导体存储装置的写入动作进行说明。图8是用来对该写入动作进行说明的示意性流程图。图9是用来对编程动作进行说明的示意性剖视图。图10是用来对验证动作进行说明的示意性剖视图。此外，本实施方式的写入动作是对指定的页面部内的存储单元MC一起执行。在图9及图10中，以对与存储器串MSa对应的页面部执行写入动作为例进行说明。
在步骤S101(图8)中，将回路次数nW设定为1。回路次数nW记录在寄存器等中。
在步骤S102中，执行编程动作。
在编程动作时，例如，对连接于多个选择存储单元MC中进行阈值电压调整的选择存储单元MC的位线BL(图2)供给源极电压VSRC，对连接于多个选择存储单元MC中不进行阈值电压调整的选择存储单元MC的位线BL供给电压VDD。
另外，如图9所示，对选择字线WLa供给编程电压VPGM，对非选择字线WLa、WLb供给写入通过电压VPASS，对漏极侧选择栅极线SGDa、SGDb供给电压VSGD，对源极侧选择栅极线SGS供给接地电压VSS。
编程电压VPGM是使选择存储单元MC的电荷蓄积层132蓄积电子的程度的电压，大于所述读出通路电压VREAD。写入通过电压VPASS是无论记录在存储单元MC中的数据为何数据，存储单元MC均成为接通状态的程度的电压，与所述读出通路电压VREAD相同或大于所述读出通路电压VREAD，且小于编程电压VPGM。电压VSGD是对位线BL供给源极电压VSRC时漏极侧选择晶体管STD成为接通状态，对位线BL供给特定的驱动电压时漏极侧选择晶体管STD成为断开状态的程度的电压。电压VSGD大于接地电压VSS，小于所述电压VSG。
由此，在半导体层120形成使位线BL与选择存储单元MC的通道区域导通的电子通道。另外，选择存储单元MC的通道区域的电子隧穿隧道绝缘层131后蓄积在电荷蓄积层132中。
在步骤S103(图8)中，执行验证动作。
如图10所示，验证动作基本上与读出动作同样地执行。
但是，在验证动作中，对选择字线WLa并非供给读出电压VCGXR，而是供给验证电压VVFYX(图6的验证电压VVFYA、VVFYB或其它验证电压)。
另外，在验证动作中，对邻接字线WLb、及背面漏极侧字线WLb供给读出遮断电压VOFF，对背面源极侧字线WLb供给读出通路电压VREAD。
在步骤S104(图8)中，判定验证动作的结果。例如，当在验证动作中检测为接通状态的存储单元MC的比率为固定数以上时，判定为验证失败，进行至步骤S105。另一方面，当在验证动作中检测为接通状态的存储单元MC的比率小于固定数时，判定为验证通过，进行至步骤S107。
在步骤S105中，判定回路次数nW是否达到特定次数NW。当未达到特定次数NW时进行至步骤S106。当达到特定次数NW时进行至步骤S108。
在步骤S106中，使回路次数nW加1，进行至步骤S102。另外，在步骤S106中，例如，对编程电压VPGM加上特定电压ΔV。例如，使输出编程电压VPGM的电压产生组件vg(图3)的输出电压增大电压ΔV。
在步骤S107中，在未图示的状态寄存器中存储写入动作正常结束的意旨的状态数据，结束写入动作。
在步骤S108中，在未图示的状态寄存器中存储写入动作未正常结束的意旨的状态数据，结束写入动作。
[成为写入动作对象的页面部]在本实施方式的半导体存储装置中，对存储器区块BLK内的所有存储单元MC一起执行抹除动作。由此，刚被执行过抹除动作后的存储器区块BLK中所包含的所有存储单元MC被控制为参照图6所说明的Er状态。以下，有时将这种存储器区块BLK称为已抹除区块。
对已抹除区块，例如从设置在下方的页面部起依次执行写入动作。例如，在图10的例子中，被执行抹除动作后最先被执行写入动作的页面部是与从下方数起第1个导电层110a对应的页面部。接着被执行写入动作的页面部是与从下方数起第1个导电层110b对应的页面部。以下，对与设置在下方的导电层110a、110b对应的页面部依次执行写入动作。以下，有时将对一部分页面部执行了写入动作的存储器区块BLK称为输入区块。另外，有时将对所有页面部执行了写入动作的存储器区块BLK称为有效区块。
[比较例]接下来，参照图11，对比较例的验证动作进行说明。图11是用来对比较例的验证动作进行说明的示意性剖视图。
在比较例的验证动作中，如图11所示，对邻接字线WLb供给读出遮断电压VOFF，对其它非选择字线WLb供给读出通路电压VREAD。
此处，对与正面源极侧字线WLa及背面源极侧字线WLb对应的页面部已写入了数据。因此，这些页面部中所包含的存储单元MC被控制为参照图6所说明的Er状态、A状态、B状态或其它状态。
另一方面，对与正面漏极侧字线WLa及背面漏极侧字线WLb对应的页面部未写入数据。因此，这些页面部中所包含的存储单元MC全部被控制为参照图6所说明的Er状态。
此处，例如，在对有效区块执行读出动作的情况下，对与正面漏极侧字线WLa及背面漏极侧字线WLb对应的页面部全部执行写入动作。因此，存在如下情况：这些页面部中所包含的存储单元MC的阈值电压相对较大，读出动作时在位线BL中流通的电流小于验证动作时在位线BL中流通的电流。由此，可能无法适宜地判定与选择字线WLa、WLb对应的存储单元MC的阈值电压，而导致发生误读出。
[效果]如参照图10所说明那样，在第1实施方式的验证动作中，对背面漏极侧字线WLb供给读出遮断电压VOFF。由此，能够使验证动作时在位线BL中流通的电流、与读出动作时在位线BL中流通的电流的大小接近，从而抑制发生误读出。
另外，如参照图3所说明那样，在写入动作中，电压产生电路VG所包含的多个电压产生组件vg分别产生并输出特定大小的电压。此处，在第1实施方式的验证动作中，供给到背面漏极侧字线WLb的读出遮断电压VOFF与供给到邻接字线WLb的电压相等。因此，第1实施方式的验证动作能够不增加一次供给的电压的种类而实现，且能够不增大电压产生电路VG的电路面积而实现。
[第2实施方式]接下来，参照图12，对第2实施方式的验证动作进行说明。图12是用来对第2实施方式的验证动作进行说明的示意性剖视图。
如参照图10所说明那样，在第1实施方式的验证动作中，对背面漏极侧字线WLb供给读出遮断电压VOFF。然而，这种方法只不过是例示。供给到背面漏极侧字线WLb的电压只要为小于读出通路电压VREAD的电压即可。
例如，如图12所示，在第2实施方式的验证动作中，对背面漏极侧字线WLb并非供给读出遮断电压VOFF，而是供给接地电压VSS。
利用这种方法，也能够抑制验证动作时在位线BL中流通的电流。另外，关于接地电压VSS，由于能够经由参照图3所说明的接合垫电极P而供给，所以能够不增大电压产生电路VG的电路面积而加以利用。
[第3实施方式]接下来，参照图13及图14，对第3实施方式的验证动作进行说明。图13及图14是用来对第3实施方式的验证动作进行说明的示意性剖视图。
如参照图10及图12所说明那样，在第1实施方式及第2实施方式的验证动作中，对所有背面漏极侧字线WLb供给低于读出通路电压VREAD的电压(例如，读出遮断电压VOFF或接地电压VSS)。然而，这种方法只不过是例示。例如，也可以对一部分背面漏极侧字线WLb供给读出通路电压VREAD，对一部分背面漏极侧字线WLb供给低于读出通路电压VREAD的电压。
例如，如图13所示，在第3实施方式的验证动作中，对多个背面漏极侧字线WLb中设置在比某高度位置更靠上方的背面漏极侧字线WLb供给读出通路电压VREAD，对设置在比某高度位置更靠下方的背面漏极侧字线WLb供给低于读出通路电压VREAD的电压(在图13的例子中为读出遮断电压VOFF)。
例如，在第1实施方式或第2实施方式的验证动作中，当位线BL的电流变得过小时，也考虑通过调整供给到背面漏极侧字线WLb的电压的大小，来调整位线BL的电流。然而，当采用这种方法时，存在如下情况：一次供给的电压的种类增加，电压产生电路VG的电路面积增大。另一方面，根据第3实施方式的验证动作，能够仅利用供给到其它配线的电压来调整位线BL的电流。因此，该方法能够不增大电压产生电路VG的电路面积而实现。
此外，图13所示的方法只不过是例示，具体方法能够适当调整。
例如，如图14所示，在第3实施方式的验证动作中，也可以对多个背面漏极侧字线WLb中设置在比某高度位置更靠下方的背面漏极侧字线WLb供给读出通路电压VREAD，对设置在比某高度位置更靠上方的背面漏极侧字线WLb供给低于读出通路电压VREAD的电压(在图14的例子中为读出遮断电压VOFF)。
另外，在图13及图14的例子中，也可以对被供给读出遮断电压VOFF的多个导电层110b供给其它电压(例如，接地电压VSS)，来代替读出遮断电压VOFF。
[第4实施方式]接下来，参照图15，对第4实施方式的验证动作进行说明。图15是用来对第4实施方式的验证动作进行说明的示意性剖视图。
如参照图13及图14所说明那样，在第3实施方式的验证动作中，对多个背面漏极侧字线WLb中设置在比某高度位置更靠上方的背面漏极侧字线WLb、及设置在比某高度位置更靠下方的背面漏极侧字线WLb中的一者供给读出通路电压VREAD，对另一者供给低于读出通路电压VREAD的电压(例如，读出遮断电压VOFF或接地电压VSS)。然而，这种方法只不过是例示。
例如，如图15所示，在第4实施方式的验证动作中，对多个背面漏极侧字线WLb中设置在从下方数起第偶数个的背面漏极侧字线WLb、及设置在从下方数起第奇数个的背面漏极侧字线WLb中的一者供给读出通路电压VREAD，对另一者供给低于读出通路电压VREAD的电压(例如，读出遮断电压VOFF或接地电压VSS)。
[第5实施方式]接下来，参照图16，对第5实施方式的验证动作进行说明。图16是用来对第5实施方式的验证动作进行说明的示意性剖视图。
如参照图10及图12～图15所说明那样，在第1实施方式～第4实施方式的验证动作中，对正面漏极侧字线WLa供给读出通路电压VREAD。然而，这种方法只不过是例示。
例如，如图16所示，在第5实施方式的验证动作中，对正面漏极侧字线WLa供给电压VDIM。电压VDIM大于参照图6所说明的接地电压VSS，小于读出通路电压VREAD。
考虑将第5实施方式的验证动作例如用于在第1实施方式或第2实施方式的验证动作中无法充分地抑制位线BL的电流的情况。
此外，图16中表示了对背面漏极侧字线WLb供给与第1实施方式的验证动作相同的电压的例子。然而，在第5实施方式的验证动作中，也可以对背面漏极侧字线WLb供给与第2实施方式～第4实施方式中的任一实施方式的验证动作相同的电压。
另外，图16中表示了对所有正面漏极侧字线WLa供给电压VDIM的例子。然而，在第5实施方式的验证动作中，也可以对一部分正面漏极侧字线WLa供给电压VDIM，对其它正面漏极侧字线WLa供给读出通路电压VREAD。
[第6实施方式]接下来，参照图17，对第6实施方式的验证动作进行说明。图17是用来对第6实施方式的验证动作进行说明的示意性剖视图。
如参照图10及图12～图16所说明那样，在第1实施方式～第5实施方式的验证动作中，使供给到背面漏极侧字线WLb的至少一部分的电压小于供给到正面漏极侧字线的电压。然而，这种方法只不过是例示。
例如，如图17所示，在第6实施方式的验证动作中，使供给到正面漏极侧字线WLa的至少一部分的电压小于供给到背面漏极侧字线的电压。具体来说，对正面漏极侧字线供给低于读出通路电压VREAD的电压(例如，读出遮断电压VOFF或接地电压VSS)。另外，对背面漏极侧字线供给读出通路电压VREAD。
此处，在第1实施方式～第5实施方式的半导体存储装置中，一个存储器区块BLK包含字线WLa及字线WLb这两者。然而，一个存储器区块BLK也可以仅包含字线WLa及字线WLb中的一者。换句话说，字线WLa与字线WLb也可以包含在不同的存储器区块BLK中。
这种情况下，例如，存在如下情况：包含导电层110a的存储器区块BLK为所述输入区块，包含导电层110b的存储器区块BLK为所述有效区块。这种情况下，即便对与导电层110a对应的页面部执行写入动作时，也存在经由与背面漏极侧字线WLb对应的存储单元MC而流通电流的情况使验证动作中的位线BL的电流、与读出动作中的位线BL的电流接近的情况。
此外，图17中表示了对正面漏极侧字线WLa供给与在第1实施方式的验证动作中供给到背面漏极侧字线WLb的电压相同的电压的例子。然而，在第6实施方式的验证动作中，也可以对正面漏极侧字线WLa供给与在第2实施方式～第5实施方式中的任一实施方式的验证动作中供给到背面漏极侧字线WLb的电压相同的电压。
另外，图17中表示了对背面漏极侧字线WLb供给读出通路电压VREAD的例子。然而，在第6实施方式的验证动作中，也可以对背面漏极侧字线WLb供给电压VDIM。另外，也可以对一部分背面漏极侧字线WLb供给电压VDIM，对其它背面漏极侧字线WLb供给读出通路电压VREAD。
[其它实施方式]以上，对第1实施方式～第6实施方式的半导体存储装置进行了例示。然而，以上形态只不过是例示，具体形态等能够适当调整。
例如，在第1实施方式～第6实施方式的半导体存储装置中，从设置在下方的页面部起依次执行写入动作。然而，这种方法只不过是例示。例如，也可以从设置在上方的页面部起依次执行写入动作。
此处，从设置在下方的页面部起依次执行写入动作的情况下，在写入动作中，与正面源极侧字线WLa及背面源极侧字线WLb对应的页面部中所包含的存储单元MC被控制为Er状态、A状态、B状态或其它状态。另外，与正面漏极侧字线WLa及背面漏极侧字线WLb对应的页面部中所包含的存储单元MC全部为Er状态。因此，在验证动作中，通过降低正面漏极侧字线WLa及背面漏极侧字线WLb的至少一者的电压，能够使验证动作时在位线BL中流通的电流、与读出动作时在位线BL中流通的电流的大小接近。
另一方面，从设置在上方的页面部起依次执行写入动作的情况下，在写入动作中，与正面漏极侧字线WLa及背面漏极侧字线WLb对应的页面部中所包含的存储单元MC被控制为Er状态、A状态、B状态或其它状态。另外，与正面源极侧字线WLa及背面源极侧字线WLb对应的页面部中所包含的存储单元MC全部为Er状态。因此，在验证动作中，通过降低正面源极侧字线WLa及背面源极侧字线WLb的至少一者的电压，能够使验证动作时在位线BL中流通的电流、与读出动作时在位线BL中流通的电流的大小接近。
因此，从设置在上方的页面部起依次执行写入动作的情况下，在验证动作中，能够将在第1实施方式～第6实施方式的验证动作中供给到正面漏极侧字线WLa及背面漏极侧字线WLb的电压供给到正面源极侧字线WLa及背面源极侧字线WLb。另外，能够将在第1实施方式～第6实施方式的验证动作中供给到正面源极侧字线WLa及背面源极侧字线WLb的电压供给到正面漏极侧字线WLa及背面漏极侧字线WLb。
[其它]对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些新颖的实施方式能以其它各种方式实施，在不脱离发明主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明及与其均等的范围内。

Claims (17)

1.一种半导体存储装置，具备：第1导电层～第3导电层，在第1方向上排列；第4导电层～第6导电层，在所述第1方向上排列，且在与所述第1方向交叉的第2方向上与所述第1导电层～所述第3导电层相隔而配置；第1半导体层，设置在所述第1导电层～所述第3导电层与所述第4导电层～所述第6导电层之间，沿所述第1方向延伸，且与所述第1导电层～所述第6导电层对向；以及电荷蓄积层，具备设置在所述第1导电层～所述第3导电层与所述第1半导体层之间的第1部分、及设置在所述第4导电层～所述第6导电层与所述第1半导体层之间的第2部分；所述第1导电层设置在所述第2导电层及所述第3导电层之间，所述第4导电层设置在所述第5导电层及所述第6导电层之间，所述第1导电层在所述第2方向上与所述第4导电层并排，所述第2导电层在所述第2方向上与所述第5导电层并排，所述第3导电层在所述第2方向上与所述第6导电层并排，且该半导体存储装置构成为能够执行与所述第1导电层对应的第1写入动作，所述第1写入动作包含第1验证动作，在所述第1验证动作中，对所述第1导电层供给验证电压，对所述第4导电层供给小于所述验证电压的第1电压，对所述第2导电层及所述第5导电层供给大于所述验证电压的读出通路电压，对所述第3导电层或所述第6导电层供给小于所述读出通路电压的第2电压。
2.根据权利要求1所述的半导体存储装置，其中对所述第6导电层供给所述第2电压。
3.根据权利要求2所述的半导体存储装置，其中对所述第3导电层供给所述读出通路电压。
4.根据权利要求2所述的半导体存储装置，其中对所述第3导电层供给小于所述读出通路电压、且大于所述第2电压的第3电压。
5.根据权利要求1所述的半导体存储装置，其中对所述第3导电层供给所述第2电压。
6.根据权利要求5所述的半导体存储装置，其中对所述第6导电层供给所述读出通路电压。
7.根据权利要求5所述的半导体存储装置，其中对所述第6导电层供给小于所述读出通路电压、且大于所述第2电压的第3电压。
8.根据权利要求1至7中任一项所述的半导体存储装置，其中作为所述第2电压，供给所述第1电压。
9.根据权利要求1至7中任一项所述的半导体存储装置，其中作为所述第2电压，供给接地电压。
10.根据权利要求1至7中任一项所述的半导体存储装置，其具备与所述第4导电层～所述第6导电层一起排列在所述第1方向上的第7导电层，所述第1半导体层与所述第7导电层对向，所述第4导电层设置在所述第5导电层及所述第7导电层之间，在所述第1验证动作中，对所述第7导电层供给所述读出通路电压。
11.根据权利要求10所述的半导体存储装置，其中所述第7导电层设置在所述第4导电层与所述第6导电层之间。
12.根据权利要求11所述的半导体存储装置，其具备设置在所述第7导电层与所述第4导电层之间的第8导电层，在所述第1验证动作中，对所述第8导电层供给所述读出通路电压。
13.根据权利要求11所述的半导体存储装置，其具备设置在所述第7导电层与所述第4导电层之间的第8导电层，在所述第1验证动作中，对所述第8导电层供给所述第2电压。
14.根据权利要求10所述的半导体存储装置，其中所述第6导电层设置在所述第4导电层与所述第7导电层之间。
15.根据权利要求14所述的半导体存储装置，其具备设置在所述第6导电层与所述第4导电层之间的第9导电层，在所述第1验证动作中，对所述第9导电层供给所述第2电压。
16.根据权利要求1至7中任一项所述的半导体存储装置，其构成为能够执行与所述第1导电层对应的第1读出动作，在所述第1读出动作中，对所述第1导电层供给大于所述第1电压且小于所述读出通路电压的读出电压，对所述第4导电层供给所述第1电压，对所述第2导电层、所述第3导电层、所述第5导电层及所述第6导电层供给所述读出通路电压。
17.根据权利要求1至7中任一项所述的半导体存储装置，其构成为能够执行与所述第2导电层对应的第2写入动作、与所述第3导电层对应的第3写入动作、及与所述第1导电层～所述第3导电层对应的第1抹除动作，在执行过一次所述第1抹除动作之后到再一次执行的期间内，所述第1写入动作能够在所述第2写入动作之后执行，所述第3写入动作能够在所述第1写入动作之后执行。
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