CN116795763B - 基于axi协议的数据分组传输的方法、片上***和芯片 - Google Patents
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 92
- 238000000034 method Methods 0.000 title claims abstract description 60
- 230000004044 response Effects 0.000 claims abstract description 57
- 238000004806 packaging method and process Methods 0.000 claims description 9
- 238000012856 packing Methods 0.000 claims description 3
- 238000004891 communication Methods 0.000 abstract description 4
- 108091006146 Channels Proteins 0.000 description 385
- 230000008569 process Effects 0.000 description 11
- 238000000605 extraction Methods 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 229920006048 Arlen™ Polymers 0.000 description 1
- 241000761456 Nops Species 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 108010020615 nociceptin receptor Proteins 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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Abstract
本申请实施例提供了一种基于AXI协议的数据分组传输的方法、支持该方法进行片内互联的片上***以及采用该片上***的芯片。上述方法包括:对不同通道的数据进行组包,所述不同通道包括写地址通道、写数据通道、写响应通道、读地址通道和读数据通道;以及通过固定位宽的数据链路传输组包后的数据。通过对不同通道的数据进行组包获得组包后的数据,再经由固定位宽的数据链路传输组包后的数据,可以提高数据传输效率和对诸如数据链路之类的硬件资源的利用率,提升片上或片内***的通信效率。
Description
技术领域
本申请涉及芯片内部不同模块之间的数据传输,更具体地,涉及一种基于AXI协议的数据分组传输的方法、支持该方法进行片内互联的片上***以及采用该片上***的芯片。
背景技术
AXI(高级可扩展接口)是一种面向高性能、高带宽、低延迟的片内总线,AXI总线也是一种多通道传输总线,将地址、读数据、写数据、握手信号在不同的通道中发送,不同的访问之间顺序可以打乱。它的地址/控制和数据相位是分离的,支持不对齐的数据传输。AXI协议作为ARM标准的接口协议,主要应用于片内***互联,可实现不同IP之间通过标准的互联总线进行交互。然而,对于现有的基于AXI协议的数据传输方案,其数据传输效率仍存在较大的提升空间。
发明内容
本申请的实施例提供了一种基于AXI协议的数据分组传输的方法,该方法包括:对不同通道的数据进行组包,所述不同通道包括写地址通道、写数据通道、写响应通道、读地址通道和读数据通道;以及通过固定位宽的数据链路传输组包后的数据。
在一些实施例中,基于AXI协议的数据分组传输的方法还包括:对所述不同通道中的每个通道的数据独立封包从而获得所述不同通道的封包数据,所述对不同通道的数据进行组包包括:对所述不同通道的封包数据进行组包。
在一些实施例中,基于AXI协议的数据分组传输的方法中对所述不同通道的封包数据进行组包包括:依据所述写地址通道、所述写数据通道、所述读地址通道、所述写响应通道以及所述读数据通道的顺序对所述不同通道的封包数据进行组包。
在一些实施例中,基于AXI协议的数据分组传输的方法中对所述不同通道中的每个通道的数据独立封包从而获得所述不同通道的封包数据包括:对所述写地址通道、所述读地址通道和所述写响应通道的数据分别独立封包,以固定所述写地址通道、所述读地址通道和所述写响应通道的封包数据的长度。
在一些实施例中,基于AXI协议的数据分组传输的方法中对所述不同通道中的每个通道的数据独立封包从而获得所述不同通道的封包数据包括:对所述写数据通道和所述读数据通道的数据分别独立封包,使得所述写数据通道的封包数据和所述读数据通道的封包数据分别包括指示相应通道的封包数据的长度的字段。
在一些实施例中,基于AXI协议的数据分组传输的方法中对所述不同通道中的每个通道的数据独立封包从而获得所述不同通道的封包数据包括:对所述写数据通道数据独立封包从而获得第一类型写数据通道封包数据和第二类型写数据通道封包数据,其中所述第一类型写数据通道封包数据包括写数据有效性字段,所述写数据有效性字段用于指示所述写数据通道的数据针对数据接收端的有效性,所述第二类型写数据通道封包数据不包括写数据有效性字段,所述第二类型写数据通道封包数据所包括的写数据通道的数据对所述数据接收端均有效。
在一些实施例中,基于AXI协议的数据分组传输的方法中所述通过固定位宽的数据链路传输组包后的数据包括:在每个传输周期以固定位宽数据链路传输组包后的数据,且响应于所述写地址通道、所述写数据通道、所述读地址通道、所述写响应通道以及所述读数据通道中任一通道的待传输数据当前周期未传输完,下一周期继续传输。
在一些实施例中,基于AXI协议的数据分组传输的方法中所述在每个传输周期以固定位宽数据链路传输组包后的数据包括:响应于当前周期所有待传输数据的数据量的总和小于所述固定位宽,在所述待传输数据后***空占位符使得当前周期传输的数据量的总和等于所述固定位宽。
在一些实施例中,所述不同通道中的每个通道的封包数据包括用于区分不同通道的封包数据的信号类型字段,基于AXI协议的数据分组传输的方法还包括:根据所述不同通道中各个通道的封包数据的信号类型字段和封包数据的长度从所述数据链路分别提取所述写地址通道、所述写数据通道、所述写响应通道、所述读地址通道和所述读数据通道的封包数据。
在一些实施例中,基于AXI协议的数据分组传输的还包括:将提取到的所述写地址通道、所述写数据通道、所述写响应通道、所述读地址通道和所述读数据通道的封包数据分别恢复为所述写地址通道、所述写数据通道、所述写响应通道、所述读地址通道和所述读数据通道的数据。
本申请的另一实施例提供了一种片上***,该片上***支持如前述基于AXI协议的数据分组传输方法的实施例中任一实施例所述的方法进行片内互联。
本申请的又一实施例提供了一种芯片,该芯片采用如上述实施例所述的片上***。
根据下文描述的实施例,本申请的这些和其它优点将变得清楚,并且参考下文描述的实施例来阐明本申请的这些和其它优点。
附图说明
现在将更详细并且参考附图来描述本申请的实施例,其中:
图1示出了根据本申请的一个实施例提供的基于AXI协议的数据分组传输的方法涉及的步骤;
图2示意性地示出了根据本申请的一个实施例提供的两个模块或接口之间的写地址通道、写数据通道、写响应通道、读地址通道和读数据通道的架构;
图3示意性地示出了根据本申请另一实施例提供的数据分组传输的方法涉及的步骤;
图4至图8分别图示了对不同通道的数据进行组包的不同示例;
图9示意性地示出了根据本申请另一实施例提供的数据分组传输的方法涉及的步骤;
图10示意性地本申请的实施例提出的基于AXI协议的数据分组传输的方法的示例性应用场景。
具体实施方式
下面的描述提供了本申请的各种实施例的特定细节,以便本领域的技术人员能够充分理解和实施本申请的各种实施例。应当理解,本申请的技术方案可以在没有这些细节中的一些细节的情况下被实施。在某些情况下,本申请并没有示出或详细描述一些已经为本领域技术人员所熟知的关于AXI协议的结构或功能,以避免这些不必要的描述使对本申请的实施例的描述模糊不清。在本申请中使用的术语应当以其最宽泛的合理方式来理解,即使其是结合本申请的特定实施例被使用的。
图1示出了根据本申请的一个实施例提供的基于AXI协议的数据分组传输的方法,如图1所示,该方法包括如下步骤:S101、对不同通道的数据进行组包,所述不同通道包括写地址通道、写数据通道、写响应通道、读地址通道和读数据通道;S102、通过固定位宽的数据链路传输组包后的数据。
基于AXI协议进行数据传输的两个模块或IP在名称方面可以以主机(Master)和从机(Slave)而予以区分,相应地,AXI总线与主机和从机之间的接口可分别被称为主接口和从接口。例如,数据从其中被发送的模块或端口可被称为主机或主接口,相应地,接收数据的模块或端口被称为从机或从接口。反之亦然,数据从其中被发送的模块或端口可被称为从机或从接口,相应地,接收数据的模块或端口被称为主机或主接口。能够理解到的是,这里的提到的主机、从机、主接口和从接口仅仅是为了区分名称的目的,而不意味着不同模块或不同接口的重要性或主次关系。这里提到的“模块”指的是芯片内部具有与其它部件进行数据交互的单元,模块可包括各种IP核。图2示意性地示出了两个模块或接口之间的写地址通道、写数据通道、写响应通道、读地址通道和读数据通道的架构。AXI总线包括上述的写地址通道、写数据通道、写响应通道、读地址通道和读数据通道,这五个通道是彼此独立的,可以分别表示为AW通道、W通道、B通道、AR通道和R通道。读数据和写数据都涉及各自的地址通道,地址通道携带了读写请求所需的地址和信息。下面以主机针对从机的读写操作为例说明上述各个通道的定义。写地址(AW)通道传输写操作的地址和对应的控制信息,写数据(W)通道传输写数据相关信息,写响应(B)通道传输从机返回的写响应信息,读地址(AR)通道传输读操作的地址和对应的控制信息,读数据(R)通道传输与AR通道传输的读操作的地址对应的读回数据,同时还传输从机的响应信息。上述的五个通道可被归类成与读操作相关的通道和与写操作相关的通道,与读操作相关的通道包括读地址(AR)通道和读数据(R)通道,与写操作相关的通道包括写地址(AW)通道、写数据(W)通道和写响应(B)通道。
根据本申请的实施例,在上述的步骤S101中,AXI总线的不同通道上待传输数据被组包,例如,可以对写地址通道、写数据通道、写响应通道、读地址通道和读数据通道中的两个、三个或更多通道上的数据进行组包,从而获得组包后的数据。在步骤S102中,组包后的数据经由具有固定位宽的数据链路而被传输。例如,组包后的数据从图2所示的主接口经由数据链路传输至图2所示的从接口。本申请的实施例并不限制数据链路的位宽的具体数值,上述的固定位宽可以是64、128、256、512 或 1024等。
在常规的技术方案中,各个通道上的数据是依照通道顺序而采用逐个通道的方式而被传输,在每个时钟周期或传输周期内,即使某一通道上的待传输数据已经传输完毕,也需继续等待该通道上是否有新的待传输数据,之后才在下一传输周期开始传输另一通道上的数据。对于本申请实施例提供的数据分组传输的方法,通过对不同通道的数据进行组包获得组包后的数据,再经由固定位宽的数据链路传输组包后的数据,由此可以提高数据传输效率和对诸如数据链路之类的硬件资源的利用率,提升不同模块之间的通信效率,即提升片上或片内***的通信效率。
根据本申请的另一实施例,基于AXI协议的数据分组传输的方法还包括如下步骤:对所述不同通道中的每个通道的数据独立封包从而获得所述不同通道的封包数据,此时,上述的对不同通道的数据进行组包的步骤包括:对所述不同通道的封包数据进行组包。图3示意性地示出了该实施例提供的数据分组传输的方法涉及的步骤。如图3所示,在步骤S301中,对上述不同通道中的每个通道的数据独立封包,从而获得不同通道的封包数据,在步骤S302中,对不同通道的封包数据进行组包,在步骤S303中,通过固定位宽的数据链路传输组包后的数据。在该实施例中,组包后的数据是通过对不同通道的封包数据进行组包而获得的。
在一些实施例中,上述的AW通道、W通道、B通道、AR通道和R通道中各个通道的数据被独立封包形成事务层数据包(TLP),事务层数据包(TLP)包括对应的通道上与AXI协议相关的全部信息。在一些实施例中,在获得了各个通道的封包数据后,可以按照特定的通道次序对不同通道的封包数据进行组包。例如,可以依据写地址通道、写数据通道、读地址通道、写响应通道以及读数据通道的顺序对不同通道的封包数据进行组包。
下面,通过具体的示例详细描述对不同通道中的每个通道的数据进行的独立封包的过程。
在一些实施例中,上述的步骤S301—对不同通道中的每个通道的数据独立封包从而获得所述不同通道的封包数据包括:对写地址(AW)通道、读地址(AR)通道和写响应(B)通道的数据分别独立封包,以固定写地址(AW)通道、读地址(AR)通道和写响应(B)通道的封包数据的长度。也就是说,在该实施例中,写地址(AW)通道、读地址(AR)通道和写响应(B)通道的封包数据具有固定的长度。在一些实施例中,写地址(AW)通道、读地址(AR)通道和写响应(B)通道的封包数据的长度分别为4DW、4DW和1DW。这里提到的封包数据的长度的含义是封包数据所包括的数据量,即封包数据的大小。
在一些实施例中,AXI协议支持突发(burst)传输。AW通道封包数据的格式可以如下面的表1所示。
表1
。
在表1的示例中,以写地址(AW)通道占用4DW为例,AW通道封包数据中第0至第63位可以包括写操作地址信息,余下位上的数据包括AW通道的类型TYPE信息以及控制信息。其中TYPE表示通道类型。控制信息可以包括服务质量标识符awqos,内存的类型awcache,突发式(burst)传输的长度awlen,发式传输的大小awsize,写地址ID信息awid;区域标识符awregion,实现单一物理接口对应的多个逻辑接口,保护类型标识符awprot,表明一次传输的安全等级,总线锁信号awlock和突发类型awburst。所述控制信息还可以包括用户自定义信号user和awsuer。
所述控制信息字段可以根据需要设置,符合规定的封包长度即可。本公开不做限制,应当理解,无论如何设置控制信息,都应当属于本公开要求保护的范围。
表2
。
表2示出了AR通道封包数据的格式的示例。在该示例中,AR通道封包数据的长度为4DW。与AW通道封包格式类似,AR通道封包数据中的第0至第63位可包括读操作的地址信息,余下位的数据包括AR通道的类型信息TYPE和AR通道上对应的控制信息。AR通道对应的控制信息可以包括内存的类型arcache,突发式(burst)传输的长度arlen,突发式传输的大小arsize,读地址ID信息arid,区域标识符arregion,实现单一物理接口对应的多个逻辑接口,保护类型标识符arprot,表明一次传输的安全等级,总线锁信号arlock和突发类型arburst。AR通道对应的控制信息还可包括必要的用户自定义信号。AR通道对应的控制信息可以根据实际需要设置,本公开的实施例对此不做限制。
表3
。
表3示出了B通道封包数据的格式的示例。在该示例中,写响应(B)通道的封包数据的长度为1DW。B通道封包数据包括表示通道类型的标识符TYPE和B通道上对应的状态信息。状态信息可包括表示写传输的状态的写响标识符bresp、以及与AW通道封包数据中的awid匹配的写响应ID标签bid。 状态信息也可包括必要的用户自定义信号。B通道对应的状态信息可以根据实际需要设置,本公开的实施例对此不做限制。
在一些实施例中,上述的步骤S301—对不同通道中的每个通道的数据独立封包从而获得所述不同通道的封包数据包括:对写数据通道和读数据通道的数据分别独立封包,使得写数据通道的封包数据和读数据通道的封包数据分别包括指示相应通道的封包数据的长度的字段。在该实施例中,与前述的具有固定长度的写地址(AW)通道、读地址(AR)通道和写响应(B)通道的封包数据不同,写数据(W)通道的封包数据和读数据(R)通道的封包数据所包括的数据量的大小或长度不是固定的,但是写数据(W)通道的封包数据和读数据(R)通道的封包数据包括用于指示相应通道的封包数据的长度的字段。
进一步地,在一些实施例中,上述的步骤S301—对不同通道中的每个通道的数据独立封包从而获得所述不同通道的封包数据包括:对写数据通道数据独立封包从而获得第一类型写数据通道封包数据和第二类型写数据通道封包数据,其中所述第一类型写数据通道封包数据包括写数据有效性字段,所述写数据有效性字段用于指示所述写数据通道的数据针对数据接收端的有效性,所述第二类型写数据通道封包数据不包括写数据有效性字段,所述第二类型写数据通道封包数据所包括的写数据通道的数据对所述数据接收端均有效。
下面,通过更具体的示例描述写数据(W)通道的封包数据和读数据(R)通道的封包数据的格式。
如下面的表4所示,读数据(R)通道的封包数据可包括通道类型信息TYPE、读数据(R)通道的状态信息、以及读回数据和读响应信息。读回数据和读响应信息作为一个整体可以占据读数据(R)通道的封包数据的n位,例如,其可表示为Transfer[0]……Transfer[n-1]。读数据(R)通道的状态信息可包括读数据(R)通道的数据量或读数据(R)通道的封包数据的长度len,读传输的状态信息rresp以及与AR通道封包数据中的arid对应的读传输id标签rid。读数据(R)通道的封包数据还可包括必要的用户自定义信号。读数据(R)通道对应的状态信息可以根据实际需要设置,本公开的实施例对此不做限制。
表4
。
下面的表5和表6分别示出了上述的第一类型写数据通道封包数据和第二类型写数据通道封包数据的示例。
表5
。
在表5的示例中,第一类型写数据通道封包数据包括类型字段TYPE和写数据有效性字段wstrb,写数据有效性字段wstrb用于指示写数据通道的数据针对数据接收端的有效性。这里的数据接收端指的是将要向其中写入数据的模块,或者可以理解为AW通道封包数据中写操作的地址信息对应的模块,例如,在图2的示例中,其可以被理解为图2中所示的从接口所在的从机。在一些实施例中,写数据有效性字段wstrb由“0”和“1”组成,“0”和“1”分别表示对应位上的数据对于数据接收端是无效的和有效的。如表5所示,第一类型写数据通道封包数据还包括W通道传输的写数据的信息(例如,可表示为Transfer[0]……Transfer[n-1])和W通道的控制信息。在一些实施例中,写数据有效性字段wstrb可以穿插在写数据信息的数据位中。W通道的控制信息可包括与AW通道封包数据中的awid匹配的写传输id标签wid和写数据(W)通道的数据量len(即,第一类型写数据通道封包数据的长度)。第一类型写数据通道封包数据还可包括用户自定义信号。
表6示出了第二类型写数据通道封包数据的示例,第二类型写数据通道封包数据不包括写数据有效性字段,第二类型写数据通道封包数据所包括的写数据通道的数据对数据接收端均有效。设想一种对比性的示例,在第二类型写数据通道封包数据所包括的写数据通道的数据对数据接收端均有效的情况下,也可以设置写数据有效性字段wstrb,此时写数据有效性字段wstrb全部由“1”组成。然而,在表6所示的实施例中,第二类型写数据通道封包数据省去了写数据有效性字段,由此可以减少写数据(W)通道传输的数据量,进一步提升模块之间的通信效率。
表6
。
根据本申请的一些实施例,上述的通过固定位宽的数据链路传输组包后的数据这一步骤可包括:在每个传输周期以固定位宽的数据链路传输组包后的数据,且响应于写地址通道、写数据通道、读地址通道、写响应通道以及读数据通道中任一通道的待传输数据当前周期未传输完,下一传输周期继续传输。也就是说,组包后的数据是以传输周期被周期性地传输的,直到写地址通道、写数据通道、读地址通道、写响应通道以及读数据通道中的各个通道的待传输数据传输完毕。因此,对于写地址通道、写数据通道、读地址通道、写响应通道以及读数据通道中任一通道上的组包后的数据,取决于该任一通道上的组包后的数据的长度,该任一通道上的组包后的数据可能在单个的传输周期内传输完毕,也可能跨不同的传输周期才能完成传输。但是,可以使得在每个传输周期内经由数据链路传输的数据尽可能地占满数据链路的位宽,数据链路的位宽得以充分地利用,有利于提高数据传输效率。
如前所述,在一些实施例中,可以依据写地址通道、写数据通道、读地址通道、写响应通道以及读数据通道的顺序对不同通道的封包数据进行组包。接下来,下面通过一些示例简要描述组包的过程。
在一些实施例中,组包的过程可包括如下步骤:在每个传输周期确定写地址通道、写数据通道、读地址通道、写响应通道以及读数据通道的待传输封包数据的数据量;响应于写地址通道、写数据通道、读地址通道、写响应通道以及读数据通道中任一通道的待传输封包数据的数据量大于等于数据链路的固定位宽,经由数据链路周期性地传输该任一通道的传输封包数据,直到该任一通道的剩余待传输封包数据的数据量小于所述固定位宽;以及将所述任一通道的小于所述固定位宽的所述剩余待传输封包数据记录为下一传输周期内该任一通道的待传输封包数据。也就是说,对于写地址通道、写数据通道、读地址通道、写响应通道以及读数据通道中任一通道,如果该任一通道在当前周期内的待传输封包数据大于数据链路的固定位宽,则持续周期性地传输该任一通道内的封包数据,直至该任一通道内的封包数据小于该固定位宽,并且将剩余未传输的小于上述固定位宽的封包数据作为下一周期的待传输封包数据。
进一步地,在一些实施例中,依据写地址通道、写数据通道、读地址通道、写响应通道以及读数据通道的顺序对不同通道的封包数据进行组包的过程还可包括:确定所述任一通道的所述剩余待传输封包数据与写地址通道、写数据通道、读地址通道、写响应通道以及读数据通道中除所述任一通道之外的另外四个通道中的K个通道的待传输封包数据的数据量的总和,K为正整数且被选择为从1逐步增加至4,直到所述总和不小于所述固定位宽;将所述任一通道的所述剩余待传输封包数据和所述K个通道的待传输封包数据进行组合从而获得第一组合数据包;经由数据链路从所述下一传输周期开始传输所述第一组合数据包,直到所述第一组合数据包的剩余待传输封包数据的数据量小于所述固定位宽。也就是说,在某一通道的剩余待传输封包数据的数据量小于数据链路的位宽的情况下,该某一通道的剩余待传输封包数据的数据可以与其它的一个或多个通道的待传输封包数据进行组合,直到组合后获得的第一组合数据包的待传输封包数据的数据量的总和不小于数据链路的固定位宽。由此,可以使得在每个传输周期内经由数据链路传输的数据占满数据链路的位宽,有利于提高对数据链路的利用率。
进一步地,在一些实施例中,上述的在每个传输周期以固定位宽的数据链路传输组包后的数据包括:响应于当前周期所有待传输数据的数据量的总和小于所述固定位宽,在所述待传输数据后***空占位符使得当前周期传输的数据量的总和等于所述固定位宽。这里提到的“所有待传输数据”指的是当前周期内写地址通道、写数据通道、读地址通道、写响应通道以及读数据通道上待传输的封包数据的整体,这里的空占位符指的是空指令NOP,在本申请的实施例中,空占位符主要起到数据填充作用,在某一传输周期内待传输数据的数据量的总和小于数据链路的固定位宽的情况下,采用空占位符对待传输数据予以补充,使得当前周期传输的数据量的总和等于固定位宽。这有助于减少传输数据时的对片上***中的内存的访问次数。
下面,结合图4至图8以及表7进一步详细说明对不同通道的数据进行组包的示例。在该示例中,AXI总线包括写地址通道、写数据通道、写响应通道、读地址通道和读数据通道,在不同模块之间传输数据的数据链路的固定位宽为256bit(即,8DW)。这五个通道中各个通道的数据被独立封包形成相应的事务层数据包(TLP),从而获得与五个通道对应的五类事务层数据包(TLP),这五类事务层数据包可分别被表示为AW-TLP、W-TLP、AR-TLP、B-TLP、R-TLP。在必要的情况下被***的空占位符可以被表示为NOP-TLP。在组包的过程中,可以依照AW-TLP、W-TLP、AR-TLP、B-TLP和R-TLP的次序确定各个通道的待传输封包数据的数据量(长度),根据各个通道的待传输封包数据的数据量在每个传输周期从AW-TLP、W-TLP、AR-TLP、B-TLP和R-TLP中选择一个或多个TLP送入256bit的数据链路。在确定AW-TLP、W-TLP、AR-TLP、B-TLP和R-TLP这五类事务层数据包(TLP)的数据量的总和仍小于数据链路的位宽(256 bit)的情况下,在待传输数据后***若干空占位符NOP,使得当前周期传输的数据量的总和等于256 bit。
表7
。
可以针对各个通道的事务层数据包(TLP)分别定义对应的传输状态,表7用于说明AW-TLP、W-TLP、AR-TLP、B-TLP和R-TLP以及空占位符NOP在传输过程中的状态变化。封包数据格式长度指的是对各个通道的数据进行独立封包而获得的封包数据的长度。如前所述,AW通道、AR通道和B通道的封包数据可具有固定的长度,W通道的封包数据和R通道的封包数据所包括的数据量不是固定的,但是W通道的封包数据和R通道的封包数据包括用于指示相应通道的封包数据的长度的字段。在表7的示例中,AW-TLP、AR-TLP和B-TLP的封包数据格式长度分别为4DW、4DW和1DW。W-TLP封包数据格式长度可以为9~257 DW或10~289 DW,分别对应于前述的第二类型写数据通道封包数据和第一类型写数据通道封包数据的长度。R-TLP的封包数据格式长度为9~257 DW。空占位符NOP的封包数据格式长度默认为1DW。表7中的“未传输数据量”表示在某传输周期内执行数据传输后,各个类型的事务层数据包(TLP)的剩余未传输数据量,单位为DW。表7中的“实际长度”X1~X6表示待传输的各类型的事务层数据包(TLP)的实际长度,单位为DW。如果某一类型的事务层数据包的实际长度为零,则意味着当前不存在该类型的事务层数据包等待传输。
在一些实施例中,可以依照AW-TLP、W-TLP、AR-TLP、B-TLP、R-TLP、NOP-TLP、AW-TLP、W-TLP……的次序确定各类型事务层数据包的当前剩余的待传输数据的数据量,并据此确定具体的组包方式。
图4至图8用于说明对不同通道的数据进行组包的不同示例,具体地,图4至图8分别图示了当前传输周期传输AW-TLP、W-TLP、AR-TLP、B-TLP或R-TLP的情况下在下一传输周期将要传输的不同类型的事务层数据包的跳转情况。
参见表7和图4,在当前传输周期结束时,AW-TLP的未传输数据量为a DW,即,剩余aDW的AW-TLP需要在下一传输周期中传输。取决于各类型的事务层数据包的实际长度和a的值,下一传输周期要传输的不同类型的事务层数据包的具体情形如下:a+X2≥8,将AW-TLP剩余未传输的a DW数据与W-TLP进行组包,经由256bit(即,8DW)数据链路进行传输,W-TLP剩余b DW数据未传输。/>a+X2+X3≥8,将AW-TLP剩余未传输的a DW数据、W-TLP及AR-TLP进行组包,经由256bit数据链路进行传输,AR-TLP剩余c DW数据未传输。/>a+X2+X3+X4≥8,将AW-TLP剩余未传输的a DW数据、W-TLP、AR-TLP及B-TLP进行组包,经由256bit数据链路进行传输,B-TLP剩余d DW数据未传输。/>a+X2+X3+X4+X5≥8,将AW-TLP剩余未传输的a DW数据、W-TLP、AR-TLP、B-TLP及R-TLP进行组包,经由256bit数据链路进行传输,R-TLP剩余e DW数据未传输。/>a+X2+X3+X4+X5<8,将AW-TLP剩余未传输的a DW数据、W-TLP、AR-TLP、B-TLP、R-TLP及N个NOP-TLP进行组包,经由256bit数据链路进行传输(N的值满足:a+X2+X3+X4+X5+N=8),此时,b为0,在下一传输周期,根据W-TLP的待传输数据的数据量而传输W-TLP数据。
参见表7和图5,在当前传输周期结束时,W-TLP的未传输数据量为b DW,即,取决于各类型的事务层数据包的实际长度和b的值,下一传输周期要传输的不同类型的事务层数据包的具体情形如下:b≥8,将W-TLP剩余未传输的b DW数据送入256bit数据链路进行传输,将W-TLP剩余未传输数据量更新为b-8(DW);/>b+X3≥8,将W-TLP剩余未传输的b DW数据与AR-TLP进行组包,经由256bit数据链路进行传输,AR-TLP剩c DW数据未传输;/>b+X3+X4≥8,将W-TLP剩余未传输的b DW数据,AR-TLP及B-TLP进行组包,经由256bit数据链路进行传输,B-TLP剩余d DW数据未传输;/>b+X3+X4+X5≥8,将W-TLP剩余未传输的b DW数据、AR-TLP、B-TLP及R-TLP进行组包,经由256bit数据链路进行传输,R-TLP剩余e DW数据未传输;b+X3+X4+X5+X1≥8,将W-TLP剩余未传输的b DW数据,AR-TLP、B-TLP、R-TLP及AW-TLP进行组包,经由256bit数据链路进行传输,AW-TLP剩余a DW数据未传输;/>b+X3+X4+X5+X1<8,将W-TLP剩余未传输的b DW数据、AR-TLP、B-TLP、R-TLP、AW-TLP及N个NOP-TLP进行组包,经由256bit数据链路进行传输(N的值满足:b+X3+X4+X5+X1+N=8),此时,c为0,在下一传输周期,根据AR-TLP的待传输数据的数据量而传输AR-TLP数据。
参见表7和图6,在当前传输周期结束时,AR-TLP的未传输数据量为c DW,即,取决于各类型的事务层数据包的实际长度和c的值,下一传输周期要传输的不同类型的事务层数据包的具体情形如下:c+X4≥8,将AR-TLP剩余未传输的c DW数据与B-TLP进行组包,经由256bit数据链路进行传输,B-TLP剩余d DW数据未传输;/>c+X4+X5≥8,将AR-TLP剩余未传输的c DW数据,B-TLP及R-TLP进行组包,经由256bit数据链路进行传输,R-TLP剩余e DW数据未传输;/>c+X4+X5+X1≥8,将AR-TLP剩余未传输的c DW数据、B-TLP、R-TLP及AW-TLP进行组包,经由256bit数据链路进行传输,AW-TLP剩余a DW数据未传输;/>c+X4+X5+X1+X2≥8,将AR-TLP剩余未传输的c DW数据,B-TLP、R-TLP、AW-TLP及W-TLP进行组包,经由256bit数据链路进行传输,W-TLP剩余b DW数据未传输;/>c+X4+X5+X1+X2<8,将AR-TLP剩余未传输的c DW数据、B-TLP,R-TLP、AW-TLP、W-TLP及N个NOP-TLP进行组包,经由256bit数据链路进行传输(N的值满足:c+X4+X5+X1+X2+N=8),此时,d为0,在下一传输周期根据B-TLP的待传输数据的数据量而传输B-TLP数据。
参见表7和图7,在当前传输周期结束时,B-TLP的未传输数据量为d DW,即,取决于各类型的事务层数据包的实际长度和d的值,下一传输周期要传输的不同类型的事务层数据包的具体情形如下:d+X5≥8,将B-TLP剩余未传输的d DW数据和R-TLP组包,经由256bit数据链路进行传输,R-TLP剩余e DW数据未传输;/>d+X5+X1≥8,将B-TLP剩余未传输的d DW数据、R-TLP、AW-TLP组包,经由256bit数据链路进行传输,AW-TLP剩余a DW数据未传输;/>d+X5+X1+X2≥8,将B-TLP剩余未传输的d DW数据、R-TLP、AW-TLP、W-TLP组包,经由256bit数据链路进行传输,W-TLP剩余b DW数据未传输;/>d+X5+X1+X2+X3≥8,将B-TLP剩余未传输的d DW数据、R-TLP、AW-TLP、W-TLP和AR-TLP组包,经由256bit数据链路进行传输,AR-TLP剩余c DW数据未传输;/>d+X5+X1+X2+X3<8 ,将B-TLP剩余未传输的d DW数据,R-TLP、AW-TLP,W-TLP,AR-TLP及N个NOP-TLP组包,经由256bit数据链路进行传输(N的值满足:d+X5+X1+X2+X3+N=8),此时d为0,在下一传输周期根据R-TLP的待传输数据的数据量而传输R-TLP数据。
参见表7和图8,在当前传输周期结束时,R-TLP的未传输数据量为e DW,即,取决于各类型的事务层数据包的实际长度和e的值,下一传输周期要传输的不同类型的事务层数据包的具体情形如下:e≥8,将R-TLP剩余未传输的e DW数据经由256bit数据链路进行传输,并将R-TLP剩余未传输数据量更新为e-8(DW)。/>e+X1≥8,将R-TLP剩余未传输的e DW数据和AW-TLP组包,经由256bit数据链路进行传输,AW-TLP剩余a DW数据未传输;/>e+X1+X2≥8,将R-TLP剩余未传输的e DW数据、AW-TLP和W-TLP组包,经由256bit数据链路进行传输,W-TLP剩余b DW数据未传输;/>e+X1+X2+X3≥8,将R-TLP剩余未传输的e DW数据、AW-TLP、W-TLP和AR-TLP组包,经由256bit数据链路进行传输,AR-TLP剩余c DW数据未传输;/>e+X1+X2+X3+X4>8,将R-TLP剩余未传输的e DW数据、AW-TLP、W-TLP、AR-TLP和B-TLP组包,经由256bit数据链路进行传输,B-TLP剩余e DW数据未传输;/>e+X1+X2+X3+X4<8,将R-TLP剩余未传输的e DW数据、AW-TLP、W-TLP、AR-TLP、B-TLP及N个NOP-TLP组包,经由256bit数据链路进行传输(N的值满足:d+X1+X2+X3+X4+N=8),此时a为0,在下一传输周期根据AW-TLP的待传输数据的数据量而传输AW-TLP数据。
不同通道中的每个通道的封包数据包括用于区分不同通道的封包数据的信号类型字段,例如,上述的表1至表6中的type字段。如图9所示,根据本申请的一些实施例,基于AXI协议的数据分组传输的方法还包括:S904、根据不同通道中各个通道的封包数据的信号类型字段和封包数据的长度从数据链路分别提取写地址通道、写数据通道、写响应通道、读地址通道和读数据通道的封包数据。如前所述,写地址通道、读地址通道和写响应通道的封包数据可具有固定的长度,写数据通道的封包数据和读数据通道的封包数据的长度存储在各自通道的封包数据中指示相应通道的封包数据的长度的字段len中。因此,基于各个通道的封包数据的信号类型字段,可以从数据链路传输的数据中区分写地址通道、写数据通道、写响应通道、读地址通道和读数据通道的封包数据,根据各个类型的通道的封包数据的长度,可以从数据链路传输的数据中截取单个类型的通道的封包数据。
进一步地,如图9所示,基于AXI协议的数据分组传输的方法还可包括步骤S905、将提取到的写地址通道、写数据通道、写响应通道、读地址通道和读数据通道的封包数据分别恢复为写地址通道、写数据通道、写响应通道、读地址通道和读数据通道的数据。这种将提取到的封包数据恢复为写地址通道、写数据通道、写响应通道、读地址通道和读数据通道的数据的过程可被称为拆包,拆包过程即将各个通道的封包数据恢复为封包之前的数据格式。图9中的步骤S901~S903与图3中的步骤S301~S303相同,在此不再赘述。
因此,在一些实施例中,应用AXI协议进行数据传输的两个模块(例如,前述的主机和从机)之间的数据传输过程可包括前述的封包、组包、提取和拆包。其中组包和提取可彼此对应,封包和拆包可彼此对应。组包可以将不同通道的封包数据进行组合,再经由数据链路传输,而提取过程实际上是基于各个通道的封包数据的信号类型字段和封包数据的长度从数据链路传输的数据中截取单个类型的通道的封包数据。拆包过程实际上是将提取到的各个通道的封包数据复原为封包之前的数据。
图10示意性地本申请的上述实施例提出的基于AXI协议的数据分组传输的方法的示例性应用场景。如图10所示,利用位宽为256 bit的数据链路在两个模块之间基于AXI协议进行双向的数据传输。在该示例中,第一模块包括第一从接口和第二主接口,第二模块包括第二主接口和第二从接口。如图10所示,AW通道、W通道和AR通道上的数据至少经由第一模块的第一从接口和数据链路传输至第二模块的第二主接口,B通道和R通道上的数据至少经由第一模块的第一主接口和数据链路传输至第二模块的第二从接口。类似地,AW通道、W通道和AR通道上的数据至少经由第二模块的第二从接口和数据链路传输至第一模块的第一主接口,B通道和R通道上的数据至少经由第二模块的第二主接口和数据链路传输至第一模块的第一从接口,由此实现第一模块和第二模块之间的双向数据传输。能够理解到的是,在一些实施例中,除了传输层中的数据链路,两个模块之间的数据传输路径还涉及其它的链路层和物理层。在图10的示例中,从第一从接口输出的AW通道、W通道和AR通道上的数据以及从第一主接口输出的B通道和R通道上的数据分别被独立封包,获得不同通道的封包数据,即,分别形成五类事务层数据包,AWTLP、W TLP、AR TLP、B TLP和R TLP。对不同通道的封包数据进行组包,再通过固定位宽(256 bit)的数据链路传输组包后的数据。在第二模块处,可以执行前述的提取和拆包操作,拆包后获得的AW通道、W通道和AR通道的数据经由第二模块的第二主接口输出,拆包后获得的B通道和R通道的数据经由第二模块的第二从接口输出。由此,实现了从第一模块到第二模块的数据传输。从第二模块到第一模块的数据传输过程与从第一模块到第二模块的数据传输类似,再次不再详述。
综上所述,对于本申请实施例提供的基于AXI协议的数据分组传输的方法,通过对不同通道的数据进行组包获得组包后的数据,再经由固定位宽的数据链路传输组包后的数据,因此,可以使得模块之间的数据传输效率得以提高,同时,诸如数据链路之类的硬件资源的利用率也得以提升。
本申请的另一实施例提供了一种片上***,该片上***支持如前述的基于AXI协议的数据分组传输方法的各个实施例中任一实施例所述的方法进行片内互联。片上***指的是单个芯片上集成有完整的***,上述完整的***一般包括中央处理器、存储器、以及***电路等。在一些实施例中,片上***也可包括多个处理器或者多种处理不同类型任务的处理器。 由于片上***支持如前述的基于AXI协议的数据分组传输方法的各个实施例中任一实施例所述的方法进行片内互联,所以片上***的不同模块之间的数据传输效率得以提高,有利于改善片上***的运行性能。
本申请的又一实施例提供了一种芯片,该芯片采用如上述实施例所述的片上***。
本文描述的技术可以由计算设备的各种配置来支持,并且不限于本文所描述的技术的具体示例。 在本说明书的描述中,术语“一个实施例”、“一些实施例”、“示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、或者特点被包含于本申请的至少一个实施例或示例中。在本说明书中,对上述术语的示意性表述不必针对的是相同的实施例或示例。而且,描述的具体特征、结构或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外,在不相互矛盾的情况下,本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。通过上述结合或组合而获得的与前述实施例不同的另外的实施例同样属于本申请的保护范围。
Claims (9)
1.一种基于AXI协议的数据分组传输的方法,其特征在于,所述方法包括:
对不同通道的数据进行组包,所述不同通道包括写地址通道、写数据通道、写响应通道、读地址通道和读数据通道;以及
通过固定位宽的数据链路传输组包后的数据,其中所述方法还包括:
对所述不同通道中的每个通道的数据独立封包从而获得所述不同通道的封包数据,
其中所述对不同通道的数据进行组包包括:对所述不同通道的封包数据进行组包,
其中所述不同通道中的每个通道的封包数据包括用于区分不同通道的封包数据的信号类型字段,其中所述方法还包括:
根据所述不同通道中各个通道的封包数据的信号类型字段和封包数据的长度从所述数据链路分别提取所述写地址通道、所述写数据通道、所述写响应通道、所述读地址通道和所述读数据通道的封包数据,其中所述方法还包括:
将提取到的所述写地址通道、所述写数据通道、所述写响应通道、所述读地址通道和所述读数据通道的封包数据分别恢复为所述写地址通道、所述写数据通道、所述写响应通道、所述读地址通道和所述读数据通道的数据。
2.根据权利要求1所述的方法,其中对所述不同通道的封包数据进行组包包括:
依据所述写地址通道、所述写数据通道、所述读地址通道、所述写响应通道以及所述读数据通道的顺序对所述不同通道的封包数据进行组包。
3.根据权利要求1所述的方法,其中对所述不同通道中的每个通道的数据独立封包从而获得所述不同通道的封包数据包括:
对所述写地址通道、所述读地址通道和所述写响应通道的数据分别独立封包,以固定所述写地址通道、所述读地址通道和所述写响应通道的封包数据的长度。
4.根据权利要求1所述的方法,其中对所述不同通道中的每个通道的数据独立封包从而获得所述不同通道的封包数据包括:
对所述写数据通道和所述读数据通道的数据分别独立封包,使得所述写数据通道的封包数据和所述读数据通道的封包数据分别包括指示相应通道的封包数据的长度的字段。
5.根据权利要求1所述的方法,其中对所述不同通道中的每个通道的数据独立封包从而获得所述不同通道的封包数据包括:
对所述写数据通道数据独立封包从而获得第一类型写数据通道封包数据和第二类型写数据通道封包数据,
其中所述第一类型写数据通道封包数据包括写数据有效性字段,所述写数据有效性字段用于指示所述写数据通道的数据针对数据接收端的有效性,所述第二类型写数据通道封包数据不包括写数据有效性字段,所述第二类型写数据通道封包数据所包括的写数据通道的数据对所述数据接收端均有效。
6.根据权利要求2所述的方法,所述通过固定位宽的数据链路传输组包后的数据包括:
在每个传输周期以固定位宽数据链路传输组包后的数据,且响应于所述写地址通道、所述写数据通道、所述读地址通道、所述写响应通道以及所述读数据通道中任一通道的待传输数据当前周期未传输完,下一传输周期继续传输。
7.根据权利要求6所述的方法,其中所述在每个传输周期以固定位宽数据链路传输组包后的数据包括:
响应于当前周期所有待传输数据的数据量的总和小于所述固定位宽,在所述待传输数据后***空占位符使得当前周期传输的数据量的总和等于所述固定位宽。
8.一种片上***,其特征在于,所述片上***支持如权利要求1-7中任一项所述的基于AXI协议的数据分组传输的方法进行片内互联。
9.一种芯片,其特征在于,所述芯片采用如权利要求8所述的片上***。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
CN116795763A CN116795763A (zh) | 2023-09-22 |
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Family
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Country Status (1)
Country | Link |
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CN (1) | CN116795763B (zh) |
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