CN116741221A - 用于动态列选择交换的设备和方法 - Google Patents

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Abstract

本公开的实施例涉及用于动态列选择交换的设备和方法。存储器可具有组织成列平面的数个位线集合。如果与第一列平面中的第一地址相关联的位线集合为有缺陷的，那么其可通过将所述第一地址重新分配到全局列冗余GCR列平面中的冗余位线集合来修复。如果与第二列平面中的所述第一地址相关联的位线集合也为有缺陷的，那么所述存储器的交换逻辑可将所述第一地址交换为第二地址且将其分配到所述第二列平面中的所述位线集合。接着还可通过重新分配到所述GCR列平面来修复所述第二地址。

Description

用于动态列选择交换的设备和方法
技术领域
本公开大体上涉及半导体装置，且更具体地说，涉及半导体存储器装置。
背景技术
特别地，本公开涉及存储器，例如动态随机存取存储器(DRAM)。信息可存储在存储器单元中，所述存储器单元可组织成行(字线)和列(位线)。在存储器装置的制造和使用的各个点处，一或多个存储器单元可能失效(例如，变得不能够存储信息，不可被存储器装置存取等)且可能需要进行修复。
存储器装置可执行修复操作。可识别含有失效存储器单元的行或列(其可称为有缺陷的行/列、不良行/列或有故障的行/列)。存储器装置可含有可用于修复操作的存储器的额外行/列(例如，冗余行/列)。在修复操作期间，可重定向与有缺陷的行/列相关联的地址，使得地址替代地指向冗余行/列。
发明内容
本公开的方面提供一种设备，其包括：第一列平面，其包括当列地址解码成第一列选择信号时存取的第一位线集合和当列地址解码成第二列选择信号时存取的第二位线集合；全局列修复(GCR)，其包括当列地址匹配存储在第一修复锁存器中的值时存取的第一冗余位线集合和当列地址匹配存储在第二修复锁存器中的值时存取的第二修复位线集合；交换逻辑，其配置成接收与第一列选择信号相关联的第一地址值、与第二列选择信号相关联的第二地址值，且当交换信号为作用中的时，响应于第一地址值存取第二位线集合且响应于第二地址值存取第一位线集合；及比较逻辑，其配置成将第二地址值存储在第二修复锁存器中。
本公开的另一方面提供一种方法，其包括：确定由第一列平面中的第一地址存取的第一位线集合和由第二列平面中的第一地址存取的第二位线集合都为有缺陷的；将第二列平面中的第一地址与第二列平面中的第二地址交换，使得第二位线集合与第二地址相关联；将第一地址从第一列平面修复到全局列修复(GCR)列平面中的一个冗余位线集合；及将第二地址从第二列平面修复到GCR列平面中的另一修复位线集合。
本公开的另一方面提供一种设备，其包括：第一列平面，其包括与第一地址相关联的第一位线集合；第二列平面，其包括与第一地址相关联的第二位线集合；交换逻辑，其配置成将第一地址改变为不同于第一地址的第二地址且将第二地址分配到第二位线集合；及比较逻辑，其配置成通过将第一地址和第二地址分配到相应的第一冗余位线集合和第二冗余位线集合而修复第一地址和第二地址。
本公开的另一方面提供一种设备，其包括：第一列平面，其包括与第一地址相关联的第一位线集合；第二列平面，其包括与第一地址相关联的第二位线集合；交换逻辑，其配置成将第一地址改变为不同于第一地址的第二地址且将第二地址分配到第二位线集合；及比较逻辑，其配置成通过将第一地址和第二地址分配到相应的第一冗余位线集合和第二冗余位线集合而修复第一地址和第二地址。
附图说明
图1为根据本公开的一些实施例的半导体装置的框图。
图2为根据本公开的一些实施例的列选择重新映射的框图。
图3为根据本公开的一些实施例的GCR逻辑的框图。
图4为根据本公开的一些实施例的GCR逻辑的框图。
图5为根据本公开的一些实施例的GCR逻辑的框图。
图6为根据本公开的一些实施例的方法的流程图。
具体实施方式
某些实施例的以下描述在本质上仅为示范性的，且绝不意图限制本公开的范围或其应用或用途。在本发明的***和方法的实施例的以下详细描述中，参考随附图式，所述随附图式形成本文的一部分，且借助于说明可实践所描述的***和方法的具体实施例来展示。足够详细地描述这些实施例以使所属领域的技术人员能够实践当前所公开的***和方法，且应理解，可利用其它实施例且可在不脱离本公开的精神和范围的情况下进行结构和逻辑改变。此外，出于清楚起见，某些特征的详细描述在其对于所属领域的技术人员来说将显而易见时将不予以论述，以免混淆本公开的实施例的描述。因此，以下详细描述不应在限制性意义上理解，且本公开的范围仅由所附权利要求书限定。
半导体存储器装置可在多个存储器单元中存储信息。信息可存储为二进制代码，且每一存储器单元可将单个信息位存储为逻辑高(例如，“1”)或逻辑低(例如，“0”)。存储器单元可在字线(行)和位线(列)的相交点处组织。存储器可进一步组织成一或多个存储器组，其中的每一者可包含多个行和列。在操作期间，存储器装置可接收命令和指定一或多个行和一或多个列的地址，且接着在所指定行和列的相交点处(和/或沿着整个行/列)对存储器单元执行命令。
列可通常组织成列平面，其中的每一者包含全部由列选择信号激活的个别列的数个集合。举例来说，列平面可包含某一数目N个列选择(CS)信号，其中的每一者可激活某一数目M个个别位线。如本文中所使用，列选择集合或CS集合可通常指代由列平面内的CS信号的给定值激活的位线集合。列选择信号可由列地址CA(全部或一部分)表示。
某些存储器单元可为有缺陷的，且含有有缺陷的存储器单元的列可通常称为有缺陷的列(或不良列或有故障的列)。存储器可包含额外列平面，其包含可用于修复操作的数个冗余CS集合，例如全局列冗余(GCR)操作。额外列平面可称为GCR列平面(或GCR-CP)。作为GCR操作的部分，可识别列平面内的有缺陷的CS集合。例如列地址的信息可编程到熔丝阵列中，所述熔丝阵列将所述列地址(例如，所述CS值)从列平面重新映射到GCR-CP中的CS值。随后，当存取先前与第一列平面中的有缺陷的CS集合相关联的地址时，替代地存取GCR-CP中的冗余位线集合。然而，在多个列平面具有与有缺陷的CS相同的CS值的情况下，可能出现问题。由于GCR-CP针对每一CS值仅具有一个CS集合，因此相同CS值无法从两个不同列平面重新映射到GCR-CP，因为GCR-CP中的那些地址之间将存在‘冲突’。
本公开大体上针对动态列选择交换。如果在两个不同列平面中确定相同CS值为有缺陷的，那么与列平面中的一者中的CS值相关联的地址可与交换使能信号一起编程到熔丝阵列中。存储器可交换列平面中CS值所映射到的位线。举例来说，如果CS值A在第一列平面和第二列平面中都为有缺陷的，那么在第二列平面中，可重新映射CS值A，使得其与无缺陷的位线相关联，而CS值B可与第二列平面中的有缺陷的位线相关联。换句话说，可交换逻辑地址A和B，使得其与物理地址相关联，另一逻辑地址将通常与所述物理地址相关联。来自第一列平面的地址A和来自第二列平面的地址B可接着都修复到GCR-CP。以此方式，在不同列平面中(最初)共享CS值的位线都可被修复。在一些实例实施例中，可通过交换与所述CS值相关联的列地址的一或多个位(例如最高有效位)的逻辑电平来重新映射CS值。
图1为根据本公开的至少一些实施例的半导体装置的框图。半导体装置100可为半导体存储器装置，例如集成在单个半导体芯片上的DRAM装置。
半导体装置100包含存储器阵列118。存储器阵列118展示为包含多个存储器组。在图1的实施例中，存储器阵列118展示为包含八个存储器组BANK0到BANK7。在其它实施例的存储器阵列118中可包含更多或更少的组。每一存储器组包含多个字线WL、多个位线BL和/BL以及布置在多个字线WL与多个位线BL和/BL的相交点处的多个存储器单元MC。字线WL的选择由行解码器108执行，且位线BL及/BL的选择由列解码器110执行。在图1的实施例中，行解码器108包含用于每一存储器组的相应行解码器，且列解码器110包含用于每一存储器组的相应列解码器。位线BL和/BL耦合到相应感测放大器(SAMP)。来自位线BL或/BL的读取数据由感测放大器SAMP放大，且通过互补局部数据线(LIOT/B)、传送门(TG)和互补主数据线(MIOT/B)传送到读取/写入放大器120。相反，从读取/写入放大器120输出的写入数据通过互补主数据线MIOT/B、传送门TG和互补局部数据线LIOT/B传送到感测放大器SAMP，且写入于耦合到位线BL或/BL的存储器单元MC中。
装置还包含熔丝阵列125，所述熔丝阵列125含有可将关于地址的信息存储在存储器阵列118中的多个非易失性存储元件(熔丝或反熔丝)。每一熔丝可以第一状态开始(例如，反熔丝可为绝缘的)，且可‘熔断’以永久地改变熔丝的状态(例如，熔断的反熔丝可为导电的)。为易于参考，术语‘熔丝’可用于指代任何非易失性存储元件。每一熔丝可被视为一个位，其在熔断之前处于一个状态且在熔断之后永久地处于第二状态。举例来说，熔丝可在熔断之前表示逻辑低且在熔断之后表示逻辑高。
熔丝群组可存储可用于控制和/或更改存储器的操作的二进制信号。举例来说，熔丝阵列125包含可用于执行修复操作的修复信息。举例来说，熔丝阵列可包含与GCR操作有关的信息集合。每一集合可指定待修复的位线(或位线集合)，例如通过在列平面地址和列地址中编程。如本文中更详细地描述，每一集合还可指定是否应交换地址。
熔丝阵列125中的地址信息可沿着熔丝总线(FB)‘扫描’到GCR逻辑电路126的列锁存器119(或冗余列锁存器)。每一列锁存器119可与存储器阵列118中的特定位线或位线集合相关联。每一冗余列锁存器119可存储先前与已失效的正常位线集合相关联的地址，以将所述地址重新分配到冗余位线集合。举例来说，每一列锁存器119可存储识别为与有缺陷的位线CS集合相关联的CS地址，且将所述CS地址重新分配到冗余位线CS集合。信息和地址可沿着熔丝总线从熔丝阵列125扫描出，且可由特定列锁存器119锁存。
GCR逻辑电路126可沿着熔丝总线定位，且可使用存储在熔丝阵列125中的信息来确定已修复哪些列地址(例如，其是否应存储在与冗余位线集合相关联的列锁存器119中)且确定是否应交换地址。如果交换信号在给定信息集合中为作用中的，那么所述集合中的地址可与同一列平面中的另一地址交换，使得两个位线集合的逻辑地址彼此交换。换句话说，如果地址A通常与物理位线A'相关联且地址B通常与物理位线B'相关联，那么如果地址A的交换信号为作用中的，那么地址B将存储在与A'相关联的列锁存器中且地址A将存储在与B'相关联的列锁存器中。
任选的修复分析器150可用于对熔丝阵列进行编程。在一些实施例中，修复分析器150可为外部装置，例如测试仪。修复分析器可测试存储器阵列以定位有缺陷的地址。举例来说，测试数据可写入到每一位线且接着读出以确定读取数据是否匹配写入数据。基于所确定失效位线，修复分析器可对熔丝阵列125进行编程。举例来说，可用失效位线集合的地址对熔丝阵列进行编程以通过向其分配GCR-CP中的冗余位线集合来修复所述地址。如果修复分析器150检测到‘冲突’，相同地址在两个不同列平面中为有缺陷的，那么其可按原样对第一列平面的第一地址进行编程，且接着在将第二地址与作用中交换信号一起编程之前更改第二地址。举例来说，地址A可与第一列平面地址一起编程到熔丝阵列中，而地址B可与第二列平面地址和作用中交换信号一起编程到熔丝阵列中。地址B的值可通过交换地址的方式来确定。在一些实施例中，一或多个位可使其逻辑电平改变以交换地址。举例来说，在一些实施例中，作用中交换信号可致使地址的最高有效位反相，且因此地址B可为使地址A的最高有效位反相的结果。在其它实施例中，可交换其它位或其它数目的位。
半导体装置100可采用多个外部端子，所述多个外部端子包含：命令和地址(C/A)端子，其耦合到命令和地址总线以接收命令和地址；时钟端子，其接收时钟CK和/CK；数据端子DQ，其提供数据；及电源端子，其接收电源电势VDD、VSS、VDDQ和VSSQ。
时钟端子供应有提供到输入电路112的外部时钟和/CK。外部时钟可为互补的。输入电路112基于CK和/CK时钟产生内部时钟ICLK。将ICLK时钟提供到命令解码器106且提供到内部时钟产生器114。内部时钟产生器114基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可用于各种内部电路的定时操作。将内部数据时钟LCLK提供到输入/输出电路122以对输入/输出电路122中包含的电路的操作进行定时，例如提供到数据接收器以对写入数据的接收进行定时。
可为C/A端子供应存储器地址。经由命令/地址输入电路102将供应到C/A端子的存储器地址传送到地址解码器104。地址解码器104接收地址且将经解码行地址XADD供应到行解码器108且将经解码列地址YADD供应到列解码器110且供应到GCR逻辑电路126。地址解码器104还可供应经解码组地址BADD，所述经解码组地址BADD可指示含有经解码行地址XADD和列地址YADD的存储器阵列118的组。可为C/A端子供应命令。命令的实例包含用于控制各种操作的定时的定时命令、用于存取存储器的存取命令，例如用于执行读取操作的读取命令和用于执行写入操作的写入命令，以及其它命令和操作。存取命令可与指示待存取的存储器单元的一或多个行地址XADD、列地址YADD和组地址BADD相关联。
命令可作为内部命令信号经由命令/地址输入电路102提供到命令解码器106。命令解码器106包含解码内部命令信号以产生用于执行操作的各种内部信号和命令的电路。举例来说，命令解码器106可提供选择字线的行命令信号和选择位线的列命令信号。
装置100可接收作为行激活命令ACT的存取命令。当接收到行激活命令ACT时，及时为组地址BADD和行地址XADD供应行激活命令ACT。
装置100可接收作为读取命令的存取命令。当接收到读取命令，随读取命令及时供应组地址BADD和列地址YADD时，从存储器阵列118中的对应于行地址XADD和列地址YADD的存储器单元读取读取数据。举例来说，行解码器108可存取与行地址XADD相关联的字线(除非已修复行地址，在此情况下可替代地存取冗余字线)。读取命令由命令解码器106接收，所述命令解码器106提供内部命令，使得来自存储器阵列118的读取数据被提供到读取/写入放大器120。列解码器110可激活CS信号以存取与YADD相关联的位线，除非YADD加载在列冗余锁存器119中，在此情况下替代地存取与所述锁存器相关联的冗余位线。读取数据经由输入/输出电路122从数据端子DQ输出到外部。
装置100可接收作为写入命令的存取命令。当接收到写入命令且随写入命令及时供应组地址BADD和列地址YADD时，将供应到数据端子DQ的写入数据写入到存储器阵列118中的对应于行地址和列地址的存储器单元。写入命令由命令解码器106接收，所述命令解码器106提供内部命令，使得写入数据由输入/输出电路122中的数据接收器接收。还可将写入时钟提供到外部时钟端子以用于对通过输入/输出电路122的数据接收器接收写入数据进行定时。列解码器110可激活列选择CS信号以存取对应于YADD的位线。如果列地址YADD与存储在冗余列锁存器119中的地址匹配，那么可替代地激活冗余列。写入数据经由输入/输出电路122供应到读取/写入放大器120，且通过读取/写入放大器120供应到存储器阵列118以供写入到存储器单元MC中。
装置100还可接收致使其执行自动刷新操作的命令。刷新信号REF可为脉冲信号，其在命令解码器106接收到指示自动刷新命令的信号时激活。在一些实施例中，自动刷新命令可在外部发布到存储器装置100。在一些实施例中，自动刷新命令可周期性地由装置的组件产生。在一些实施例中，当外部信号指示自刷新进入命令时，还可激活刷新信号AREF。刷新信号AREF可紧接在命令输入之后激活，且其后可以所要内部定时循环地激活。因此，刷新操作可自动地继续。自刷新退出命令可致使刷新信号AREF的自动激活停止且返回到IDLE状态。
将刷新信号AREF供应到刷新地址控制电路116。刷新地址控制电路116将刷新行地址RXADD供应到行解码器108，其可刷新由刷新行地址RXADD指示的字线WL。刷新地址控制电路116可控制刷新操作的定时，且可产生和提供刷新地址RXADD。刷新地址控制电路116可受控制以改变刷新地址RXADD的细节(例如，如何计算刷新地址、刷新地址的定时)，或可基于内部逻辑进行操作。在一些实施例中，刷新地址控制电路116可执行存储器阵列118的字线按顺序刷新的自动刷新操作，及将存储器的具体字线作为目标以与自动刷新操作不同的顺序进行刷新的目标刷新操作。
为电源端子供应电源电势VDD和VSS。将电源电势VDD及VSS供应到内部电压产生器电路124。内部电压产生器电路124基于供应到电源端子的电源电势VDD和VSS产生各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP主要用于行解码器108中，内部电势VOD和VARY主要用于存储器阵列118中包含的感测放大器SAMP中，且内部电势VPERI可用于许多***电路块中。
还为电源端子供应电源电势VDDQ和VSSQ。将电源电势VDDQ和VSSQ供应到输入/输出电路122。在本公开的实施例中，供应到电源端子的电源电势VDDQ和VSSQ可为与供应到电源端子的电源电势VDD和VSS相同的电势。在本公开的另一实施例中，供应到电源端子的电源电势VDDQ和VSSQ可为与供应到电源端子的电源电势VDD和VSS不同的电势。供应到电源端子的电源电势VDDQ及VSSQ用于输入/输出电路122，使得由输入/输出电路122产生的电源噪声不会传播到其它电路块。
图2为根据本公开的一些实施例的列选择重新映射的框图。图2展示存储器阵列200的一部分，包含两个列平面210和220及GCR-CP 230。每一列平面包含被分组成由共同列选择(CS)信号激活的集合的数个位线。为说明起见，单个线用于表示共享共同的CS值的位线集合，即使若干个别位线共享相同CS值。CS值可为用于存取列的列地址的一部分。举例来说，列地址CA的某些位可用于指定CS值。
第一列平面(CP0)210包含有缺陷的CS集合212。CS集合212包含有缺陷的一或多个位线。CS集合212由CS信号(例如CS1)的值‘1’激活。可通过重新映射CP0中的地址CS1来修复CS集合212作为GCR操作的部分，使得当接收到指示CS1和CP0的地址时，在GCR-CP 230中激活CS集合232。这通过列平面230中的RCS1(经修复CS1)指示。
第二列平面(CP1)还包含有缺陷的CS集合222。在CP1 220中，有缺陷的CS集合222也为CS1。此呈现一个问题，因为在两个列平面210和220中有缺陷的CS的值之间存在‘冲突’。为了解决此问题，用不同的无缺陷的CS集合交换列选择值‘1’。举例来说，具有CS33的地址的CS集合224。交换地址CS1和CS33，使得CS33现在存取列平面220中的CS集合222且地址CS1现在存取CS集合224。现在可修复有缺陷的CS集合222，因为其具有与第一列平面210中的有缺陷的CS集合的列选择地址(例如CS1)不同的列选择地址(例如CS33)。因此，可通过将CP1 220中的地址CS33重新映射到与经修复CS地址RCS33相关联的GCR-CP 230中的CS集合234来修复地址CS33。
以此方式，可修复两个有缺陷的CS集合212和222，其中的每一者(最初)具有相同CS地址(例如CS1)。在交换CS地址之后，两个有缺陷的CS集合与不同CS地址(例如，CS1和CS33)相关联，而在第二列平面CP1中，地址CS1与无缺陷的CS集合224相关联。
虽然为解释起见，图2的实例涉及两个顺序编号的列平面，但两个列平面不必具有顺序值或彼此的任何其它关系。类似地，虽然使用实例地址CS1和CS33，但这些值仅用于实例。
图3为根据本公开的一些实施例的GCR逻辑的框图。在一些实施例中，GCR逻辑300可包含在图1的存储器装置100中和/或可用于实施关于图2所论述的GCR操作。GCR逻辑300包含存储器装置(例如，图1的100)的若干组件，其与GCR操作相关且交换列平面内的所选择CS集合的地址。
GCR逻辑300包含列平面集合CP 310和GCR-CP 320。CP 310和GCR-CP 320为存储器阵列(例如，图1的118)的部分，且包含布置在字线(行)和位线(列)的交叉点处的数个存储器单元。将给定CP(或GCR-CP)内的位线组织成由列选择信号CS的共同值(例如，列地址的全部或部分)激活的集合。为了清楚起见，仅展示单个线表示位线集合。
列平面与锁存器/解码器312相关联。锁存器/解码器312可基于列地址(或其部分)提供经解码地址信号。这些经解码地址信号可激活列平面310内的CS信号。锁存器/解码器312可包含在列平面当中共享的因子锁存器312和特定于每一列平面310的局部锁存器314。因子锁存器316可将共同的第一经解码信号提供到列平面，且局部锁存器314将第二经解码信号提供到相关联列平面。基于第一经解码信号和第二经解码信号，激活列选择信号。因子锁存器314和局部锁存器316可接收列地址CA的不同部分且可基于其相应部分产生经解码信号。
可存在数个CP 310和其附属的局部锁存器314。举例来说，可存在33个CP(32个用于数据且1个用于错误校正信息)和33个局部锁存器314，以及额外GCR-CP和其局部锁存器322。在其它实例中可使用更多或更少的CP。用于表示CP 310和局部锁存器314的堆叠式方框用于表示针对每一CP 310重复(例如，重复33次)的组件。类似地，堆叠式方框用于表示针对CP 310中的每一者重复的其它组件。
GCR逻辑300包含存储由熔丝阵列(例如，图1的125)内的熔丝的状态编码的各种信息片段的冗余列熔丝锁存器302(例如，图1的119)。在图3中，熔丝锁存器302展示为包含信号集合303，所述信号集合303包含信号FzEn、FzCp、FzCa和FzSwap。此信号集合303可重复多次。信号FzEn为熔丝使能信号且指示熔丝阵列是否包含此列平面的信息。如果FzEn为不作用中的(例如，处于低逻辑电平)，那么其可指示在此列平面310中尚未进行修复或交换。信号FzSwap指示是否应切换熔丝地址(例如，是否应交换存储在锁存器CA1和CA2中的地址)。信号FzCp指示识别CP 310的地址，且信号FzCa指示指示CP内的CS地址的地址。在一些实施例中，可存在比CP 310存在的更多信号集合303，这可允许每CP执行多个修复/交换。
GCR逻辑300包含比较逻辑304。如果熔丝信号FzSwap处于作用中电平(例如，高逻辑电平)，那么列地址CA匹配存储在局部锁存器302中的地址(例如，CA[9:5]匹配fzCA[9:5])，接着比较逻辑304提供处于作用中电平的交换使能信号SwapEn。比较逻辑304还可将CP地址FzCp传递到局部比较器308的集合。存在与CP 310中的每一者相关联的局部比较器。仅当地址FzCp匹配与局部比较器308相关联的CP 310的地址时，局部比较器308各自提供处于作用中电平的信号Swap。因此，可存在各自与CP 310相关联的数个信号Swap，且仅与CP 310相关联的匹配地址FzCp的信号Swap将为作用中的。各自与一个CP 310相关联的交换逻辑电路306的集合各自将列地址CA'提供到局部锁存器314。如果信号SwapEn和Swap都为作用中的，那么交换逻辑306可更改提供到局部锁存器314的地址CA'以交换所述CP中的两个CS集合的地址。信号FzCa可指示应更改哪些地址。
举例来说，交换逻辑306可使CA的最高有效位的值反相以产生经更改地址CA'。举例来说，如果CA值的部分为通常与CSA相关联的二进制数01(例如1)，且其将存储在给定列平面310的局部锁存器314中，那么交换逻辑306可将二进制值11存储在列平面310中的一者的锁存器314中，这可致使激活信号CSB(而非CSA)。类似地，当接收到通常与CSB相关联的值11时，那么对于所述列平面，所交换值CA'可为01，这可致使激活信号CSA(而非CSB)。以此方式，在存取操作期间(假设地址尚未修复)，那么当提供列地址CA作为存取操作的部分时，如果CA指定值01，那么将存取与CSB相关联的位线，而如果CA指定值11，那么将存取与CSA相关联的位线。
比较逻辑304将来自熔丝锁存器302的信息与列地址CA进行比较以确定地址CA是否指示已修复(例如，重新分配到GCR-CP 320)的地址。举例来说，当用户发出列命令(例如读取、写入、读取修改写入等)时，接着可同时将列地址CA加载到所有比较器电路304中，使得可并行地进行比较。如果传送到比较逻辑304的FzCa信息匹配列地址CA，那么比较逻辑304提供处于作用中电平的匹配信号Match且可存取GCR-CP 320中的相关联CS集合。
图4为根据本公开的一些实施例的GCR逻辑的框图。在一些实施例中，GCR逻辑400可包含在图1的存储器装置100中，为图3的GCR逻辑300的实施方案，和/或用于执行关于图2所描述的操作。
图4的GRC逻辑400展示实例实施方案，其中为解释起见，呈现特定长度的信号(例如，数个位)和对那些位的排序的意义分配。举例来说，列平面地址CP描述为7位值(例如，CP[6:0])，且列地址CA的一部分描述为6位值(例如，CA[10:5])。为简洁起见，列地址CA[10:5]的六个位可通常称为关于图4的列地址，然而，那些位可表示提供到地址解码器的较长列地址的一部分。应理解，图4中所描述的位的数目和布置仅仅一个实例实施方案，且在其它实例实施例中，可使用不同数目的位或对那些位的意义分配。
GCR逻辑400包含两个实例‘正常’列平面CP0 410和CP1 420，以及GCR-CP430。因子锁存器432响应于锁存信号LAT接收行地址CA[10:5]，所述锁存信号LAT可为作为存取操作的部分的定时信号。因子锁存器432将共同的经解码地址信号CY765[7:0]提供到列平面CP0410、CP1 420。另外，三个列平面还具有局部锁存器，其提供特定于所述列平面的局部经解码地址信号。第一列平面CP0 410具有局部锁存器412的第一集合，其存储和解码用于存取CP0 410中的CS的地址。第二列平面420具有局部锁存器的第二集合，且GCR-CP 430具有冗余锁存器434。局部锁存器412和422接收列地址CA[9,8]和可基于如本文中所描述的交换逻辑反相的位CA[10]的一部分，且提供相应经解码信号CYL1098[7:0]。基于共同接收到的经解码信号CY765及相应局部信号CYL1098，每一列平面可激活列选择信号。以类似方式，冗余锁存器434提供经解码信号CYR98和CYR765，其在比较器406指示已修复列地址时激活GCR-CP 430中的列选择信号。
多路复用器414和AND门416充当交换逻辑(例如，图3的306)以选择性地更改局部锁存器412中保存的地址，如本文中更详细地描述。当CP地址指示与局部比较器418相关联的CP0 410时，局部比较器418激活交换逻辑，且当CP地址指示CP1 420时，局部比较器428激活交换逻辑。
为简洁起见，将详细地描述仅一个CP和其相关联电路和信号的集合。然而，此描述可适用于任一CP和其相关联电路。
GCR逻辑400还包含GCR-CP 430。GCR-CP 430可大体上类似于CP 410和420，不同之处在于GCR-CP 430包含用作修复操作的部分的冗余CS。比较器406接收来自熔丝锁存器402的信号和列地址CA，且如果当前列地址匹配来自熔丝锁存器402的经修复地址，那么提供MATCH信号以及列平面地址CP和经解码冗余地址CYR98和CYR765。冗余锁存器434响应于MATCH存储和解码列地址位且提供经解码信号CYR98和CYR765以激活GCR-CP中的列选择信号。如果已修复所述地址(例如，如果MATCH为作用中的)，那么从冗余锁存器434去往每一CP410和420的信号(未展示)可防止存取CP 410或420中的相应位线集合。
作为存取操作的部分，存储器可提供列地址CA以及信号LAT。信号LAT可为用于控制存取操作的定时的脉冲信号，例如CS脉冲。响应于LAT，可基于当前列地址更新锁存器412、422、432和434中的信息，且还可更新由那些锁存器提供的经解码信号。响应于更新的经解码地址信号，可激活一或多个列平面中的列选择信号。存储在冗余熔丝锁存器402中的信息可用于选择性地改变或引导在锁存器412、422、432和434中加载的地址。以此方式，列地址可在列平面内修复和/或交换且接着修复。
冗余熔丝锁存器402(例如，图1的119和/或图3的302)包含由阵列内的熔丝状态编码的数个信息集合。在图4的实例中，熔丝阵列具有由列平面组织的信息集合。多路复用器404可基于段信号Seg确定提供哪一信息集合。
多路复用器404提供与当前行激活位置(例如段)相关的信息集合。信息集合可包含可为7位信号的列平面地址fzCp(例如，fzCp[6:0])、可为6位信号的列地址fzCa(fzCa[10:5])和可为一位信号的交换信号fzSwap。还可存在指示是否应使能冗余的使能信号。对于每一CS，可存在信号集合，例如每一CS的信号fzCp、fzCa和fzSwap。举例来说，对于每一CP，可存在fzCp、fzCa和fzSwap的32个集合。
比较器406从熔丝锁存器402接收信号fzCp、fzCa和fzSwap(通过多路复用器404)。比较器406还接收列地址CA作为存取操作的部分。当信号fzCa匹配列地址CA时且当信号fzSwap为作用中的(例如，处于高电平)时，比较器提供处于作用中电平的信号SwapEn。比较器406可比较fzCa和CA的位。在一些实施例中，比较器406可跳过比较用于交换地址的位。举例来说，在图4的实例中，最高有效位用于交换地址，且除了最高有效位以外，可比较fzCa和CA的位。在不同逻辑用于交换列平面内的地址的其它实施例中，可不比较其它位。在此实例中，比较位CA[9:5]和fzCa[9:5]，但忽略位CA[10]和fzCa[10]。如果在作用中电平下提供信号SwapEn，那么列平面地址CP也由比较器406提供。列平面地址CP[6:0]可为来自SwapEn处于作用中电平的冗余集合中的一者的熔丝CP地址fzCp[6:0]。
将信号SwapEn共同地提供到交换逻辑电路中的每一者。举例来说，AND门416和426中的每一者的一个端子耦合到来自比较器406的信号SwapEn。局部比较器418和428中的每一者从比较器接收CP地址。仅当CP地址匹配在所述局部比较器中编程的值时，每一局部比较器提供相应CPMatch信号。举例来说，仅当CP地址具有匹配与CP0410相关联的值的值时(例如，当CP＝000000时)，局部比较器418提供处于作用中电平的信号CPMatch，而当CP地址具有与CP1 420相关联的值时(例如，当CP＝000001时)，局部比较器428提供处于作用中电平的信号CPMatch。
当信号SwapEn为作用中的时且当信号SwapEn来自相应的局部比较器418和428时，每一AND门416和426提供处于作用中电平的相应交换信号Swap。换句话说，每一CP 410和420具有相关联信号Swap，所述信号Swap仅当地址CA匹配存储在熔丝锁存器中的地址fzCa(除了最高有效位以外)时，当信号fzSwap为作用中的时，当在地址fzCp匹配所述列平面的地址时才为作用中的。信号Swap耦合到多路复用器(例如，414和424)的选择器端子。
每一CP 410和420具有接收列地址CA的相关联的多路复用器414和424。在图4的实施例中，多路复用器仅接收最高有效位CA[10]。每一多路复用器具有耦合到CA[10]的反相输入和非反相输入。如果信号Swap为非作用中的，那么CA[10]的非反相值作为多路复用器414和424的输出提供到局部锁存器412或422。如果信号Swap为作用中的，那么提供CA[10]的反相值。局部锁存器412和422存储列地址CA，其中由与所述锁存器相关联的多路复用器414或424提供最高有效位CA[10]。因此，如果信号Swap为作用中的，那么以其最高有效位的反相值存储地址。由于比较器406提供信号SwapEn而不比较CA的最高有效位，因此两个地址(例如，除了最高有效位以外共同共享所有内容的地址)可都使其最高有效位反相。
以此方式，可交换加载到两个局部锁存器412和422中的列地址的部分。举例来说，如果列地址CA[10:8]的位为000，且Swap信号对于CP1 420为作用中的，那么将值000加载到局部锁存器412中，但将值100加载到局部锁存器420中。因此，CP0 410和CP1420的经解码信号CYL1098为不同的，且在CP0 410和CP1 420中激活不同列选择信号CS。举例来说，如果列地址CA[10:5]通常会导致在列平面中激活信号CS1，但信号Swap对于CP1 420为作用中的，那么信号CS1可在CP0 410中为作用中的，但信号CS33可在CP1 420中为作用中的。因此，不同位线将在CP0和CP1中变为作用中的，除非如本文中所描述，修复地址，在此情况下将激活GCR-CP 430中的位线。
比较器406还基于地址CA与来自熔丝锁存器402的地址fzCA的比较而提供信号MATCH。如果CA与fzCa之间存在匹配，那么信号MATCH与CP地址CP(其为fzCp)和经解码地址信号CYR98和CYR765一起在作用中电平下提供。经解码地址信号CYR98和CYR765可基于哪一列冗余集合提供信号MATCH。这些信号的数目可基于冗余CS线的数目。锁存器434响应于信号MATCH为作用中的(和锁存信号LAT的脉冲)而存储地址CA和列平面地址CP。
举例来说，来自熔丝锁存器的第一信息集合包含指定CP0 410的列平面地址(例如，CP[6:0]＝0)、指定列选择集合CS1的列地址CA(例如，CA[10:5]＝0x01)和非作用中熔丝交换信号fzSwap＝0。由于信号fzSwap为非作用中的，因此比较器406将仅提供处于非作用中电平的SwapEn。因此，地址0x01锁存在与第一CS集合CS1相关联的局部锁存器412中。当地址CA匹配地址0x01时，在作用中电平下提供信号MATCH，且地址CA＝0x01且CP＝0都锁存在锁存器434中。因此，在存取操作期间，当列地址调用0x01和CP0时，将存取GCR-CP 430中的冗余位线集合RCS1而非CP0 410中的CS1。
第二实例信息集合包含指示CP1 420的列平面地址(例如，CP＝1)、与第二CS集合CS33相关联的列地址CA＝0x11和作用中fzSwap信号。因此，当地址CA匹配0x*1(其中*指示未比较MSB)时，比较器406提供处于作用中电平的SwapEn。换句话说，对于CA＝0x11且CA＝0x01，SwapEn将为作用中的。由于CP＝1，仅局部比较器428将提供处于作用中电平的CPMatch，且因此地址0x01和0x11当存储在局部锁存器422中时将使其最高有效位反相。因此，地址0x11将与第一CS集合相关联，且地址0x01将与第二CS集合相关联。举例来说，当CS1由0x01存取时，通常信号CYL1098[0]较高，而CYL1098[4]将响应于0x01较高，且CYL1098[0]将响应于0x11较高。另外，当地址CA匹配fzCa时，将在作用中电平下提供信号MATCH。因此，将通过对冗余列集合中的失效地址进行编程而修复CP1 420中的CS33。
图5为根据本公开的一些实施例的GCR逻辑的框图。GCR逻辑500可表示集中于产生分别用于交换所选择列平面内的地址且修复地址的Swap和MATCH信号的GCR逻辑的一部分。举例来说，在一些实施例中，GCR逻辑500可包含在图1的存储器装置100中，为图3的GCR逻辑300和/或图4的400的实施方案，和/或用于执行关于图2所描述的操作。
GCR逻辑500包含存储数个信息集合的熔丝锁存器502。所述集合包含数个个别值，其编程到熔丝阵列502中。举例来说，可基于测试和定位存储器阵列中的错误(图5中未展示)由修复分析器(例如，图1的150)将信息编程到熔丝阵列502中。举例来说，给定信息集合可涉及修复操作，例如GCR操作。所述集合包含指示信息集合是否处于作用中的熔丝使能信号FzEn、指示列平面的熔丝列平面地址FzCp、指示列平面中的列选择集合(例如，CS信号的值)的熔丝列地址fzCa以及指示是否应在列平面内交换地址的熔丝交换信号FzSwap。
多路复用器504基于激活信号ACT(其可充当图4的段信号Seg)向信息集合506提供定时。基于列平面中的CS集合的数目，可存在数个集合506。举例来说，可存在32个集合506。
比较逻辑(例如，图3的304和/或图4的406)接收信息集合506。如果所接收列地址CA匹配集合506中的FzCA地址，那么比较逻辑提供处于高电平的匹配信号MATCH。如果信号MATCH为作用中的，那么可修复地址CA(或其一部分)(例如，通过存储在图3的锁存器322和/或图4的432中)。如果地址FzCa的一部分与地址CA的对应部分之间存在匹配，那么可在作用中电平下提供信号SwapEn。举例来说，可比较除了CA和FzCa的最高有效位以外的每一位。如果在作用中电平下提供信号SwapEn，那么还将熔丝列平面地址FzCp提供到局部比较器510。
局部比较器510(例如，图3的308和/或图4的418/428)各自用识别列平面的代码进行编程。如果所接收fzCp匹配所述代码，那么局部比较器510提供处于作用中电平的相应CPMatch信号。如果SwapEn和CPMatch都为作用中的，那么AND门512提供处于作用中电平的交换信号Swap。可基于列平面的数目而存在数个局部比较器510，且因此存在数个CPMatch信号和AND门512。举例来说，可存在33个局部比较器510、列平面匹配信号CPMatch和交换信号Swap。
当交换信号为作用中的时，在当前列平面内交换两个逻辑地址，如由FzCp所指示。举例来说，两个逻辑地址可交换其最高有效位。
图6为根据本公开的一些实施例的方法的流程图。在一些实施例中，方法600可由图1和3至5的设备或***中的一或多者实施，且可用于执行关于图2所描述的交换和修复。
方法600可通常以方框610开始，其描述确定由第一列平面中的第一地址存取的第一位线集合(例如，图2的CP 210中的集合212)和由第二列平面中的第一地址存取的第二位线集合(例如，图2的CP 220中的集合222)都为有缺陷的。举例来说，方法600可包含用修复分析器(例如，图1的150)测试存储器以定位与有缺陷的位线或位线集合相关联的地址。如果确定第一地址在第一列平面和第二列平面中都为有缺陷的，那么方法可包含将信息编程到熔丝阵列(例如，图1的125)中。举例来说，方法600可包含对第一信息集合进行编程，所述第一信息集合包含第一地址、与第一列平面相关联的第一列平面地址和处于非作用中电平的交换信号，及对第二信息集合进行编程，所述第二信息集合包含第二地址、与第二列平面相关联的第二列平面地址和处于作用中电平的交换信号。熔丝阵列中的信息可存储在熔丝锁存器中以供在存储器的操作期间使用。
方法600包含方框620，其描述将第二列平面中的第一地址与第二列平面中的第二地址交换，使得第二位线集合与第二地址相关联。举例来说，方法可包含通过使第一地址的最高有效位反相而将第一地址转换为第二地址(例如，利用交换逻辑，例如图3的306)。方法600可包含基于所接收列地址何时匹配来自熔丝锁存器的第一地址或第二地址(例如，因为在比较中忽略最高有效位)且来自熔丝锁存器的交换信号为作用中的而产生交换使能信号。方法可包含将来自熔丝阵列的列平面地址与存储在数个局部比较器(例如，图3的308)中的每一者中的值进行比较，且接着当交换使能信号为作用中的且存在匹配时产生交换信号。响应于交换信号为作用中的，可交换地址。可通过改变存储在与所述列平面相关联的局部锁存器中的地址而将第二地址分配到第二位线集合来交换地址。方法600还可包含将第一地址分配到第二列平面中的第三位线集合。
方法600包含：方框630，其描述将第一地址从第一列平面修复到全局列修复(GCR)列平面中的第一冗余位线集合；及方框640，其描述将第二地址从第二列平面修复到GCR列平面中的第二修复位线集合。可通过将第一地址存储在第一修复局部锁存器中且将第二地址存储在第二修复局部锁存器(例如，图3的322)中而修复地址。方法600可包含响应于存储在熔丝阵列中的熔丝列地址匹配所接收列地址而提供处于作用中电平的匹配信号，及响应于匹配信号为作用中的而修复列地址。方法600可包含接收第一地址作为存取操作的部分且存取第一冗余位线集合，及接收第二地址作为存取操作的部分且存取第二冗余位线集合。
当然，应了解，根据本发明***、装置和方法，本文中所描述的实例、实施例或过程中的任一者可与一或多个其它实例、实施例和/或过程组合或在单独的装置或装置部分当中分开和/或执行。
最后，上文的论述意图仅说明本发明***且不应被理解为将所附权利要求书限制于任何特定实施例或实施例群组。因此，虽然已参考示范性实施例详细地描述本发明***，但还应了解，在不脱离如在所附权利要求书中所阐述的本发明***的更广和既定精神和范围的情况下，所属领域的技术人员可设计众多修改和替代实施例。因此，说明书和图式应以说明性方式看待，且并不意图限制所附权利要求书的范围。

Claims (20)

1.一种设备，其包括：
第一列平面，其包括当列地址解码成第一列选择信号时存取的第一位线集合和当所述列地址解码成第二列选择信号时存取的第二位线集合；
全局列修复GCR，其包括当所述列地址匹配存储在第一修复锁存器中的值时存取的第一冗余位线集合和当所述列地址匹配存储在第二修复锁存器中的值时存取的第二修复位线集合；
交换逻辑，其配置成接收与所述第一列选择信号相关联的第一地址值、与所述第二列选择信号相关联的第二地址值，且当交换信号为作用中的时，响应于所述第一地址值存取所述第二位线集合且响应于所述第二地址值存取所述第一位线集合；及
比较逻辑，其配置成将所述第二地址值存储在所述第二修复锁存器中。
2.根据权利要求1所述的设备，其进一步包括：
第二列平面，其包括当所述列地址解码成第一列选择信号时存取的第三位线集合，且
其中所述比较逻辑进一步配置成将所述第一地址值存储在所述第一修复锁存器中。
3.根据权利要求1所述的设备，其进一步包括与所述第一列平面相关联的局部比较器，其中所述局部比较器配置成接收列平面地址，且当所述列平面地址匹配在所述局部比较器中编程的值且当交换使能信号为作用中的时提供处于作用中电平的所述交换逻辑。
4.根据权利要求1所述的设备，其进一步包括配置成存储熔丝列平面地址、熔丝列地址和熔丝交换信号的熔丝阵列，且其中所述比较器配置成当所述列地址匹配所述熔丝列地址时接收列地址且将所述第二地址值存储在所述第二修复锁存器中，且当所述列地址匹配所述熔丝列地址时提供处于作用中电平的所述交换使能信号且提供所述熔丝列平面地址作为所述列平面地址。
5.根据权利要求1所述的设备，其中所述交换逻辑配置成响应于所述交换信号为作用中的而将所述第一地址值改变成所述第二地址值且将所述第二地址值改变成所述第一地址值。
6.根据权利要求5所述的设备，其中所述交换逻辑配置成当所述交换信号为作用中的时使所接收地址值的位反相。
7.根据权利要求1所述的设备，其中当所述列地址具有所述第二值时，存取所述第二修复位线集合而非所述第一位线集合。
8.一种方法，其包括：
确定由第一列平面中的第一地址存取的第一位线集合和由第二列平面中的所述第一地址存取的第二位线集合都为有缺陷的；
将所述第二列平面中的所述第一地址与所述第二列平面中的第二地址交换，使得所述第二位线集合与所述第二地址相关联；
将所述第一地址从所述第一列平面修复到全局列修复GCR列平面中的一个冗余位线集合；及
将所述第二地址从所述第二列平面修复到所述GCR列平面中的另一修复位线集合。
9.根据权利要求8所述的方法，其进一步包括通过使所述第一地址的位和所述第二地址的位反相而交换所述第二列平面中的所述第一地址和所述第二地址。
10.根据权利要求8所述的方法，其进一步包括：
将熔丝列地址、熔丝列平面地址和熔丝交换信号存储在熔丝阵列中；
用比较器电路将所述熔丝列地址的一部分与所接收列地址的一部分进行比较，且当所述熔丝地址匹配所述熔丝列地址且所述熔丝交换信号为作用中的时提供所述熔丝列平面地址和处于作用中电平的交换使能信号。
11.根据权利要求10所述的方法，其进一步包括：
将所述熔丝列平面地址与在与所述第二列平面相关联的局部比较器中编程的值进行比较，且当所述交换使能信号为作用中的且所述熔丝列平面地址匹配所述值时提供处于作用中电平的交换信号；及
当所述交换信号处于所述作用中电平时交换所述第一地址和所述第二地址。
12.根据权利要求10所述的方法，其进一步包括：
响应于所述熔丝列地址匹配所述所接收列地址而用所述比较器电路提供处于作用中电平的匹配信号；及
响应于所述匹配信号为作用中的而修复所述列地址。
13.根据权利要求8所述的方法，其进一步包括：
接收所述第一地址作为存取操作的部分且存取所述第一冗余位线集合；及
接收所述第二地址作为存取操作的部分且存取所述第二冗余位线集合。
14.一种设备，其包括：
第一列平面，其包括与第一地址相关联的第一位线集合；
第二列平面，其包括与所述第一地址相关联的第二位线集合；
交换逻辑，其配置成将所述第一地址改变为不同于所述第一地址的第二地址且将所述第二地址分配到所述第二位线集合；及
比较逻辑，其配置成通过将所述第一地址和所述第二地址分配到相应的第一冗余位线集合和第二冗余位线集合而修复所述第一地址和所述第二地址。
15.根据权利要求14所述的设备，其中所述交换逻辑配置成通过使所述第一地址的位反相而将所述第一地址改变为所述第二地址。
16.根据权利要求14所述的设备，其中所述交换逻辑进一步配置成将所述第一地址分配到所述第二列平面中的第三位线集合。
17.根据权利要求14所述的设备，其进一步包括：
第一局部锁存器，其与所述第一列平面相关联；
第二局部锁存器，其与所述第二列平面相关联；
其中所述交换逻辑配置成接收所述第一地址且将所述第一地址的一部分存储在所述第一局部锁存器中且将所述第一地址的改变部分存储在所述第二局部锁存器中。
18.根据权利要求14所述的设备，其进一步包括熔丝阵列，所述熔丝阵列配置成存储包含所述第一地址、与所述第一列平面相关联的第一列平面地址和处于非作用中电平的熔丝交换信号的第一信息集合及包含所述第二地址、与所述第二列平面相关联的第二列平面地址和处于作用中电平的所述熔丝交换信号的第二信息集合。
19.根据权利要求18所述的设备，其中所述比较逻辑配置成当所接收列地址匹配所述第一地址或所述第二地址且所述熔丝交换信号处于所述作用中电平时提供处于作用中电平的交换使能信号和所述第二列平面地址，所述设备进一步包括：
局部比较器，其配置成当所述交换使能信号为作用中的时且当所述第二列平面地址匹配在所述局部比较器中编程的值时提供处于所述作用中电平的交换信号，
其中所述交换逻辑配置成当所述交换信号为作用中的时改变所述第二列平面的所述所接收列地址。
20.根据权利要求18所述的设备，其中所述比较逻辑配置成响应于所接收列地址匹配所述第一信息集合中的所述第一地址而修复所述第一地址，且配置成响应于所述所接收列地址匹配所述第二信息集合中的所述第二地址而修复所述第二地址。
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