CN116739094A - 量子线路的串扰优化方法、装置、存储介质及电子装置 - Google Patents
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Abstract
本发明公开了一种量子线路的串扰优化方法、装置、存储介质及电子装置，方法包括：获取量子芯片的属性数值，所述量子芯片用于运行量子线路；根据所述量子芯片的属性数值与所述量子线路的量子逻辑门，生成对应的用于表征串扰的可满足性模理论SMT函数；求解所述SMT函数，并根据所述SMT函数的解重构所述量子线路。利用本发明实施例，能够根据串扰重构量子线路，以减缓量子线路执行过程中的串扰影响，提高量子线路的执行效率和稳定性，并补充相关技术的空白。
Description
技术领域
本发明属于量子计算技术领域，特别是一种量子线路的串扰优化方法、装置、存储介质及电子装置。
背景技术
随着电子技术的不断发展，在高速电路中信号的频率的变高、边沿变陡、电路板的尺寸变小、布线的密度变大，这些因素使得在高速数字电路的设计中，信号完整性问题越来越突出，其已经成为高速电路设计工程师不可避免的问题。
串扰是指有害信号从一个网络转移到另一个网络，它是信号完整性问题中一个重要问题，在数字设计中普遍存在，有可能出现在芯片、PCB板、连接器、芯片封装和连接器电缆等器件上，如何降低芯片串扰的影响则是一个亟待解决的问题。
发明内容
本发明的目的是提供一种量子线路的串扰优化方法、装置、存储介质及电子装置，以解决现有技术中的不足，它能够根据串扰重构量子线路，以减缓量子线路执行过程中的串扰影响，提高量子线路的执行效率和稳定性，并补充相关技术的空白。
本申请的一个实施例提供了一种量子线路的串扰优化方法，方法包括：
获取量子芯片的属性数值，所述量子芯片用于运行量子线路；
根据所述量子芯片的属性数值与所述量子线路的量子逻辑门，生成对应的用于表征串扰的可满足性模理论SMT函数；
求解所述SMT函数，并根据所述SMT函数的解重构所述量子线路。
可选的，所述获取量子芯片的属性数值，包括：
获取所述量子芯片的相干时间、量子逻辑门操作的持续时间与误差率。
可选的，所述生成对应的用于表征串扰的可满足性模理论SMT函数，包括：
根据所述量子芯片的属性数值与所述量子线路的量子逻辑门，构建第一约束函数，所述第一约束函数用于约束所述量子线路内量子逻辑门的执行顺序。
可选的，所述生成对应的用于表征串扰的可满足性模理论SMT函数，还包括：
根据所述量子芯片的属性数值与所述量子线路的量子逻辑门，构建第二约束函数，所述第二约束函数用于约束所述量子线路内量子逻辑门的时序重叠情况。
可选的，所述生成对应的用于表征串扰的可满足性模理论SMT函数，还包括：
根据所述量子芯片的属性数值与所述量子线路的量子逻辑门，构建第三约束函数，所述第二约束函数用于约束所述量子线路内量子芯片的退相干时间。
可选的，所述生成对应的用于表征串扰的可满足性模理论SMT函数，还包括：
根据所述第一约束函数、所述第二约束函数与所述第三约束函数，生成所述可满足性模理论SMT函数。
可选的，根据所述SMT函数的解重构所述量子线路，包括：
根据所述可满足性模理论函数的解确定所述量子线路内量子逻辑门的起始运行时间；
确定所述量子逻辑门的运行时长，根据所述量子逻辑门的起始运行时间和运行时长在所述量子线路内添加屏障操作，其中，所述屏障操用于隔开所述量子逻辑门。
本发明的又一实施例提供了一种量子线路的串扰调度装置，装置包括：
获取模块，用于获取量子芯片的属性数值，所述量子芯片用于运行量子线路；
生成模块，用于根据所述量子芯片的属性数值与所述量子线路的量子逻辑门，生成对应的用于表征串扰的可满足性模理论SMT函数；
重构模块，用于求解所述SMT函数，并根据所述SMT函数的解重构所述量子线路。
本发明的一个实施例提供了一种存储介质，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上述任一项所述的方法。
本发明的一个实施例提供了一种电子装置，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上述任一项所述的方法。
与现有技术相比，本发明提供的一种量子线路的串扰优化方法，通过获取量子芯片的属性数值，量子芯片用于运行量子线路；根据量子芯片的属性数值与量子线路的量子逻辑门，生成对应的用于表征串扰的可满足性模理论SMT函数；求解SMT函数，并根据SMT函数的解重构量子线路，从而实现根据串扰对应的SMT函数重构量子线路，以减缓量子线路执行过程中的串扰影响，提高量子线路的执行效率和稳定性，并补充相关技术的空白。
附图说明
图1为本发明实施例提供的一种量子线路的串扰优化方法的计算机终端的硬件结构框图；
图2为本发明实施例提供的一种量子线路的串扰优化方法的流程示意图；
图3为本发明实施例提供的一种量子线路的串扰优化装置的结构示意图。
具体实施方式
下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
本发明实施例首先提供了一种量子线路的串扰优化方法，该方法可以应用于电子设备，如计算机终端，具体如普通电脑、量子计算机等。
下面以运行在计算机终端上为例对其进行详细说明。图1为本发明实施例提供的一种量子线路的串扰优化方法的计算机终端的硬件结构框图。如图1所示，计算机终端可以包括一个或多个(图1中仅示出一个)处理器102(处理器102可以包括但不限于微处理器MCU或可编程逻辑器件FPGA等的处理装置)和用于存储数据的存储器104，可选地，上述计算机终端还可以包括用于通信功能的传输装置106以及输入输出设备108。本领域普通技术人员可以理解，图1所示的结构仅为示意，其并不对上述计算机终端的结构造成限定。例如，计算机终端还可包括比图1中所示更多或者更少的组件，或者具有与图1所示不同的配置。
存储器104可用于存储应用软件的软件程序以及模块，如本申请实施例中的量子线路的串扰优化方法对应的程序指令/模块，处理器102通过运行存储在存储器104内的软件程序以及模块，从而执行各种功能应用以及数据处理，即实现上述的方法。存储器104可包括高速随机存储器，还可包括非易失性存储器，如一个或者多个磁性存储装置、闪存、或者其他非易失性固态存储器。在一些实例中，存储器104可进一步包括相对于处理器102远程设置的存储器，这些远程存储器可以通过网络连接至计算机终端。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
传输装置106用于经由一个网络接收或者发送数据。上述的网络具体实例可包括计算机终端的通信供应商提供的无线网络。在一个实例中，传输装置106包括一个网络适配器(Network Interface Controller，NIC)，其可通过基站与其他网络设备相连从而可与互联网进行通讯。在一个实例中，传输装置106可以为射频(Radio Frequency，RF)模块，其用于通过无线方式与互联网进行通讯。
需要说明的是，真正的量子计算机是混合结构的，它包含两大部分：一部分是经典计算机，负责执行经典计算与控制；另一部分是量子设备，负责运行量子程序进而实现量子计算。而量子程序是由量子语言如QRunes语言编写的一串能够在量子计算机上运行的指令序列，实现了对量子逻辑门操作的支持，并最终实现量子计算。具体的说，量子程序就是一系列按照一定时序操作量子逻辑门的指令序列。
在实际应用中，因受限于量子设备硬件的发展，通常需要进行量子计算模拟以验证量子算法、量子应用等等。量子计算模拟即借助普通计算机的资源搭建的虚拟架构(即量子虚拟机)实现特定问题对应的量子程序的模拟运行的过程。通常，需要构建特定问题对应的量子程序。本发明实施例所指量子程序，即是经典语言编写的表征量子比特及其演化的程序，其中与量子计算相关的量子比特、量子逻辑门等等均有相应的经典代码表示。
量子线路作为量子程序的一种体现方式，也称量子逻辑电路，是最常用的通用量子计算模型，表示在抽象概念下对于量子比特进行操作的线路，其组成包括量子比特、线路(时间线)，以及各种量子逻辑门，最后常需要通过量子测量操作将结果读取出来。
不同于传统电路是用金属线所连接以传递电压信号或电流信号，在量子线路中，线路可看成是由时间所连接，亦即量子比特的状态随着时间自然演化，在这过程中按照哈密顿运算符的指示，一直到遇上逻辑门而***作。
一个量子程序整体上对应有一条总的量子线路，本发明所述量子程序即指该条总的量子线路，其中，该总的量子线路中的量子比特总数与量子程序的量子比特总数相同。可以理解为：一个量子程序可以由量子线路、针对量子线路中量子比特的测量操作、保存测量结果的寄存器及控制流节点(跳转指令)组成，一条量子线路可以包含几十上百个甚至千上万个量子逻辑门操作。量子程序的执行过程，就是对所有的量子逻辑门按照一定时序执行的过程。需要说明的是，时序即单个量子逻辑门被执行的时间顺序。
需要说明的是，经典计算中，最基本的单元是比特，而最基本的控制模式是逻辑门，可以通过逻辑门的组合来达到控制电路的目的。类似地，处理量子比特的方式就是量子逻辑门。使用量子逻辑门，能够使量子态发生演化，量子逻辑门是构成量子线路的基础，量子逻辑门包括单比特量子逻辑门，如Hadamard门(H门，阿达马门)、泡利-X门(X门)、泡利-Y门(Y门)、泡利-Z门(Z门)、RX门、RY门、RZ门等等；两比特或多比特量子逻辑门，如CNOT门、CR门、CZ门、iSWAP门、Toffoli门等等。量子逻辑门一般使用酉矩阵表示，而酉矩阵不仅是矩阵形式，也是一种操作和变换。一般量子逻辑门在量子态上的作用是通过酉矩阵左乘以量子态右矢对应的矩阵进行计算的。
参见图2，图2为本发明实施例提供的一种量子线路的串扰优化方法的流程示意图，可以包括如下步骤：
S201，获取量子芯片的属性数值，所述量子芯片用于运行量子线路；
具体的，量子芯片的属性数值，可以包括但不限于：量子芯片的相干时间、量子逻辑门操作的持续时间与误差率。
示例性的，单个量子比特位的相干时间范围可以为从10微秒到100微秒。当两个量子线路在具有100微秒相干时间的最佳量子比特位上分别执行30微秒、50微秒时，执行误差影响后者相较前者将明显增高。所以，在尽可能短的相干时间内完成线路操作将获得更好的执行结果。
量子逻辑门操作、测量操作的持续时间是指运行量子逻辑门、量子测量操作的运行时长，对应误差率指运行发生错误的错误率，错误率表征量子比特位的可靠性。
量子芯片，是指量子计算机的处理器，通过设置量子比特、量子逻辑门的物理实现，能够真实地运行量子线路。而在量子芯片真实运行量子线路的过程中，由于硬件条件限制，作用于相邻量子比特的量子逻辑门之间会受到串扰影响，且发生串扰时对两量子逻辑门例如CNOT门等影响较大。
S202，根据所述量子芯片的属性数值与所述量子线路的量子逻辑门，生成对应的用于表征串扰的可满足性模理论SMT函数；
具体的，可以通过一个或多个约束条件构造约束函数，将串扰规避问题转化为优化问题，使用SMT(Satisfiability Modulo Theories，可满足性模理论)函数(求解器)解决。
在一种实现方式中，可以根据量子芯片的属性数值与所述量子线路的量子逻辑门，构建第一约束函数，第一约束函数用于约束所述量子线路内量子逻辑门的执行顺序。
具体的，第一约束函数对应数据依赖约束条件：表示两个量子操作之间的数据依赖关系，对于两个量子操作a、b，如果两个量子操作在同一个量子比特位上操作，且b使用a的输出，则b在a执行完成之后启动执行，b依赖于a，数学表示b＞a。设Q是量子比特位的集合，G是量子逻辑门的集合。对于每个门g，起始时间用g.τ表示，持续时间用g.δ表示，错误率用g.∈表示，对于每个量子比特位q，设置相干错误率变量q.∈。一种示例性的第一约束函数如下：
进一步的，在构建第一约束函数的基础上，还可以根据所述量子芯片的属性数值与所述量子线路的量子逻辑门，构建第二约束函数，第二约束函数用于约束所述量子线路内量子逻辑门的时序重叠情况。
具体的，第二约束函数对应门误差约束条件：该约束为每个量子逻辑门设置串扰相关的错误率，优选双量子逻辑门，用于跟踪两个量子逻辑门在执行时是否重叠，即是否处于同一时序，发生重叠的量子逻辑门可能会产生串扰并引发执行错误。一种示例性的第二约束函数如下：
oij＝(gj.τ≤gi.τ+gi.δ∧gi.τ≤gj.τ+gj.δ)
其中，Oij表示重叠表示，用于跟踪gi和gj是否重叠，CanOlp(gi)表示与量子逻辑门gi重叠的所有量子逻辑门操作的集合，Olpk表示CanOlp(gi)的幂集(powerset)中的每个非空子集，NotOlpk表示补集，NotOlpk＝CanOlp(gi)\Olpk，E(gj)表示当一个逻辑门在时间上不与其他操作重叠时的错误率，即无串扰独立错误率。
进一步的，还可以根据所述量子芯片的属性数值与所述量子线路的量子逻辑门，构建第三约束函数，所述第三约束函数用于约束所述量子线路内量子芯片的退相干时间。
具体的，第三约束函数对应退相干错误约束条件：该约束跟踪量子线路中每个量子比特位的退相干时间内发生的退相干错误。一种示例性的第三约束函数如下：
qi.t＝L(qi).τ+L(qi).δ-F(qi).τ
其中，qi.t表示量子比特位qi的寿命(可用时长)，F(qi)表示作用于qi的第一个量子逻辑门，L(qi)表示作用于qi的最后一个量子逻辑门，qi.T表示qi所能设置的最大可用时长。
进一步的，还可以根据所述第一约束函数、所述第二约束函数与所述第三约束函数，生成所述可满足性模理论SMT函数。
具体的，上述约束条件可以择一或多进行组合使用。优选的，可以根据上述每一项约束函数，生成SMT函数如下：
代入q.∈的定义，得到：
可选地的，为了测试串扰和退相干误差的相对重要性，可以考虑额外设置串扰权重因子ω∈[0，1]，进而得到：
S203，求解所述SMT函数，并根据所述SMT函数的解重构所述量子线路。
具体的，SMT的全称是Satisfiability Modulo Theories，可被翻译为“可满足性模理论”、“多理论下的可满足性问题”或者“特定(背景)理论下的可满足性问题”，其判定算法被称为SMT求解器。简单地说，一个SMT公式是结合了理论背景的逻辑公式，其中的命题变量可以代表理论公式。通过求解SMT函数，判断是否发生串扰和发生串扰的位置，合理利用屏障BARRIER操作间隔开发生串扰影响的两个逻辑门，同时还需要保证退相干误差的影响，在较低的相干时间内避免串扰发生。其中，SMT求解器为现有技术，本申请在此不对其进行赘述，可以求解得到每个量子逻辑门的起始运行时刻为准。
具体的，可以根据所可满足性模理论函数的解确定所述量子线路内量子逻辑门的起始运行时间；确定所述量子逻辑门的运行时长，根据所述量子逻辑门的起始运行时间和运行时长在所述量子线路内添加屏障操作，其中，所述屏障操用于隔开所述量子逻辑门。量子逻辑门的运行时长是固定的，具体由量子逻辑门的种类确定。
示例性的，假设相干时间为100微秒，根据起始运行时间点，得到同一时序内两两相邻的两量子量子逻辑门有10个，在执行其中1个两量子逻辑门的同时，如果执行相邻另一个两量子逻辑门，容易发生串扰，对此可以使用屏障操作将该两个逻辑门隔开，在其中一个执行完成后，然后执行另一个，类似于将并行执行的量子逻辑门隔为串行执行。但是，一味地进行屏障操作，串行执行会增加量子逻辑门的总执行时长，导致量子线路在相干时间内较晚的时间点甚至超过相干时间范围才能执行完毕，退相干误差会显著加大。因此，在实际应用中，可以使用SMT函数求解进行优化，得到优选使用屏障操作的量子逻辑门及其起始运行时间点和运行时长，在尽可能短的相干时间内尽可能多的屏障开发生串扰的量子逻辑门，从而减缓串扰的同时平衡退相干影响。
可见，通过获取量子芯片的属性数值，量子芯片用于运行量子线路；根据量子芯片的属性数值与量子线路的量子逻辑门，生成对应的用于表征串扰的可满足性模理论SMT函数；求解SMT函数，并根据SMT函数的解重构量子线路，从而实现根据串扰对应的SMT函数重构量子线路，以减缓量子线路执行过程中的串扰影响，提高量子线路的执行效率和稳定性，并补充相关技术的空白。
参见图3，图3为本发明实施例提供的一种量子线路的串扰优化装置的结构示意图，与图2所示的流程相对应，所述装置包括：
获取模块301，用于获取量子芯片的属性数值，所述量子芯片用于运行量子线路；
生成模块302，用于根据所述量子芯片的属性数值与所述量子线路的量子逻辑门，生成对应的用于表征串扰的可满足性模理论SMT函数；
重构模块303，用于求解所述SMT函数，并根据所述SMT函数的解重构所述量子线路。
具体的，所述获取模块，具体用于：
获取所述量子芯片的相干时间、量子逻辑门操作的持续时间与误差率。
具体的，所述生成模块，具体用于：
根据所述量子芯片的属性数值与所述量子线路的量子逻辑门，构建第一约束函数，所述第一约束函数用于约束所述量子线路内量子逻辑门的执行顺序。
具体的，所述生成模块，具体还用于：
根据所述量子芯片的属性数值与所述量子线路的量子逻辑门，构建第二约束函数，所述第二约束函数用于约束所述量子线路内量子逻辑门的时序重叠情况。
具体的，所述生成模块，具体还用于：
根据所述量子芯片的属性数值与所述量子线路的量子逻辑门，构建第三约束函数，所述第二约束函数用于约束所述量子线路内量子芯片的退相干时间。
具体的，所述生成模块，具体还用于：
根据所述第一约束函数、所述第二约束函数与所述第三约束函数，生成所述可满足性模理论SMT函数。
具体的，所述重构模块，具体用于：
根据所述可满足性模理论函数的解确定所述量子线路内量子逻辑门的起始运行时间；
确定所述量子逻辑门的运行时长，根据所述量子逻辑门的起始运行时间和运行时长在所述量子线路内添加屏障操作，其中，所述屏障操用于隔开所述量子逻辑门。
可见，通过获取量子芯片的属性数值，量子芯片用于运行量子线路；根据量子芯片的属性数值与量子线路的量子逻辑门，生成对应的用于表征串扰的可满足性模理论SMT函数；求解SMT函数，并根据SMT函数的解重构量子线路，从而实现根据串扰对应的SMT函数重构量子线路，以减缓量子线路执行过程中的串扰影响，提高量子线路的执行效率和稳定性，并补充相关技术的空白。
本发明实施例还提供了一种存储介质，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上述任一项方法实施例中的步骤。
具体的，在本实施例中，上述存储介质可以被设置为存储用于执行以下步骤的计算机程序：
S1，获取量子芯片的属性数值，所述量子芯片用于运行量子线路；
S2，根据所述量子芯片的属性数值与所述量子线路的量子逻辑门，生成对应的用于表征串扰的可满足性模理论SMT函数；
S3，求解所述SMT函数，并根据所述SMT函数的解重构所述量子线路。
具体的，在本实施例中，上述存储介质可以包括但不限于：U盘、只读存储器(Read-Only Memory，简称为ROM)、随机存取存储器(Random Access Memory，简称为RAM)、移动硬盘、磁碟或者光盘等各种可以存储计算机程序的介质。
本发明实施例还提供了一种电子装置，包括存储器和处理器，其特征在于，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上述任一项方法实施例中的步骤。
具体的，上述电子装置还可以包括传输设备以及输入输出设备，其中，该传输设备和上述处理器连接，该输入输出设备和上述处理器连接。
具体的，在本实施例中，上述处理器可以被设置为通过计算机程序执行以下步骤：
S1，获取量子芯片的属性数值，所述量子芯片用于运行量子线路；
S2，根据所述量子芯片的属性数值与所述量子线路的量子逻辑门，生成对应的用于表征串扰的可满足性模理论SMT函数；
S3，求解所述SMT函数，并根据所述SMT函数的解重构所述量子线路。
以上依据图式所示的实施例详细说明了本发明的构造、特征及作用效果，以上所述仅为本发明的较佳实施例，但本发明不以图面所示限定实施范围，凡是依照本发明的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本发明的保护范围内。
Claims (10)
1.一种量子线路的串扰优化方法，其特征在于，所述方法包括：
获取量子芯片的属性数值，所述量子芯片用于运行量子线路；
根据所述量子芯片的属性数值与所述量子线路的量子逻辑门，生成对应的用于表征串扰的可满足性模理论SMT函数；
求解所述SMT函数，并根据所述SMT函数的解重构所述量子线路。
2.根据权利要求1所述的方法，其特征在于，所述获取量子芯片的属性数值，包括：
获取所述量子芯片的相干时间、量子逻辑门操作的持续时间与误差率。
3.根据权利要求1所述的方法，其特征在于，所述生成对应的用于表征串扰的可满足性模理论SMT函数，包括：
根据所述量子芯片的属性数值与所述量子线路的量子逻辑门，构建第一约束函数，所述第一约束函数用于约束所述量子线路内量子逻辑门的执行顺序。
4.根据权利要求3所述的方法，其特征在于，所述生成对应的用于表征串扰的可满足性模理论SMT函数，还包括：
根据所述量子芯片的属性数值与所述量子线路的量子逻辑门，构建第二约束函数，所述第二约束函数用于约束所述量子线路内量子逻辑门的时序重叠情况。
5.根据权利要求4所述的方法，其特征在于，所述生成对应的用于表征串扰的可满足性模理论SMT函数，还包括：
根据所述量子芯片的属性数值与所述量子线路的量子逻辑门，构建第三约束函数，所述第二约束函数用于约束所述量子线路内量子芯片的退相干时间。
6.根据权利要求5所述的方法，其特征在于，所述生成对应的用于表征串扰的可满足性模理论SMT函数，还包括：
根据所述第一约束函数、所述第二约束函数与所述第三约束函数，生成所述可满足性模理论SMT函数。
7.根据权利要求1所述的方法，其特征在于，所述根据所述SMT函数的解重构所述量子线路，包括：
根据所述可满足性模理论函数的解确定所述量子线路内量子逻辑门的起始运行时间；
确定所述量子逻辑门的运行时长，根据所述量子逻辑门的起始运行时间和运行时长在所述量子线路内添加屏障操作，其中，所述屏障操用于隔开所述量子逻辑门。
8.一种量子线路的串扰调度装置，其特征在于，所述装置包括：
获取模块，用于获取量子芯片的属性数值，所述量子芯片用于运行量子线路；
生成模块，用于根据所述量子芯片的属性数值与所述量子线路的量子逻辑门，生成对应的用于表征串扰的可满足性模理论SMT函数；
重构模块，用于求解所述SMT函数，并根据所述SMT函数的解重构所述量子线路。
9.一种存储介质，其特征在于，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行所述权利要求1至7任一项所述的方法。
10.一种电子装置，包括存储器和处理器，其特征在于，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行所述权利要求1至7任一项所述的方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117892830A (zh) * | 2024-03-14 | 2024-04-16 | 山东云海国创云计算装备产业创新中心有限公司 | 量子比特驱动串扰的补偿方法、量子比特补偿方法和产品 |
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| CN110826719A (zh) * | 2019-10-14 | 2020-02-21 | 合肥本源量子计算科技有限责任公司 | 一种量子程序的处理方法、装置、存储介质和电子装置 |
| US20210152189A1 (en) * | 2019-11-18 | 2021-05-20 | International Business Machines Corporation | Instruction scheduling facilitating mitigation of crosstalk in a quantum computing system |
-
2022
- 2022-03-01 CN CN202210199812.8A patent/CN116739094A/zh active Pending
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