CN116738909B - 一种集成电路的Memory集成方法 - Google Patents

一种集成电路的Memory集成方法 Download PDF

Info

Publication number
CN116738909B
CN116738909B CN202310753584.9A CN202310753584A CN116738909B CN 116738909 B CN116738909 B CN 116738909B CN 202310753584 A CN202310753584 A CN 202310753584A CN 116738909 B CN116738909 B CN 116738909B
Authority
CN
China
Prior art keywords
memory
screening
integrated circuit
split
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202310753584.9A
Other languages
English (en)
Other versions
CN116738909A (zh
Inventor
秦思林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chengdu Cetc Xingtuo Technology Co ltd
Original Assignee
Chengdu Cetc Xingtuo Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chengdu Cetc Xingtuo Technology Co ltd filed Critical Chengdu Cetc Xingtuo Technology Co ltd
Priority to CN202310753584.9A priority Critical patent/CN116738909B/zh
Publication of CN116738909A publication Critical patent/CN116738909A/zh
Application granted granted Critical
Publication of CN116738909B publication Critical patent/CN116738909B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/34Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
    • G06F30/347Physical level, e.g. placement or routing
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明提供了一种集成电路的Memory集成方法,包括:建立通用用户需求表与实例化Memory通用接口;对通用用户需求表中用户需求进行分解,确定总面积最小的物理Memory;通过功能分工对Memory进行层次化封装。本发明能够针对工艺、供应商不同的Memory工具,结合项目的具体Memory需求,屏蔽底层实现,建立通用Memory的顶层,在项目中方便明了调用通用顶层,提高项目的Memory集成效率,满足项目在前期验证、后期综合的使用,提升集成电路项目的研发管理水平。本发明可以应用在所有芯片开发项目中。

Description

一种集成电路的Memory集成方法
技术领域
本发明涉及集成电路领域,特别涉及一种集成电路的Memory集成方法。
背景技术
在集成电路设计中,会经常使用Memory(存储器),其实现与芯片工艺、EDA厂商强相关,芯片设计过程中,需要使用供应商提供的工具来进行配置Memory的width(宽度)、depth(深度)、bank(分块)、mux(多路选择器)、type(类型)以及其他一些参数,完成合适的配置后,再生成具体的Memory。受制于step(步长)、mux、depth、width等限制,生成的Memory不一定满足用户的需求,也可能造成面积的浪费,时序也可能不满足,还有个原因,不同厂商提供的Memory生成工具使用方法、参数都不太一致,对于一般的设计人员来说,生成Memory是一件繁琐、容易出错,且容易迭代的工作。亟需一种高效的方法来产生、封装、集成集成电路设计中的Memory工作。
发明内容
针对现有技术中存在的问题,提供了一种集成电路的Memory集成方法,通过建立通用的Memory需求界面并结合最小面积筛选思想,减少项目工作迭代,在封装时,采用分层次封装,每一层完成不同功能分工,有利于屏蔽Memory的工艺,供应商等底层细节。
本发明采用的技术方案如下:一种集成电路的Memory集成方法,包括:
建立通用用户需求表与实例化Memory通用接口;
对通用用户需求表中用户需求进行分解,确定总面积最小的物理Memory;
通过功能分工对物理Memory进行层次化封装。
作为一种优选方案,所述通用用户需求表将Memory涉及的用户需求形成配置项,包括深度、宽度、byte写使能、PG使能、冗余参数以及Memory的类型。
作为一种优选方案,在实例化Memory通用接口时,配置好接口信号及参数,做到与工艺无关;同时还提供EDA仿真和FPGA验证接口。
作为一种优选方案,所述分解过程为:
S1、针对建立的用户需求表,按照配置项顺序,对每个配置项进行拆分筛选处理;
S2、在一个配置项拆分筛选结束后,判断其筛选结果是否满足要求,若满足则记录该配置项的筛选结果,同时比较该配置项的筛选结果与之前的筛选结果,记录最优的配置项的筛选结果;
S3、依次遍历完所有的配置项,若拆分筛选成功,记录最优的筛选结果与所有满足条件的配置项;若没有找到满足的配置项,则记录相应拆分筛选信息,在后续过程中调整筛选的拆分粒度。
作为一种优选方案,所述调整筛选的拆分粒度方法包括:调整宽度拆分粒度、深度拆分粒度、宽长比、时序裕量。
作为一种优选方案,所述步骤S2中,配置项拆分筛选的具体方法为:
S21、根据用户需求和该配置项的深度、宽度要求,计算得到最小拆分基数,再结合深度和宽度的拆分粒度,计算出具体的拆分表项;
S22、依次利用拆分表项配置生成对应的物理Memory,根据用户要求的频率,计算该拆分表项生成的物理Memory时序是否满足,如果满足,则跳出子函数,进入下一个配置项;如果遍历完该配置项的拆分表项,也没找到满足条件的物理Memory,同样退出子函数,进入下一个配置项。
作为一种优选方案,所述步骤S21中,计算拆分表项时,若存在拆分表项为小数,则需要进行向上取整处理。
作为一种优选方案,所述通过功能分工对物理Memory进行层次化封装过程为:
第一层:物理层封装,针对不同的物理Memory进行封装,并屏蔽物理层细节;
第二层:物理层面到用户需求层面的封装,将拆分的物理Memory调整为用户需求对应的Memory;
第三层:将同类型的Memory通过不同参数进行实例化,所有同类型Memory调用同一个文件模块;
第四层:封装FPGA和EDA仿真模型文件,并宏定义隔开。
作为一种优选方案,在物理层封装时,增加自动门控。
与现有技术相比,采用上述技术方案的有益效果为:本发明能够针对工艺、供应商不同的Memory工具,结合项目的具体Memory需求,屏蔽底层实现,建立通用Memory的顶层,在项目中方便明了调用通用顶层,提高项目的Memory集成效率,满足项目在前期验证、后期综合的使用,提升集成电路项目的研发管理水平。本发明可以应用在所有芯片开发项目中。
附图说明
图1为本发明提出了集成电路的Memory集成方法示意图。
图2为本发明一实施例中具体的通用用户需求表示意图。
具体实施方式
下面详细描述本申请的实施例,所述实施例的示例在附图中示出,其中自始至终相同或类似的标号表示相同或类似的模块或具有相同或类似功能的模块。下面通过参考附图描述的实施例是示例性的,仅用于解释本申请,而不能理解为对本申请的限制。相反,本申请的实施例包括落入所附加权利要求书的精神和内涵范围内的所有变化、修改和等同物。
针对现有技术中生成的Memory不一定满足用户的需求,也可能造成面积的浪费,时序也可能不满足,以及不同厂商提供的Memory生成工具使用方法、参数都不太一致的问题,本发明实施例提出一种集成电路的Memory集成方法,结合项目的具体Memory需求,屏蔽底层实现,采用通用Memory的顶层,在项目中方便明了调用通用顶层,提高项目的Memory集成效率。具体方案如下:
如图1所示,一种集成电路的Memory集成方法,包括:
建立通用用户需求表与实例化Memory通用接口;
对通用用户需求表中用户需求进行分解,确定总面积最小的物理Memory;
通过功能分工对物理Memory进行层次化封装。
在一个实施例中,通过通用用户需求表与Memory通用接口组成了通用的Memory需求界面。
其中,通用用户需求表考虑了大部分项目Memory用户需求,包括了深度、宽度、byte写使能、PG使能、redundancy等常见用户特性,通用化了Memory的类型:SP、DP、TP、ROM,将各个特性形成Memory的配置项。在实际使用过程中,用户按照自身需求配置通用用户需求表,将该表作为用户的需求接口,来管理项目的Memory需求。图2为一实施例中具体的通用用户需求表示意图。
而定义用户通用接口的目的主要是方便用户使用,通过归纳整理接口信号及参数,实例化通用接口,做到与工艺无关,同时考虑了前期EDA仿真和FPGA验证接口,可在项目早期开展工作开发验证工作,不受制于真实Memory是否生成。
在完成用户需求配置后,在本实施例中,采用了基于项目时序要求的Memory筛选方法对满足的Memory进行筛选,即在满足时序要求的基础上,使用脚本对用户需求进行分解,采用“冒泡法”在满足时序要求的基础上筛选总面积最小的物理Memory,以达到减少芯片整体面积的目的,同时在拆分过程中,不是基于常规的二分法进行,而是采用自然数拆分法则。基于时序优先下的最小面积筛选思想,能够有效减少项目工作迭代。具体的:
针对用户需求,遍历所有的配置项找到一个最优的拆分结果。按照配置项的顺序,对每个配置项进行拆分筛选处理,在一个Memory配置项拆分筛选结束后,判断其筛选结果,若筛选得到的配置项满足要求,则记录该配置项的筛选结果,同时将该配置项的筛选结果与之前的筛选结果进行比较,记录最优的筛选结果,同时记录所有满足条件的配置项,便于后续查询使用。而如果没有找到合适的拆分配置项,则记录该次的拆分筛选信息,在后续过程中可以调整筛选的拆分粒度。在一个实施例中,调整筛选的拆分粒度方法包括:调整宽度拆分粒度(拆分的更细)、深度拆分粒度(拆分的更细)、宽长比、时序裕量等。
针对单个配置项的具体拆分方法包括:
根据用户需求和该配置项的深度、宽度要求,计算出最小的拆分基数,在最小拆分基数的基础上,根据深度和宽度的拆分粒度,计算出具体的拆分表项;依次对利用拆分表项配置生成对应的物理Memory,根据用户要求的频率,计算该拆分表项生成的物理Memory时序是否满足,如果满足,则跳出子函数,进入下一个配置项;如果遍历完该配置项的拆分表项,也没找到满足条件的物理Memory,同样退出该子函数,进入下一个配置项。
下面以一个具体拆分实例对该过程进行进一步说明:
用户配置参数(SP、1024X800、500M),针对RFSP(SP ram的类型,寄存器文件的单端口memory)下compiler(Memory生成工具)配置项,计算最小拆分基数:需要将1024X800拆分为256X160的20个Memory,生成该配置的Memory信息,基数如下:深度1024/256=4,宽度800/160=5。
若拆分粒度配置为深度3,宽度2。则深度方向拆成[1024/4,
1024/5,1024/7]=[256,204.8,146.28],宽度方向拆成[800/5,800/6]=[160,133.333],因此针对该配置项,生成如下6个配置的Memory:
Memory1(256,160),Memory2(204.8,160),Memory3(146.28,160),Memory4(256,133.333),Memor y5(204.8,133.333),Memory6(146.28,133.333)。在实际处理时,上述小数需要向上取整,同时需要考虑Memory的深度和宽度的步长step。
在完成物理Memory的生成之后,需要进行封装。本实施例中,提出分层次封装物理Memory,每一层完成不同功能分工,有利于屏蔽Memory的工艺、供应商等底层细节,该封装分为了四层:
第一层:物理层的封装,针对不同的物理Memory进行分装,在该层总屏蔽了物理层的细节,提炼出功能意义的信号,同时在该层面考虑了低功耗,增加了自动门控,减少功耗。
第二层:从物理层面到用户需求层面的封装,将拆分的物理Memory变成用户需求对应的Memory。
第三层:将同类型的Memory通过不同的参数进行实例化,这样将所有的同类型的Memory可以调用同一个文件模块。
第四层:增加了FPGA和仿真模型文件,用宏定义隔开,以便于项目展开EDA验证或者FPGA验证;
通过以上四层封装,屏蔽了与工艺,供应商无关的细节,也有利于项目早期开展工作,尽快进度。
本发明能够针对工艺、供应商不同的Memory工具,结合项目的具体Memory需求,屏蔽底层实现,实现通用Memory的顶层,在项目中方便明了调用通用顶层,提高项目的Memory集成效率,满足项目在前期验证、后期综合的使用,提升集成电路项目的研发管理水平。本发明可以应用在所有芯片开发项目中。
实施例1
本实施例提出了一种集成电路的Memory集成方法,包括:
建立通用用户需求表与实例化Memory通用接口;
对通用用户需求表中用户需求进行分解,确定总面积最小的物理Memory;
通过功能分工对物理Memory进行层次化封装。
实施例2
在实施例1的基础上,本实施例中通用用户需求表将Memory涉及的用户需求形成配置项,包括深度、宽度、byte写使能、PG使能、冗余参数以及Memory的类型。
实施例3
在实施例1或2的基础上,本实施例中在实例化Memory通用接口时,配置好接口信号及参数,做到与工艺无关;同时还提供EDA仿真和FPGA验证接口。
实施例4
在实施例1的基础上,本实施例中所述分解过程为:
S1、针对建立的用户需求表,按照配置项顺序,对每个配置项进行拆分筛选处理;
S2、在一个配置项拆分筛选结束后,判断其筛选结果是否满足要求,若满足则记录该配置项的筛选结果,同时比较该配置项的筛选结果与之前的筛选结果,记录最优的配置项的筛选结果;
S3、依次遍历完所有的配置项,若拆分筛选成功,记录最优的筛选结果与所有满足条件的配置项;若没有找到满足的配置项,则记录相应拆分筛选信息,在后续过程中调整筛选的拆分粒度。
实施例5
在实施例4的基础上,本实施例中所述调整筛选的拆分粒度方法包括:调整宽度拆分粒度、深度拆分粒度、宽长比、时序裕量。
实施例6
在实施例4的基础上,本实施例中所述步骤S2中,配置项拆分筛选的具体方法为:
S21、根据用户需求和该配置项的深度、宽度要求,计算得到最小拆分基数,再结合深度和宽度的拆分粒度,计算出具体的拆分表项;
S22、依次利用拆分表项配置生成对应的Memory,根据用户要求的频率,计算该拆分表项生成的物理Memory时序是否满足,如果满足,则跳出子函数,进入下一个配置项;如果遍历完该配置项的拆分表项,也没找到满足条件的物理Memory,同样退出该子函数,进入下一个配置项。
实施例7
在实施例6的基础上,本实施例中所述步骤S21中,计算拆分表项时,若存在拆分表项为小数,则需要进行向上取整处理。
实施例8
在实施例4的基础上,本实施例中所述通过功能分工对物理Memory进行层次化封装过程为:
第一层:物理层封装,针对不同的物理Memory进行封装,并屏蔽物理层细节;
第二层:物理层面到用户需求层面的封装,将拆分的物理Memory调整为用户需求对应的Memory;
第三层:将同类型的Memory通过不同参数进行实例化,所有同类型Memory调用同一个文件模块;
第四层:封装FPGA和EDA仿真模型文件,并宏定义隔开。
实施例9
在实施例8的基础上,本实施例中在物理层封装时,增加自动门控。
通过上述实施例1~实施例9可较好地实现本发明。
需要说明的是,在本发明实施例的描述中,除非另有明确的规定和限定,术语“设置”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是直接连接,也可以通过中间媒介间接连接。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本发明中的具体含义;实施例中的附图用以对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
尽管上面已经示出和描述了本申请的实施例,可以理解的是,上述实施例是示例性的,不能理解为对本申请的限制,本领域的普通技术人员在本申请的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (8)

1.一种集成电路的Memory集成方法,其特征在于,包括:
建立通用用户需求表与实例化Memory通用接口;
对通用用户需求表中用户需求进行分解,确定总面积最小的物理Memory;
通过功能分工对物理Memory进行层次化封装;
所述通过功能分工对物理Memory进行层次化封装过程为:
第一层:物理层封装,针对不同的物理Memory进行封装,并屏蔽物理层细节;
第二层:物理层面到用户需求层面的封装,将拆分的物理Memory调整为用户需求对应的Memory;
第三层:将同类型的Memory通过不同参数进行实例化,所有同类型Memory调用同一个文件模块;
第四层:封装FPGA和EDA仿真模型文件,并宏定义隔开。
2.根据权利要求1所述的集成电路的Memory集成方法,其特征在于,所述通用用户需求表将Memory涉及的用户需求形成配置项,包括深度、宽度、byte写使能、PG使能、冗余参数以及Memory的类型。
3.根据权利要求1或2所述的集成电路的Memory集成方法,其特征在于,在实例化Memory通用接口时,配置好接口信号及参数,做到与工艺无关;同时还提供EDA仿真和FPGA验证接口。
4.根据权利要求1所述的集成电路的Memory集成方法,其特征在于,所述分解过程为:
S1、针对建立的用户需求表,按照配置项顺序,对每个配置项进行拆分筛选处理;
S2、在一个配置项拆分筛选结束后,判断其筛选结果是否满足要求,若满足则记录该配置项的筛选结果,同时比较该配置项的筛选结果与之前的筛选结果,记录最优的配置项的筛选结果;
S3、依次遍历完所有的配置项,若拆分筛选成功,记录最优的筛选结果与所有满足条件的配置项;若没有找到满足的配置项,则记录相应拆分筛选信息,在后续过程中调整筛选的拆分粒度。
5.根据权利要求4所述的集成电路的Memory集成方法,其特征在于,所述调整筛选的拆分粒度方法包括:调整宽度拆分粒度、深度拆分粒度、宽长比、时序裕量。
6.根据权利要求4或5所述的集成电路的Memory集成方法,其特征在于,所述步骤S2中,配置项拆分筛选的具体方法为:
S21、根据用户需求和该配置项的深度、宽度要求,计算得到最小拆分基数,再结合深度和宽度的拆分粒度,计算出具体的拆分表项;
S22、依次利用拆分表项配置生成对应的物理Memory,根据用户要求的频率,计算该拆分表项生成的物理Memory时序是否满足,如果满足,则跳出子函数,进入下一个配置项;如果遍历完该配置项的拆分表项,也没找到满足条件的物理Memory,同样退出子函数,进入下一个配置项。
7.根据权利要求6所述的集成电路的Memory集成方法,其特征在于,所述步骤S21中,计算拆分表项时,若存在拆分表项为小数,则需要进行向上取整处理。
8.根据权利要求1所述的集成电路的Memory集成方法,其特征在于,在物理层封装时,增加自动门控。
CN202310753584.9A 2023-06-25 2023-06-25 一种集成电路的Memory集成方法 Active CN116738909B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310753584.9A CN116738909B (zh) 2023-06-25 2023-06-25 一种集成电路的Memory集成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310753584.9A CN116738909B (zh) 2023-06-25 2023-06-25 一种集成电路的Memory集成方法

Publications (2)

Publication Number Publication Date
CN116738909A CN116738909A (zh) 2023-09-12
CN116738909B true CN116738909B (zh) 2024-05-24

Family

ID=87900907

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310753584.9A Active CN116738909B (zh) 2023-06-25 2023-06-25 一种集成电路的Memory集成方法

Country Status (1)

Country Link
CN (1) CN116738909B (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2847074A1 (en) * 1999-10-29 2001-05-10 Jacques Behar Method and apparatus for data transportation and synchronization between mac and physical layers in a wireless communication system
CN102137407A (zh) * 2011-03-08 2011-07-27 东南大学 一种基于物理层抽象算法的异构网动态***级仿真方法
CN106570081A (zh) * 2016-10-18 2017-04-19 同济大学 基于语义网的大规模离线数据分析框架
WO2018014478A1 (zh) * 2016-07-18 2018-01-25 百富计算机技术(深圳)有限公司 一种应用开发平台
CN112270149A (zh) * 2020-10-16 2021-01-26 山东云海国创云计算装备产业创新中心有限公司 验证平台自动化集成方法、***及电子设备和存储介质
CN114444420A (zh) * 2022-01-21 2022-05-06 山东云海国创云计算装备产业创新中心有限公司 一种基于芯片验证的验证ip集成方法及***
WO2022116642A1 (zh) * 2020-12-02 2022-06-09 深圳大普微电子科技有限公司 一种存储器参数提取方法、装置、设备及可读存储介质
CN115249004A (zh) * 2022-04-12 2022-10-28 杰华特微电子股份有限公司 集成电路版图设计的物理验证方法、电子设备及存储介质
CN116050328A (zh) * 2022-12-30 2023-05-02 成都电科星拓科技有限公司 芯片存储器拆分方法、装置、设备及介质

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2847074A1 (en) * 1999-10-29 2001-05-10 Jacques Behar Method and apparatus for data transportation and synchronization between mac and physical layers in a wireless communication system
CN102137407A (zh) * 2011-03-08 2011-07-27 东南大学 一种基于物理层抽象算法的异构网动态***级仿真方法
WO2018014478A1 (zh) * 2016-07-18 2018-01-25 百富计算机技术(深圳)有限公司 一种应用开发平台
CN106570081A (zh) * 2016-10-18 2017-04-19 同济大学 基于语义网的大规模离线数据分析框架
CN112270149A (zh) * 2020-10-16 2021-01-26 山东云海国创云计算装备产业创新中心有限公司 验证平台自动化集成方法、***及电子设备和存储介质
WO2022116642A1 (zh) * 2020-12-02 2022-06-09 深圳大普微电子科技有限公司 一种存储器参数提取方法、装置、设备及可读存储介质
CN114444420A (zh) * 2022-01-21 2022-05-06 山东云海国创云计算装备产业创新中心有限公司 一种基于芯片验证的验证ip集成方法及***
CN115249004A (zh) * 2022-04-12 2022-10-28 杰华特微电子股份有限公司 集成电路版图设计的物理验证方法、电子设备及存储介质
CN116050328A (zh) * 2022-12-30 2023-05-02 成都电科星拓科技有限公司 芯片存储器拆分方法、装置、设备及介质

Also Published As

Publication number Publication date
CN116738909A (zh) 2023-09-12

Similar Documents

Publication Publication Date Title
CN1121016C (zh) 配置逻辑器件阵列的方法和***
Donno et al. Clock-tree power optimization based on RTL clock-gating
US6026228A (en) Integrated circuit design method, database apparatus for designing integrated circuit and integrated circuit design support apparatus
JP3331968B2 (ja) グリッチ分析と低減に重点をおいたレジスタトランスファレベルの電力消費最適化回路、方法、及び記録媒体
US6735742B2 (en) Method for optimizing a cell layout using parameterizable cells and cell configuration data
US20100122228A1 (en) Method and system for conducting design explorations of an integrated circuit
US6530071B1 (en) Method and apparatus for tolerating defects in a programmable logic device using runtime parameterizable cores
US7269815B2 (en) Modifying a design to reveal the data flow of the design in order to create a more favorable input for block placement
US7451426B2 (en) Application specific configurable logic IP
CN111984235A (zh) 一种可定制化的前端低代码开发***及方法
CN107862161A (zh) 一种基于层次化处理与分簇约束的多阈值单元替换方法
US6484292B1 (en) Incremental logic synthesis system for revisions of logic circuit designs
US20010034593A1 (en) Adaptable circuit blocks for use in multi-block chip design
CN116738909B (zh) 一种集成电路的Memory集成方法
US20080307374A1 (en) Method, system, and computer program product for mapping a logical design onto an integrated circuit with slack apportionment
JP2010257164A (ja) 半導体集積回路装置の設計方法およびプログラム
Burns et al. C5M—a control logic layout synthesis system for high-performance microprocessors
US20060277517A1 (en) Wire spreading through geotopological layout
Panda et al. Technology decomposition for low-power synthesis
US7117467B2 (en) Methods for optimizing package and silicon co-design of integrated circuit
US8359557B1 (en) Method and apparatus for generating data bus interface circuitry
US20020116695A1 (en) Modeling blocks of an integrated circuit for timing verification
Robertson et al. Timing verification of dynamically reconfigurable logic for the Xilinx Virtex FPGA series
Tiensyrjä et al. SystemC and OCAPI-xl based system-level design for reconfigurable systems-on-chip
US11983478B2 (en) Selection of full or incremental implementation flows in processing circuit designs

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant