CN116719773A - 一种fpga配置方法及装置 - Google Patents
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Abstract
本申请实施例公开了一种FPGA配置方法及装置，所述方法包括：将FPGA配置过程中至少一个寄存器中的每个寄存器的比特位划分为第一预设阈值个数比特和第二预设阈值个数比特；针对至少一个寄存器中的每个寄存器和配置数据分别增加1比特，针对每个寄存器的1比特所存放的第一标识信息和针对配置数据的1比特所存放的第二标识信息用于区分寄存器和配置数据；在第一预设阈值个数比特对至少一个寄存器进行重编码，获得至少一个重编码值；将至少一个第一数据写入FIF0中，至少一个第一数据包括至少一个第二数据和/或第三数据，至少一个第二数据包括第一标识信息以及与第一标识信息对应的重编码值和寄存器值，第三数据包括第二标识信息和配置数据。
Description
技术领域
本发明涉及现场可编程门阵列(field programmable gate array，FPGA)技术领域。尤其涉及一种FPGA配置方法及装置。
背景技术
FPGA芯片在使用的过程中，电子设计自动化(electronic design automation，EDA)工具首先会将用户设计文件转换成bit流文件，然后下载进FPGA芯片中完成设计功能的实现，这一过程称之为FPGA的配置过程。在FPGA的配置过程中有时候一些寄存器值需要先写入先进先出队列(first input first output，FIFO)中，等读出之后再执行写寄存器操作。为了从FIFO读出之后能准确操作相应的寄存器，需要将寄存器的地址信息和寄存器值一同写入FIFO中。最简单的做法是直接将10bit(不同的***中位宽不一样)寄存器的地址信息和32bit的寄存器值合并成一个42bit的地址信息+寄存器值的格式的新数据一起写入FIFO中，然后再根据地址信息来操作对应的寄存器。
由于并不是所有的寄存器的地址信息和寄存器值都需要写入FIFO，因此使用寄存器的地址信息的原始编码会造成FIFO空间的浪费。以深度为4的FIFO为例，如果简单采用寄存器的地址信息+寄存器值格式一起存入FIFO中，则FIFO总容量需要：42bitx4＝168bit。
因此，如何对寄存器进行重编码以在写入FIFO后减小FIFO空间的使用成为亟待解决的技术问题。
发明内容
本申请提出一种FPGA配置方法及装置。
第一方面，本申请提出一种FPGA配置方法，包括：
将现场可编程门阵列FPGA配置过程中至少一个寄存器中的每个寄存器的比特位划分为第一预设阈值个数比特和第二预设阈值个数比特，所述第二预设阈值个数比特用于存放寄存器值；
针对所述至少一个寄存器中的每个寄存器和配置数据分别增加1比特，其中，针对所述至少一个寄存器中的每个寄存器的1比特所存放的第一标识信息和针对配置数据的1比特所存放的第二标识信息用于区分寄存器和配置数据；
在所述第一预设阈值个数比特对所述至少一个寄存器进行重编码，获得至少一个重编码值，所述至少一个重编码值用于区分不同的寄存器；
将至少一个第一数据写入先进先出队列FIFO中，所述至少一个第一数据包括至少一个第二数据和/或第三数据，所述至少一个第二数据包括第一标识信息以及与所述第一标识信息对应的重编码值和寄存器值，所述第三数据包括所述第二标识信息和所述配置数据。
在一种可能的实现中，所述方法还包括：
从先进先出队列FIFO中读取所述至少一个第一数据；
将所述至少一个第一数据分别写入所述至少一个寄存器中的每个寄存器。
在一种可能的实现中，所述第一预设阈值个数比特根据所述至少一个寄存器的数量确定。
由上述技术方案可知，本申请技术方案通过在第一预设阈值个数比特对寄存器进行重编码，以用于区分不同的寄存器，从而无需使用寄存器的原始编码，从而在将每个寄存器的重编码值和每个寄存器的第二预设阈值个数比特存放的寄存器值写入FIFO中可以减小FIFO空间的使用。
第二方面，本申请提出一种FPGA配置装置。该装置包括：
处理单元用于将现场可编程门阵列FPGA配置过程中至少一个寄存器中的每个寄存器的比特位划分为第一预设阈值个数比特和第二预设阈值个数比特，所述第二预设阈值个数比特用于存放寄存器值；
处理单元还用于针对所述至少一个寄存器中的每个寄存器和配置数据分别增加1比特，其中，针对所述至少一个寄存器中的每个寄存器的1比特所存放的第一标识信息和针对配置数据的1比特所存放的第二标识信息用于区分寄存器和配置数据；
处理单元还用于在所述第一预设阈值个数比特对所述至少一个寄存器进行重编码，获得至少一个重编码值，所述至少一个重编码值用于区分不同的寄存器；
处理单元还用于将至少一个第一数据写入先进先出队列FIFO中，所述至少一个第一数据包括至少一个第二数据和/或第三数据，所述至少一个第二数据包括第一标识信息以及与所述第一标识信息对应的重编码值和寄存器值，所述第三数据包括所述第二标识信息和所述配置数据。
在一种可能的实现中，处理单元还用于从先进先出队列FIFO中读取所述至少一个第一数据；将所述至少一个第一数据分别写入所述至少一个寄存器中的每个寄存器。
在一种可能的实现中，所述第一预设阈值个数比特根据所述至少一个寄存器的数量确定。
需要说明的是，第二方面及其各种可能的实现中的装置的有益效果，可以参见第一方面中相应方法的有益效果，此处不再赘述。
第三方面，本申请提出一种FPGA配置装置，包括至少一个处理器，所述处理器用于执行存储器中存储的指令，当所述程序被执行时，使得所述装置执行：
如第一方面及其各种可能的实现中的方法。
在一种可能的实现中，该装置还包括上述存储器。可选的，处理器和存储器可以集成在一起。
另一种可能的实现中，上述存储器设置在该装置之外。
第四方面，本申请提出一种包含指令的计算机程序产品，当该计算机程序产品在计算机上运行时，使得如第一方面及其各种可能的实现中的方法被该计算机执行。
第五方面，本申请提出一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，该计算机程序被处理器执行时，如第一方面及其各种可能的实现中的方法被执行。
第六方面，本申请提出一种FPGA配置装置，包括配置控制模块，所述配置控制模块用于执行存储器中存储的配置码流，以使得所述装置执行：
如第一方面及其各种可能的实现中的方法。
附图说明
为了更清楚地说明本申请实施例或一种可能的实现中的技术方案，下面将对实施例或一种可能的实现中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些图获得其他的附图。
图1为本申请实施例提供的一种FPGA配置方法的流程示意图；
图2为本申请实施例提供的一种FPGA配置装置200的结构示意图；
图3为本申请实施例提供的一种FPGA配置装置300的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。以下实施例仅用于更加清楚地说明本申请的技术方案，而不能以此来限制本申请的保护范围。
需要说明的是，本申请中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。本申请实施例的说明书和权利要求书中的术语“第一”和“第二”等是用于区别不同的对象，而不是用于描述对象的特定顺序。例如，第一阈值个数和第二阈值个数等是用于区别不同的映射关系，而不是用于描述目标对象的特定顺序。在本申请实施例中，“示例性的”、“举例来说”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”、“举例来说”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。在本申请实施例的描述中，除非另有说明，“多个”的含义是指两个或两个以上。
在一种可能的实现中，由于并不是所有的寄存器的地址信息和寄存器值都需要写入FIFO，因此使用寄存器的地址信息的原始编码会造成FIFO空间的浪费。
为解决上述技术问题，本申请实施例提供了一种FPGA配置方法。其流程示意图如图1所示。其具体实现过程包括：S101-S104。
S101，将FPGA配置过程中至少一个寄存器中的每个寄存器的比特位划分为第一预设阈值个数比特和第二预设阈值个数比特。
在本申请实施例中，将FPGA配置过程中至少一个寄存器中的每个寄存器的位宽划分为第一预设阈值个数比特和第二预设阈值个数比特。所述第二预设阈值个数比特用于存放寄存器值。
在一种可能的实现中，针对每个寄存器和配置数据分别增加1比特，其中，针对每个寄存器的1比特所存放的第一标识信息和针对配置数据的1比特所存放的第二标识信息用于区分寄存器和配置数据。参见表1，针对每个寄存器和配置数据增加1比特，即表1中的[32]。第一标识信息为1，用于标识寄存器。第二标识信息为0，用于标识配置数据。
在一种可能的实现中，所述第一预设阈值个数比特根据至少一个寄存器的数量确定。
表1
S102，针对至少一个寄存器中的每个寄存器和配置数据分别增加1比特。
在本申请实施例中，针对至少一个寄存器中的每个寄存器和配置数据分别增加1比特。可以理解的是，针对至少一个寄存器中的每个寄存器的1比特所存放的第一标识信息和针对配置数据的1比特所存放的第二标识信息用于区分寄存器和配置数据。
S103，在第一预设阈值个数比特对至少一个寄存器进行重编码，获得至少一个重编码值。
在本申请实施例中，在第一预设阈值个数比特对至少一个寄存器进行重编码，获得至少一个重编码值。所述至少一个重编码值用于区分不同的寄存器。
在本申请实施例中，重编码方法采用二进制重编码。示例性的，如表1所示，在寄存器的[31：30]对寄存器进行重编码。参见表1，四个寄存器的重编码值分别为00、01、10和11。
S104，将至少一个第一数据写入先进先出队列FIFO中。
在本申请实施例中，将至少一个第一数据写入先进先出队列FIFO中。所述至少一个第一数据包括至少一个第二数据和/或第三数据，所述至少一个第二数据包括第一标识信息以及与第一标识信息对应的重编码值和寄存器值，所述第三数据包括第二标识信息和配置数据。
在一种可能的实现中，从先进先出队列FIFO中读取至少一个第一数据。将至少一个第一数据分别写入每个寄存器。
由上述技术方案可知，本申请技术方案通过在第一预设阈值个数比特对寄存器进行重编码，以用于区分不同的寄存器，从而无需使用寄存器的原始编码，从而在将每个寄存器的重编码值和每个寄存器的第二预设阈值个数比特存放的寄存器值写入FIFO中可以减小FIFO空间的使用。相比于简单采用寄存器的地址信息+寄存器值格式一起存入FIOO中，FIFO总容量需要：42bitx4＝168bit，本申请提供的技术方案所需要的FIFO总容量为33bitx4＝132bit，节省了21.4％的FIFO容量。
基于与上述方法实施例相同构思，本申请实施例提供了一种FPGA配置装置200。图2为本申请实施例提供的一种FPGA配置装置200的结构示意图，该装置200用于实现上述方法实施例中描述的方法。
一种可能的实现中，该装置200可以包括执行上述方法实施例中处理器执行的方法/操作/步骤/动作所一一对应的模块或单元，该单元可以是硬件电路，也可是软件，也可以是硬件电路结合软件实现。一种可能的实现中，该装置200包括：处理单元202；
处理单元202用于将现场可编程门阵列FPGA配置过程中至少一个寄存器中的每个寄存器的比特位划分为第一预设阈值个数比特和第二预设阈值个数比特，所述第二预设阈值个数比特用于存放寄存器值。
处理单元202还用于针对所述至少一个寄存器中的每个寄存器和配置数据分别增加1比特，其中，针对所述至少一个寄存器中的每个寄存器的1比特所存放的第一标识信息和针对配置数据的1比特所存放的第二标识信息用于区分寄存器和配置数据。
处理单元202还用于在所述第一预设阈值个数比特对所述至少一个寄存器进行重编码，获得至少一个重编码值，所述至少一个重编码值用于区分不同的寄存器。
处理单元202用于将至少一个第一数据写入先进先出队列FIFO中，所述至少一个第一数据包括至少一个第二数据和/或第三数据，所述至少一个第二数据包括第一标识信息以及与所述第一标识信息对应的重编码值和寄存器值，所述第三数据包括所述第二标识信息和所述配置数据。
在一种可能的实现中，处理单元202还用于从先进先出队列FIFO中读取所述至少一个第一数据；将所述至少一个第一数据分别写入所述至少一个寄存器中的每个寄存器。
在一种可能的实现中，所述第一预设阈值个数比特根据所述至少一个寄存器的数量确定。
参见图3，本申请实施例还提供了一种FPGA配置装置300，用于实现上述方法中的各个步骤。该装置300可以为芯片***。本申请实施例中，芯片***可以由芯片构成，也可以包含芯片和其他分立器件。该装置300包括至少一个处理器310，用于实现本申请实施例提供的方法中处理器的功能。该装置300还可以包括通信接口320。在本申请实施例中，通信接口320可以是收发器、电路、总线、模块或其它类型的通信接口，用于通过传输介质和其它设备进行通信。
处理器310可以执行装置200中处理单元202所执行的功能。
当装置300用于执行上述方法中处理器的各个步骤时，处理器310用于将现场可编程门阵列FPGA配置过程中至少一个寄存器中的每个寄存器的比特位划分为第一预设阈值个数比特和第二预设阈值个数比特，所述第二预设阈值个数比特用于存放寄存器值；针对所述至少一个寄存器中的每个寄存器和配置数据分别增加1比特，其中，针对所述至少一个寄存器中的每个寄存器的1比特所存放的第一标识信息和针对配置数据的1比特所存放的第二标识信息用于区分寄存器和配置数据；在所述第一预设阈值个数比特对所述至少一个寄存器进行重编码，获得至少一个重编码值，所述至少一个重编码值用于区分不同的寄存器；将至少一个第一数据写入先进先出队列FIFO中，所述至少一个第一数据包括至少一个第二数据和/或第三数据，所述至少一个第二数据包括第一标识信息以及与所述第一标识信息对应的重编码值和寄存器值，所述第三数据包括所述第二标识信息和所述配置数据。
装置300还可以包括至少一个存储器330，用于存储程序指令和/或数据。存储器330和处理器310耦合。本申请实施例中的耦合是装置、单元或模块之间的间接耦合或通信连接，可以是电性，机械或其它的形式，用于装置、单元或模块之间的信息交互。处理器320可能和存储器330协同操作。处理器310可能执行存储器330中存储的程序指令。在一种可能的实现中，所述至少一个存储器中的至少一个可以与处理器集成在一起。在另一种可能的实现中，存储器330位于装置300之外。
本申请实施例中不限定通信接口320、处理器310以及存储器330之间的具体连接介质。本申请实施例在图3中以存储器330、处理器310以及通信接口320之间通过总线340连接，总线在图3中以粗线表示，其它部件之间的连接方式，仅是进行示意性说明，并不引以为限。所述总线可以分为地址总线、数据总线、控制总线等。为便于表示，图3中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
示例性的，处理器310可以是一个或多个中央处理器(Central Processing Unit，CPU)，在处理器310是一个CPU的情况下，该CPU可以是单核CPU，也可以是多核CPU。处理器310可以是通用处理器、数字信号处理器、专用集成电路、现场可编程门阵列或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件，可以实现或者执行本申请实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者任何常规的处理器等。结合本申请实施例所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。
示例性的，存储器330可包括但不限于硬盘(hard disk drive，HDD)或固态硬盘(solid-state drive，SSD)等非易失性存储器，随机存储记忆体(Random Access Memory，RAM)、可擦除可编程只读存储器(Erasable Programmable ROM，EPROM)、只读存储器(Read-Only Memory，ROM)或便携式只读存储器(Compact Disc Read-Only Memory，CD-ROM)等等。存储器是能够用于携带或存储具有指令或数据结构形式的期望的程序代码并能够由计算机存取的任何其他介质，但不限于此。本申请实施例中的存储器还可以是电路或者其它任意能够实现存储功能的装置，用于存储程序指令和/或数据。
本申请实施例提供了一种计算机可读存储介质，上述计算机可读存储介质上存储有计算机程序，上述计算机程序被处理器执行时，如图1所示的各个步骤被执行。
可以理解的是，本申请实施例还提供了一种FPGA配置装置，包括配置控制模块，所述配置控制模块用于执行存储器中存储的配置码流，以使得如图1所示的各个步骤被执行。其中，配置码流用于在FPGA配置过程中，由配置控制模块执行，以配置FPGA。
还可以理解的是，本申请实施例还提供了一种FPGA配置装置，包括至少一个处理器和配置控制模块，所述处理器用于执行存储器中存储的指令，和/或所述配置控制模块用于执行存储器中存储的配置码流，以使得如图1所示的各个步骤被执行。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。
Claims (8)
1.一种FPGA配置方法，其特征在于，所述方法包括：
将现场可编程门阵列FPGA配置过程中至少一个寄存器中的每个寄存器的比特位划分为第一预设阈值个数比特和第二预设阈值个数比特，所述第二预设阈值个数比特用于存放寄存器值；
针对所述至少一个寄存器中的每个寄存器和配置数据分别增加1比特，其中，针对所述至少一个寄存器中的每个寄存器的1比特所存放的第一标识信息和针对配置数据的1比特所存放的第二标识信息用于区分寄存器和配置数据；
在所述第一预设阈值个数比特对所述至少一个寄存器进行重编码，获得至少一个重编码值，所述至少一个重编码值用于区分不同的寄存器；
将至少一个第一数据写入先进先出队列FIF0中，所述至少一个第一数据包括至少一个第二数据和/或第三数据，所述至少一个第二数据包括第一标识信息以及与所述第一标识信息对应的重编码值和寄存器值，所述第三数据包括所述第二标识信息和所述配置数据。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
从先进先出队列FIF0中读取所述至少一个第一数据；
将所述至少一个第一数据分别写入所述至少一个寄存器中的每个寄存器。
3.根据权利要求1或2所述的方法，其特征在于，所述第一预设阈值个数比特根据所述至少一个寄存器的数量确定。
4.一种FPGA配置装置，其特征在于，包括：
处理单元，用于将现场可编程门阵列FPGA配置过程中至少一个寄存器中的每个寄存器的比特位划分为第一预设阈值个数比特和第二预设阈值个数比特，所述第二预设阈值个数比特用于存放寄存器值；
所述处理单元，还用于针对所述至少一个寄存器中的每个寄存器和配置数据分别增加1比特，其中，针对所述至少一个寄存器中的每个寄存器的1比特所存放的第一标识信息和针对配置数据的1比特所存放的第二标识信息用于区分寄存器和配置数据；
所述处理单元，还用于在所述第一预设阈值个数比特对所述至少一个寄存器进行重编码，获得至少一个重编码值，所述至少一个重编码值用于区分不同的寄存器；
所述处理单元，还用于将至少一个第一数据写入先进先出队列FIFO中，所述至少一个第一数据包括至少一个第二数据和/或第三数据，所述至少一个第二数据包括第一标识信息以及与所述第一标识信息对应的重编码值和寄存器值，所述第三数据包括所述第二标识信息和所述配置数据。
5.一种FPGA配置装置，其特征在于，包括至少一个处理器，所述处理器用于执行存储器中存储的指令，以使得如权利要求1-3任一项所述的方法被执行。
6.一种计算机存储介质，其特征在于，所述计算机存储介质包括计算机指令，当所述计算机指令运行时，使得权利要求1-3任一项所述的方法被执行。
7.一种FPGA配置装置，其特征在于，包括配置控制模块，所述配置控制模块用于执行存储器中存储的配置码流，以使得如权利要求1-3任一项所述的方法被执行。
8.一种FPGA配置装置，其特征在于，包括至少一个处理器和配置控制模块，所述处理器用于执行存储器中存储的指令，和/或所述配置控制模块用于执行存储器中存储的配置码流，以使得如权利要求1-3任一项所述的方法被执行。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |